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TWI480991B - 封裝結構及其封裝基板 - Google Patents

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TWI480991B
TWI480991B TW098110981A TW98110981A TWI480991B TW I480991 B TWI480991 B TW I480991B TW 098110981 A TW098110981 A TW 098110981A TW 98110981 A TW98110981 A TW 98110981A TW I480991 B TWI480991 B TW I480991B
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許詩濱
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欣興電子股份有限公司
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Description

封裝結構及其封裝基板
本發明係關於一種封裝結構，尤指一種表面免除使用防焊層之封裝結構及其封裝基板。
隨著電子產業的蓬勃發展，電子產品亦逐漸邁入多功能、高性能的研發方向。為滿足半導體封裝件高積集度(Integration)以及微型化(Miniaturization)的封裝需求，承載半導體晶片之封裝基板，逐漸由單層板演變成多層板(Multi-layer Board)，俾於有限的空間下，藉由層間連接技術(Interlayer Connection)以擴大封裝基板上可利用的線路面積，以因應高電子密度之積體電路(Integrated Circuit)的使用需求。
目前用以承載半導體晶片之封裝基板係包括有打線式封裝基板、晶片尺寸封裝(CSP)基板及覆晶基板(FCBGA)等；且為因應微處理器、晶片組、與繪圖晶片之運算需要，佈有線路之電路板亦需提昇其傳遞晶片訊號之品質、改善頻寬、控制阻抗等功能，以因應高I/O數封裝件的發展。
上述之打線接合係在一封裝基板上形成有相對應之打線墊，將該半導體晶片以其非作用面接置於該封裝基板之置晶區上，再以係如金線之導線以打線(wire bonding)電性連接至該封裝基板之打線墊及半導體晶片之電極墊，俾使該半導體晶片電性連接至該封裝基板。
請參閱第1A及1B圖，係為習知封裝基板以打線接合半導體晶片之剖視及上視示意圖；如圖所示，係於基板本體11之介電層110上設有線路層12，且該線路層12具有複數打線墊121及設於該介電層110中之導電盲孔120(如第1B圖所示)，令該線路層12藉由該導電盲孔120電性連接內部線路(未圖示)，於該基板本體11及線路層12上形成防焊層13，且該防焊層13上設有開口130，令該些打線墊121外露於該開口130中，並於該打線墊121上形成表面處理層122。又於該防焊層13上設有置晶區131，且該打線墊121圍繞該置晶區131，於該置晶區131接置半導體晶片14，該半導體晶片14具有作用面14a及非作用面14b，且該非作用面14b以結合材料15接置於該置晶區131上，而該作用面14a具有複數電極墊141，並以係如金線之導線16電性連接該半導體晶片14之電極墊141及打線墊121，俾令該半導體晶片14電性連接至該基板本體11。
惟，上述之基板本體11及線路層12上必須形成防焊層13，令該封裝基板整體的厚度增加，而無法達到薄小之目的。
再者，習知大部分(大於80%)之導電盲孔(圖中未圖示)係遠離該打線墊121，僅少部分之導電盲孔120(如第1B圖所示)鄰近該打線墊121，以令該內部線路藉由該導電盲孔120於該介電層110上扇出(fan out)，即該介電層110上佈滿該線路層12，導致該打線墊121之間的間距(pitch)受限於該線路層12佈線需求，即部份之線路必須佈設於相鄰的打線墊121之間(未圖示)，以致於各該打線墊121之間的間距無法縮小，難以達細間距之目的。
又當該介電層110及線路層12上形成該防焊層13時，該防焊層13係具有一定程度之適形性(conformity)，使該防焊層13表面隨著線路層12之分佈而高低起伏(如第1A圖所示)，導致該防焊層13表面之厚度不均及平坦性不佳；如此一來，當該半導體晶片14接置於表面不平整之置晶區131時，容易造成該半導體晶片14碎裂，特別是超薄半導體晶片，因而不利於多層晶片堆疊或更薄小之封裝。
因此，如何提供一種封裝結構，以避免習知技術中因該防焊層之厚度不均及表面平坦性不佳等問題，導致上述之種種缺失，實已成為目前業界亟待克服之課題。
鑑於上述習知技術之缺失，本發明之一目的係提供一種封裝結構及其封裝基板，免除使用防焊層，俾以避免防焊層厚度不均及表面平坦性差之缺失。
本發明之另一目的係提供一種封裝結構及其封裝基板，俾該打線墊之間的間距不受限於該線路層佈線之需求。
為達上述及其他目的，本發明提供一種封裝基板，係包括：基板本體，於其表面係為外部介電層，並具有至少一內部線路層，且於該外部介電層之外露表面上定義出至少一置晶區；複數打線墊，係形成於該外部介電層之外露表面上並圍繞該置晶區，且各該打線墊具有導電線段，各該導電線段具有第一端及第二端，且該第一端對應電性連接該打線墊；以及複數導電盲孔，係設於該外部介電層中並分別對應電性連接各該導電線段之第二端與該內部線路層，俾令各該打線墊藉由該內部線路層扇出。
本發明復提供一種封裝結構，係包括：基板本體，於其表面係為外部介電層，並具有至少一內部線路層，且於該外部介電層之外露表面上定義出至少一置晶區；複數打線墊，係形成於該外部介電層上並圍繞該置晶區，且各該打線墊具有導電線段，而各該導電線段具有第一端及第二端，且該第一端對應電性連接至該打線墊；複數導電盲孔，係設於該外部介電層中並分別對應電性連接各該導電線段之第二端與該內部線路層，俾供各該打線墊藉由該內部線路層扇出；以及半導體晶片，係具有作用面及非作用面，並以該非作用面設於該置晶區上，且該半導體晶片之作用面具有複數電極墊，並以複數導線電性連接對應之各該打線墊及電極墊。
依上述之封裝結構及其封裝基板，該基板本體係包括至少一內部介電層、設於該內部介電層上之內部線路層、及設於該內部介電層中並電性連接該內部線路層之導電結構，並於該基板本體最外層之內部介電層及內部線路層上設有外部介電層。
依上所述，該導電線段未通過該基板本體之置晶區，且該基板本體上未形成防焊層。
依上所述，該封裝結構復可包括於該些打線墊及導電線段上形成表面處理層，且形成該表面處理層之材料係可為電鍍鎳/金、化學鍍鎳/金、化鎳浸金(Electroiess Ni ＆ Immersion Gold,ENIG)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold,ENEPIG)、或化鈀浸金(Electroless Palladium/Immersion Gold,EPIG)。
又依上所述，該封裝結構復可包括形成於該置晶區與半導體晶片之間的結合材料、電性連接各該打線墊及電極墊之導線、及形成於該基板本體、打線墊、半導體晶片與導線上之封裝材料，俾以保護該半導體晶片及導線。
由上可知，本發明之封裝結構及其封裝基板，係藉由該外部介電層之外露表面具有較佳之平坦性，令該半導體晶片接置於該置晶區上保持較佳之水平性，不僅能供接置超薄之半導體晶片，以避免平坦度不足導致超薄之半導體晶片易碎裂之缺失，且能避免該半導體晶片之電極墊的位置產生偏差，以利於進行打線作業。再者，該基板本體之外部介電層表面具有較佳之平整性，而有較佳之平整度以提供對位，以利於堆疊封裝並提高堆疊封裝之可靠度。
又因該外部介電層之外露表面上僅設有佔用面積小之導電線段，故各該打線墊之間的間距不受限於佈線需求，俾有利於縮小各該打線墊之間的間距；另外，由於該基板本體表面並無防焊層，俾能降低封裝高度，以達到薄小封裝之目的。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。
請參閱第2圖，係為本發明封裝基板之剖視示意圖。該封裝基板係包括基板本體21、複數打線墊22及複數導電盲孔23。
所述之基板本體21係包括至少一內部介電層210、設於該內部介電層210上之內部線路層211、及設於該內部介電層210中並電性連接該內部線路層210之導電結構212，該導電結構212係可為導電通孔或內部導電盲孔，並於該基板本體21最外層之內部介電層210及內部線路層211上設有外部介電層213，令該外部介電層213上並未形成防焊層，且該外部介電層213之外露表面上定義出至少一置晶區214；簡言之，該基板本體21即為多層結構，最外層為外部介電層213，而其他層則為內部介電層210。
所述之打線墊22係形成於該外部介電層213之外露表面上並圍繞該置晶區214，且各該打線墊22具有導電線段220，而且該導電線段220並未通過該置晶區214；又於該些打線墊22及導電線段220上形成表面處理層24，且形成該表面處理層24之材料係為電鍍鎳/金、化學鍍鎳/金、化鎳浸金(Electroless Ni ＆ Immersion Gold,ENIG)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold,ENEPIG)、或化鈀浸金(Electroless Palladium/Immersion Gold,EPIG)。
請一併參閱第3A及3B圖，所述之導電線段220係具有第一端220a及位於第一端220a附近之第二端220b，且該第一端220a對應電性連接該打線墊22。
所述之導電盲孔23係設於該外部介電層213中並分別對應電性連接各該導電線段220之第二端220b與該內部線路層211，俾供各該打線墊22藉由該內部線路層211扇出。
相較於習知技術，本發明之基板本體21最外層係為外部介電層213，且該外部介電層213之厚度一般係大於防焊層之厚度，使該外部介電層213之厚度較均勻，令該外部介電層213外露表面之平坦性較佳，進而能令該置晶區214有較佳之平坦性，以避免造成半導體晶片25碎裂。
依上所述，如第3A及3B圖所示，該封裝基板接置半導體晶片25以形成封裝結構；該封裝結構係於該置晶區214上以結合材料26接置該半導體晶片25，且該半導體晶片25具有作用面25a及非作用面25b，並以該非作用面25b設於該置晶區214上，且該半導體晶片25之作用面25a具有複數電極墊251，並以例如為金線之導線27電性連接各該打線墊22及電極墊251。
請一併參閱第4圖，該封裝結構復包括於該基板本體21、打線墊22、半導體晶片25及導線27上形成封裝材料28，俾以保護該打線墊22、半導體晶片25及導線27。
綜上所述，本發明之封裝結構及其封裝基板，主要藉由該基板本體21之外部介電層213之外露表面具有較佳的平整性，且該些打線墊22係形成於該外部介電層213上並圍繞該置晶區214，當該半導體晶片25接置於該置晶區214上3因該置晶區214表面有較佳之平坦度，能令該半導體晶片25保持較佳之水平性，而能供接置超薄之半導體晶片25，以免除習知因防焊層厚度不均及表面平坦性差導致超薄晶片易碎裂之缺失，俾能有效克服該半導體晶片25碎裂之缺失。且本發明能避免該電極墊251的位置產生偏差，以降低後續打線作業偏位之缺失。
再者，本發明大部分之導電盲孔23係鄰近該打線墊22，以令該打線墊22藉由該導電盲孔23於該內部介電層210上扇出，即該內部介電層210上佈滿該內部線路層211，因而該外部介電層213之外露表面上僅設有佔用面積小之導電線段220，令各該打線墊22之間的間距不受限於佈線需求，以利於縮小各該打線墊22之間的間距，俾有效達到細間距之目的。
又由於該基板本體21表面並無防焊層，能降低封裝高度，且能堆疊複數個超薄晶片，以達薄小封裝之目的。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
11,21．．．基板本體
110．．．介電層
12．．．線路層
120,23．．．導電盲孔
121,22．．．打線墊
122,24．．．表面處理層
13．．．防焊層
130．．．開口
131,214．．．置晶區
14,25．．．半導體晶片
141,251．．．電極墊
14a,25a．．．作用面
14b,25b．．．非作用面
15,26．．．結合材料
16,27．．．導線
210．．．內部介電層
211．．．內部線路層
213．．．外部介電層
212．．．導電結構
220．．．導電線段
220a．．．第一端
220b．．．第二端
28．．．封裝材料
第1A及1B圖係為習知封裝結構之剖視示意圖及上視示意視圖；
第2圖係為本發明之封裝基板之局部剖視示意圖；
第3A及3B圖係為本發明之封裝結構之局部剖視示意圖及上視示意視圖；以及
第4圖係為本發明之封裝結構之剖視示意圖。
21．．．基板本體
210．．．內部介電層
211．．．內部線路層
212．．．導電結構
213．．．外部介電層
214．．．置晶區
22．．．打線墊
220．．．導電線段
23．．．導電盲孔
24．．．表面處理層

Claims (10)

  1. 一種封裝基板，係包括：基板本體，於其表面係為外部介電層，並具有至少一內部線路層，且於該外部介電層之外露表面上定義出至少一置晶區，又該外部介電層之外露表面上並未設有防焊層；複數打線墊，係形成於該外部介電層之外露表面上並圍繞該置晶區，且各該打線墊具有導電線段，各該導電線段具有第一端及第二端，且該第一端對應電性連接該打線墊；以及複數導電盲孔，係設於該外部介電層中並分別對應電性連接各該導電線段之第二端與該內部線路層，俾令各該打線墊藉由該內部線路層扇出。
  2. 如申請專利範圍第1項之封裝基板，其中，該基板本體係包括至少一內部介電層、設於該內部介電層上之內部線路層、及設於該內部介電層中並電性連接該內部線路層之導電結構，並於該基板本體最外層之內部介電層及內部線路層上設有外部介電層。
  3. 如申請專利範圍第1項之封裝基板，復包括表面處理層，係形成於該些打線墊與該些導電線段上。
  4. 如申請專利範圍第1項之封裝基板，其中，該導電線段未通過該置晶區。
  5. 一種封裝結構，係包括：基板本體，於其表面係為外部介電層，並具有至 少一內部線路層，且於該外部介電層之外露表面上定義出至少一置晶區，又該外部介電層之外露表面上並未設有防焊層；複數打線墊，係形成於該外部介電層上並圍繞該置晶區，且各該打線墊具有導電線段，而各該導電線段具有第一端及第二端，且該第一端對應電性連接至該打線墊；複數導電盲孔，係設於該外部介電層中並分別對應電性連接各該導電線段之第二端與該內部線路層，俾供各該打線墊藉由該內部線路層扇出；以及半導體晶片，係具有作用面及非作用面，並以該非作用面設於該置晶區上，且該半導體晶片之作用面具有複數電極墊，並以複數導線電性連接對應之各該打線墊及電極墊。
  6. 如申請專利範圍第5項之封裝結構，其中，該基板本體係包括至少一內部介電層、設於該內部介電層上之內部線路層、及設於該內部介電層中並電性連接該內部線路層之導電結構，並於該基板本體最外層之內部介電層及內部線路層上設有外部介電層。
  7. 如申請專利範圍第5項之封裝結構，復包括結合材料，係形成於該置晶區與半導體晶片之間。
  8. 如申請專利範圍第5項之封裝結構，復包括封裝材料，係形成於該基板本體、打線墊、半導體晶片及導線上。
  9. 如申請專利範圍第5項之封裝結構，復包括表面處理 層，係形成於該些打線墊與該些導電線段上。
  10. 如申請專利範圍第5項之封裝結構，其中，該導電線段未通過該置晶區。
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