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TWI467667B - 非平面閘極環繞元件及其製作方法 - Google Patents

非平面閘極環繞元件及其製作方法 Download PDF

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TWI467667B
TWI467667B TW101146622A TW101146622A TWI467667B TW I467667 B TWI467667 B TW I467667B TW 101146622 A TW101146622 A TW 101146622A TW 101146622 A TW101146622 A TW 101146622A TW I467667 B TWI467667 B TW I467667B
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drain
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Willy Rachmady
Ravi Pillarisetty
Van H Le
Jack T Kavalieros
Robert S Chau
Jessica S Kachian
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Description

非平面閘極環繞元件及其製作方法
本發明之實施例有關半導體元件的領域，且更特別地，有關非平面閘極環繞元件及製作方法。
當積體元件製造商持續縮減電晶體元件的特徵尺寸以獲得更大電路密度及更高性能時，則有必要增強電晶體驅動電流且同時，降低諸如寄生電容及截止狀態漏電的短通道效應，以供下一世代的元件之用。增加電晶體驅動電流的一方式係使用較高載子遷移率之半導體材料，以形成通道。在通道中之較高的載子遷移率支援更高的電晶體驅動電流。載子遷移率係在外部單位電場下之載子在半導體材料中流動速率的大小。在半導體本體上之處理誘發的應力(有時候稱作應力)係增加驅動電流的另一方式。在半導體本體上誘發應力將增強載子遷移率，而藉以增加電晶體元件中的驅動電流。
諸如三閘極電晶體之非平面電晶體係用以控制短通道效應之半導體處理中的新近發展。具有三閘極電晶體，閘極係鄰接於通道區的三側。因為閘極結構包圍三個表面上的鰭狀物，所以電晶體主要具有三個閘極，而控制電流穿過該鰭狀物或通道區。該第三個閘極由於較陡峭的子臨限電流擺動(SS)及較小的汲極感應屏障降低(DIBL)，而允許更完全的空乏於鰭狀物中，且產生更小的短通道效 應。不幸地，通道區之底部部分的第四側係遠離自閘極電極，且因此，並不在密切的閘極控制下。當電晶體尺寸係持續縮減至次20至25奈米的技術節點時，則在源極與汲極間之寄生漏電路徑將變成三閘極電晶體的問題。
本發明係具新穎性的閘極環繞電晶體及製作方法。在以下說明中，若干細節係為了要提供本發明之通盤瞭解而予以陳明。然而，對熟習於本項技藝之人士將呈明顯的是，本發明可無需該等特定細節予以實施。在其他情況中，為避免混淆本發明，熟知之半導體處理及製造技術並未被詳細地敘述。在此說明書之全文中對於“實施例”的引用意指的是，與該實施例相關連所敘述之特殊的特性、結構、功能、或特徵係包含於本發明之至少一實施例中。因此，在整個此說明書的各種地方中之“在實施例中”的用語之出現無需一定要意指本發明之相同的實施例。再者，該等特殊的特性、結構、功能、或特徵可以以任何合適的方式結合於一或多個實施例中。例如，第一實施例可與第二實施例結合於該兩實施例並未互相排斥的任何處。
本發明之實施例包含非平面閘極環繞電晶體元件，具有由閘極電介質層及閘極電極所環繞的通道奈米線。具有完全包圍通道奈米線的閘極電極將增加閘極控制，且由於寄生漏電路徑被完全地截止，所以產生改良的短通道效應。通道奈米線係設置於源極與汲極區之間。在本發明之 一或多個實施例中，通道奈米線係由未摻雜之鍺所構成，且被單軸地晶格加壓。未摻雜之鍺提供此習知之矽更高的載子遷移率，且單軸晶格應力(加壓)進一步增強通道奈米線中的載子遷移率，而藉以獲得非常高的電晶體元件驅動電流。在本發明之實施例中，源極及汲極區係藉由將鄰接於通道奈米線之鰭狀物的部分蝕刻掉，且然後，自基板磊晶成長半導體材料以形成“嵌入式磊晶”源極及汲極區，而予以形成。嵌入式磊晶(epi)源極及汲極區提供額外的力或錨定物之任一者至通道奈米線，而協助維持或增強，或維持且增強通道奈米線中之單軸晶格應力(加壓)。此外，在本發明的實施例中，閘極環繞電晶體包含底部閘極隔離層，形成於基板與底部通道奈米線之間，以致使閘極電極可環繞底部通道奈米線予以形成，而不會電容耦接至基板。本發明之一或多個實施例包含非平面閘極環繞電晶體元件，具有嵌入式磊晶源極及汲極區，或形成於基板與底部通道奈米線之間的底部閘極隔離層之其中一者，或二者。
第1A至1D圖描繪依據本發明之實施例的非平面閘極環繞元件100。第1A圖係電介質層101內之元件100的三維俯視/側視圖，第1B圖係穿過嵌入式磊晶源極106及汲極107所取得的橫剖面視圖，以及第1C圖係穿過閘極電極118所取得的橫剖面視圖。第1D圖係無電介質層101之元件100的三維俯視/側視圖。元件100包含具有頂部表面104之基板102。嵌入式磊晶源極106及汲極107 區係設置於基板102的頂部表面104上，且通道奈米線110係耦接於嵌入式磊晶源極106及汲極區107之間。嵌入式磊晶源極106及汲極107區可統稱為嵌入式磊晶源極/汲極對。除了在其中通道奈米線110係耦接至嵌入式磊晶源極106及汲極107區之通道奈米線110的末端處之外，閘極電介質層116係形成於各通道奈米線110上且環繞各該通道奈米線110。閘極電極118係形成於閘極電介質層116上，且完全地包圍各通道奈米線110。
在實施例中，基板102的頂部表面104、嵌入式磊晶源極106及汲極107區、以及通道奈米線110各自包含具有晶格常數的材料。頂部表面104的晶格常數係與嵌入式磊晶源極106及汲極107區以及通道奈米線110的晶格常數不同。在特殊的實施例中，嵌入式磊晶源極106及汲極107區以及通道奈米線110的晶格常數係大於頂部表面104的晶格常數。在一該實施例中，基板102的頂部表面104係鍺化矽，通道奈米線110係未摻雜之鍺，以及嵌入式磊晶源極106及汲極區107係鍺。在嵌入式磊晶源極106及汲極107區、通道奈米線110、及頂部表面104之間的晶格失配(例如，晶格常數失配)產生晶格應力於通道奈米線110中，以及嵌入式磊晶源極106及汲極107區中。在一實施例中，通道奈米線110以及嵌入式磊晶源極106及汲極107區被單軸地晶格加壓於與通道奈米線110之長度120平行的方向中，且被晶格鬆弛於與通道奈米線110之長度120垂直的方向中。在一實施例中，頂部表面 104與嵌入式磊晶源極106及汲極107區之間的晶格常數失配亦導致嵌入式磊晶源極106及汲極107區在通道奈米線110上提供力。該力可協助維持單軸晶格應力(加壓)於通道奈米線110中。
在實施例中，通道奈米線110可包含具有大於單晶巨塊矽之載子遷移率的單晶材料。較高的載子遷移率允許元件100獲得較高的驅動電流和較大的性能。在特殊之實施例中，通道奈米線110係未摻雜之鍺(Ge)。摻雜物之缺席使電荷載子的散射最小化，且協助使通道奈米線110中的載子遷移率最大化。
在本發明之實施例中，如第1A及1B圖中所描繪地，嵌入式磊晶源極106及汲極107區可被設置在其中基板102的頂部表面104係凹進於淺溝渠隔離層105的頂部表面之下的源極/汲極溝渠108中。形成嵌入式磊晶源極106及汲極107區於源極/汲極溝渠108中可協助侷限該嵌入式磊晶源極106及汲極107區的成長。然而，嵌入式源極106及汲極107區無需一定要被形成於溝渠中，且可在基板102的頂部表面104上，亦即，在與隔離區103一起或隔離區103之上方的平面上。嵌入式磊晶源極106及汲極107區可係<111>面，其中在底部處之寬度122係大於該嵌入式磊晶源極106及汲極107區的頂部處之寬度124。在此實施例中，對應側壁126及128的面係嵌入式磊晶源極106及汲極107區的<111>晶格取向。
在實施例中，元件100包含底部閘極隔離114，其係 設置在基板102的頂部表面104上，且在最底部通道奈米線115之下。底部閘極隔離114用作電容性隔離屏障，用以防止由於閘極電極118之基板102頂部表面104的寄生耦合。當做電容性隔離屏障之底部閘極隔離114的功效根據形成之材料及其厚度而定。在實施例中，底部閘極隔離114係由可防止由於閘極電極118之基板102頂部表面104的寄生耦合之任何電介質材料(例如，氧化矽、氮化矽、氮氧化矽、低k電介質材料、等等)所形成。在特定的實施例中，底部閘極隔離114係由氧化矽層所構成。在實施例中，底部閘極隔離114係足夠地厚，以便隔離基板102的頂部表面104免於遭受由於閘極電極118的電容性耦接。在特殊的實施例中，底部閘極隔離114係在大約100至300埃(Å)之間。底部閘極隔離114能使最底部通道奈米線115能由閘極電極118所完全環繞。若底部閘極隔離114不存在時，則為了要防止當元件“導通”時所形成於基板中之所不欲的導電性通道，底部通道奈米線115需藉由三閘極或相似之結構予以控制，以便防止閘極電極118與基板102的頂部表面104之間的電容性耦接。
在本發明之實施例中，基板102可包含成長於另一晶體基板(矽、鍺、砷化鎵、藍寶石、等等)的頂部上之一或多個磊晶單晶半導體層(例如，矽、鍺、鍺化矽、砷化鎵、磷化銦、砷化銦鎵、砷化鋁鎵、等等)。在一該實施例中，磊晶成長的半導體層係具有與該另一晶體基板不同之晶格常數的一或多個緩衝層109。緩衝層109可用以使 晶格常數自該另一晶體基板至頂部表面104分等級。例如，基板102可包含在另一晶體矽基板上之磊晶成長的鍺化矽(SiGe)緩衝層109。SiGe緩衝層109的鍺濃度可自最底部緩衝層之30%鍺增加至最頂部緩衝層之70%鍺，而藉以使晶格常數逐漸增加。
在實施例中，可將淺溝渠隔離(STI)區103設置於基板102上。STI區103用以降低彼此互相鄰接所形成之元件100間的電流漏洩。STI層105可被設置於STI區103之中。STI層105可包含諸如，但未受限之氧化矽、氮化矽、氮氧化矽、低k電介質、及其任何組合的任何熟知之電介質材料。
如第1B圖中所示，通道奈米線110係形成於基板102之頂部表面104的上面，且在嵌入式磊晶源極106及汲極107區之間。通道奈米線110可由諸如，但未受限之Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP、及碳奈米管的任何熟知之材料所形成。通道奈米線110可由可藉由施加外部電場而自絕緣狀態可逆地改變至導電狀態的任何熟知之材料所形成。理想地，針對較高的元件性能，在實施例中，通道奈米線110係由具有大於單晶矽之載子遷移率的未摻雜之晶格加壓的單晶半導體材料所形成。如前文所解說地，在通道奈米線110中的摻雜物之缺席使電荷載子的散射最小化，且協助使載子遷移率最大化，並藉以使驅動電流增加。在通道奈米線110中的晶格應力(加壓)亦可增強載 子遷移率，且增進元件性能。典型地，通道奈米線被壓縮加壓以供p型電晶體元件中的增強型電洞遷移率之用，且被拉伸加壓以供n型電晶體元件中的增強型電子遷移率之用。在實施例中，通道奈米線110在與該通道奈米線110之長度120平行的方向中被單軸地晶格加壓，且在與該通道奈米線110之長度120垂直的方向中被晶格鬆弛。在另一實施例中，通道奈米線110可係摻雜之單晶半導體材料。例如，通道奈米線110可由摻雜之單晶矽所形成。當通道奈米線110被摻雜時，則典型地，其係在當形成NMOS電晶體元件時摻雜成p型導電性，且在當形成PMOS電晶體元件時摻雜成n型導電性。
如第1B圖中所示，通道奈米線110可與頂部表面104平行而擴展，且形成垂直陣列之通道奈米線110。在實施例中，於嵌入式磊晶源極106及汲極107區之間的通道數目係在3至6之間。較大數目的通道奈米線110允許較大的驅動電流穿過元件100。通道奈米線110具有厚度130、寬度132、及長度120。在本發明之實施例中，厚度130係在大約5至30奈米之間，寬度132係在大約5至50奈米之間，以及長度120係在10至100奈米之間。在實施例中，通道奈米線110可係帶狀奈米線，其中寬度132大於通道奈米線的厚度130。在進一步之實施例中，通道奈米線110之橫剖面可係圓形或橢圓形狀，而非矩形。通道奈米線的長度120主要地界定電晶體元件100的閘極長度(Lg)。通道奈米線110的有效閘極“寬度” (Wg)係通道奈米線110的周長。例如，對於具有矩形橫剖面的通道奈米線，通道奈米線110的有效閘極“寬度”係通道奈米線110的寬度132之兩倍及厚度130之兩倍的總和。電晶體元件100的有效閘極“寬度”(Wg)係用於通道奈米線110之該等周長的總和。
如第1B圖中所示，嵌入式磊晶源極106及汲極107區係形成於通道奈米線110的相對末端上，且係耦接至通道奈米線110。嵌入式磊晶源極106及汲極107區可由具有晶格常數的任何熟知之材料所形成。理想地，嵌入式磊晶源極106及汲極107區係由諸如，但未受限之Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、及InP的磊晶成長之單晶半導體所形成。在實施例中，嵌入式磊晶源極106及汲極107區係由具有與基板102的頂部表面104不同的晶格常數之單晶半導體材料所形成。如前文所述地，在嵌入式磊晶源極106及汲極107區與基板102的頂部表面104間之晶格常數失配產生晶格應力於嵌入式磊晶源極106及汲極107區之中，而藉以使電子遷移率及電晶體性能增進。在實施例中，嵌入式磊晶源極106及汲極107區在與長度120平行的方向中被單軸地晶格加壓，且在與長度120垂直的方向中被晶格鬆弛。在嵌入式磊晶源極106及汲極107區與基板102的頂部表面104之間的晶格常數失配亦致使嵌入式磊晶源極106及汲極107區行使力於通道奈米線110之上，而可協助維持晶格應力於通道奈米線110之 中。在實施例中，嵌入式磊晶源極106及汲極107區係藉由與形成通道奈米線110所使用之相同的單晶半導體材料而予以形成。
在特殊的實施例中，嵌入式磊晶源極106及汲極107區的晶格常數係大於基板102之頂部表面104的晶格常數。在此實施例中，嵌入式磊晶源極106及汲極107區被壓縮地加壓且提供壓縮力於通道奈米線110上。在特定的實施例中，嵌入式磊晶源極106及汲極107區係磊晶單晶鍺，以及基板102的頂部表面104係磊晶單晶鍺化矽。鍺源極106及汲極107區行使壓縮力於通道奈米線110上。在實施例中，半導體基板102的頂部表面104可藉由具有第一晶格常數的半導體材料(例如，鍺化矽)及由具有大於第一晶格常數之第二晶格常數的第二半導體材料(例如，鍺)所形成之通道奈米線110，而予以形成，以及嵌入式磊晶源極106及汲極107區可由具有大於通道奈米線110的晶格常數(第三晶格常數)之第三晶格常數的第三半導體材料(例如，砷化鍺(GaAs))所形成，用以進一步增強壓縮應力於通道奈米線110中。
在另一實施例中，嵌入式磊晶源極106及汲極107區的晶格常數係小於基板102之頂部表面104的晶格常數。在此實施例中，嵌入式磊晶源極106及汲極107區被拉伸加壓且提供拉伸力於通道奈米線110上。在實施例中，半導體基板102的頂部表面104可藉由具有第一晶格常數的單晶半導體材料及由具有小於第一晶格常數之第二晶格常 數的第二半導體材料所形成之通道奈米線110，而予以形成，以及嵌入式磊晶源極106及汲極107區可由具有小於通道奈米線110的晶格常數(第二晶格常數)之第三晶格常數的第三半導體材料所形成，用以進一步增強拉伸應力於通道奈米線中。
典型地，當形成NMOS電晶體元件時，則嵌入式磊晶源極106及汲極107區係形成為n型導電性，且當形成PMOS電晶體元件時，則形成為p型導電性。在本發明之實施例中，嵌入式磊晶源極106及汲極107區具有1×1018 原子/立方公分至1×1021 原子/立方公分的摻雜濃度。嵌入式磊晶源極106及汲極107區可形成具有均勻的摻雜濃度，或可包含不同的濃度或摻雜物輪廓的子區域。在實施例中，當元件100係形成為對稱的電晶體時，則嵌入式磊晶源極106及汲極107區具有相同的摻雜濃度及輪廓。在另一實施例中，元件100係形成為非對稱的電晶體，且嵌入式磊晶源極106及汲極107區的摻雜濃度輪廓可變化，以便獲得如本項技藝中所熟知之任何特殊的電性特徵。
如下文將更詳細敘述地，源極106及汲極107區被稱為“嵌入式磊晶”源極及汲極區係因為它們係藉由首先，去除使用以產生加壓的通道奈米線110之鰭狀物的部分，且然後，磊晶成長源極及汲極對，而予以形成之緣故。例如，在實施例中，使用以產生加壓的通道奈米線110之鰭狀物的部分被去除，且然後，源極及汲極對係自基板102的頂部表面104磊晶地成長。磊晶沉積之源極及汲極對的 晶格延續自基板之頂部表面104的晶格。也就是說，在下面之基板的晶格指示在上面之嵌入式磊晶源極106及汲極107區的晶格方向和成長。嵌入式磊晶源極106及汲極107區藉由提供額外的力至通道奈米線，且藉由提供錨定物至通道奈米線，以協助維持自諸如鰭狀物圖案化之較早製作過程起已存存在的單軸應力於通道奈米線110中，而增進元件性能。嵌入式磊晶源極及汲極區被加壓，且因而，進一步加壓鄰接的通道奈米線。在通道奈米線中的應力可藉由使用除了使用以形成通道奈米線的半導體材料外之具有不同晶格常數的半導體材料，而予以進一步地增強。
此外，雖然半導體元件100理想地包含嵌入式磊晶源極106及汲極107區，以增強通道奈米線110中的應力，但實施例無需一定要包含嵌入式磊晶源極及汲極區。在本發明之實施例中，如第1E圖中所描繪地，電晶體150可包含由鰭狀物膜堆疊所形成的源極156及汲極157區，該鰭狀物膜堆疊係使用以產生單軸加壓的通道奈米線110。例如，源極156及汲極157區可由半導體材料160及犧牲材料170(例如，分別地係鍺及鍺化矽)的交變層以及使用以產生加壓之通道奈米線110的基板102所形成。在此情況中，源極156及汲極157係由單晶半導體膜之異質的堆疊所形成。如本項技藝中所熟知地，源極156及汲極157可被摻雜成所欲的導電性類型及位準。此外，視需要地，可藉由沉積額外的磊晶半導體材料(未顯示)於源極 156及汲極157上，而形成升高的源極及汲極區，用以增加源極及汲極區的厚度且減少電流擁擠，並藉以使元件的接觸電阻降低。電晶體150包含閘極隔離114，用以隔離最底部奈米線115之下面的閘極118，免於電容性耦接至基板102。
如第1B及1C圖中所示，閘極電介質層116係形成於各通道奈米線110上，且環繞各通道奈米線110。閘極電介質層116可係諸如，但未受限之SiO2 、SiON、及SiN的任何熟知之閘極電介質層。在實施例中，閘極電介質層116係諸如金屬氧化物電介質(例如，Ta2 O5 、TiO2 、HfO2 、HfSiOx 、ZrO2 、等等)之高k閘極電介質層。閘極電介質層116亦可係未受限之諸如PZT及BST的其他類型之高k電介質層。閘極電介質層亦可係上述電介質材料的任何組合。閘極電介質層116可被形成為在大約10至60埃之間的厚度。在特定的實施例中，閘極電介質層116係HfO2 ，且被形成為在大約1至6奈米之間的厚度。
閘極電極118係形成於閘極電介質層116上，且完全地包圍各通道奈米線110。閘極電極118在垂直於通道奈米線110的長度120之方向中擴展。閘極電極118可由任何合適的閘極電極材料所形成。在實施例中，閘極電極118可係諸如，但未受限之Ti、TiN、TaN、W、Ru、TiAl、及其任何組合的金屬閘極電極。在其中元件100係NMOS電晶體元件的實施例中，閘極電極118可由具有功函數在3.9至4.2eV之間的材料所形成。在其中元件100 係PMOS電晶體元件的實施例中，閘極電極118可由具有功函數在4.8至5.2eV之間的材料所形成。在其中元件100中之通道奈米線110係未摻雜或極微摻雜的實施例中，閘極電極118可由具有中間能隙之功函數在4.3至4.7eV之間的材料所形成。在特定的實施例中，閘極電極118係TiAl。
因為閘極電極118及閘極電介質層116完全地包圍各通道奈米線110，所以元件100可係以完全空乏之方式操作的電晶體，其中當其導通時，則通道奈米線110完全地空乏，而藉以提供完全空乏之電晶體元件的有利電性特徵和性能。當元件100導通時，則空乏區係形成於各通道奈米線110中，而伴隨有在各通道奈米線之表面處的反轉層。反轉層具有與嵌入式磊晶源極106及汲極107區相同的導電性，且形成導電性通道於嵌入式磊晶源極106及汲極107區之間，而允許電流在其間流動。空乏區自反轉層的下方使自由載子空乏。除了反轉層之外，各通道奈米線110係載子空乏的，因而，可稱該電晶體為“完全空乏型”電晶體。完全空乏型電晶體具有凌駕於非完全空乏型或部分空乏型電晶體之上的增進之電性性能特徵。以完全空乏之方式操作電晶體將給予電晶體理想或極陡峭的子臨限斜率。極陡峭的子臨限斜率可產生諸如改良的汲極感應屏障降低(DIBL)之改良的短通道效應。
第2圖係流程圖，顯示依據本發明實施例之非平面閘極環繞元件的製作方法。第3A至3M圖描繪三維及二維 橫剖面視圖，顯示依據本發明實施例之非平面閘極環繞元件的製作方法中之步驟。方法藉由提供具有鰭狀物304被形成於上之基板301而開始於流程圖200中的步驟202處。基板301係其中形成非平面閘極環繞元件於上的材料。基板301具有具備晶格常數的頂部表面303。在實施例中，基板301包含具有晶格常數之頂部單晶層。在一該實施例中，基板301可包含成長於另一單晶基板與該頂部單晶層之間的一或多個緩衝層311。緩衝層311可用以自該另一晶體基板的晶格常數逐漸地改變晶格常數至該頂部單晶層的該者。緩衝層311可由諸如，但未受限之Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、及InP的磊晶成長之單晶半導體所形成。其中形成緩衝層311於上之該另一晶體基板可係具有晶格常數之任何單晶材料(例如，矽、鍺、砷化鍺、藍寶石、等等)。在特殊之實施例中，基板301可包含磊晶成長於另一單晶矽基板上之鍺化矽(SiGe)緩衝層。SiGe緩衝層之鍺濃度可自最底部緩衝層之30%鍺增加至最頂部緩衝層之放寬的70%鍺。
在實施例中，鰭狀物304係形成為具有半導體材料308及犧牲材料310之交變層。半導體材料308之層接著被形成為通道奈米線343。犧牲材料310之層藉由對半導體材料308之層晶格常數失配，而誘發應力於半導體材料308之層上。在實施例中，半導體材料308之層及犧牲材料310之層可由具有晶格常數的任何熟知材料所形成。理 想地，半導體材料308之層及犧牲材料310之層係藉由諸如，但未受限之Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP的單晶半導體材料，而予以形成。在實施例中，半導體材料308之層具有與犧牲材料310之層及基板301之頂部表面303的晶格常數不同的晶格常數。鰭狀物304係由於頂部表面303、半導體材料308之層、及犧牲材料310之層間的晶格失配之緣故，而被晶格加壓。在特殊的實施例中，半導體材料308之層的晶格常數大於犧牲材料310之層及頂部表面303二者的晶格常數。例如，半導體材料308之層可係未摻雜之鍺，頂部表面303可係具有70%鍺濃度之鍺化矽，以及犧牲材料310之層可係具有70%鍺濃度之鍺化矽。對於此實施例，在該等材料之間的晶格失配造成半導體材料308之層被壓縮性晶格加壓於鰭狀物304中。在另一實施例中，半導體材料308之層的晶格常數小於犧牲材料310之層及頂部表面303二者的晶格常數。例如，半導體材料308之層可係矽，頂部表面303可係鍺化矽，以及犧牲材料310之層可係鍺化矽。對於此實施例，在該等材料之間的晶格失配造成半導體材料308之層被拉伸性晶格加壓於鰭狀物304中。因為犧牲材料層310及半導體材料層308以不同的晶格常數交變，所以半導體材料層308係藉由在下面的犧牲材料層310而予以雙軸地加壓。
鰭狀物304可藉由先使用習知之磊晶化學氣相沉積法以全面性沉積半導體材料308及犧牲材料310之交變層於 基板301的頂部表面303上，而予以形成。接著，半導體材料308及犧牲材料310之全面性層係使用習知之光微影術及蝕刻方法以予以圖案化，而界定出鰭狀物304。在本發明之實施例中，如第3A圖中所描繪地，基板301亦被蝕刻，以致使鰭狀物304的底部部分包含基板部分309。在此方式中，鰭狀物之基板部分309扮演鰭狀物304之底部犧牲材料310的角色。在實施例中，為了要提供額外的空間於基板與最底部通道奈米線之間，鰭狀物304之基板部分309係製成比犧牲材料層310更厚，使得底部閘極隔離膜及閘極電極/閘極電介質可被形成於基板與底部通道奈米線之間。在實施例中，於圖案化之期間，亦可使基板301圖案化，而形成延續有鰭狀物304及STI(淺溝渠隔離)區315的基板區312。STI區315用以降低彼此互相鄰接所形成之非平面閘極環繞元件間的電流漏洩。在實施例中，延續有鰭狀物304之基板區312的至少一部分可包含基板301的緩衝層311。在實施例中，STI區315係充填有STI電介質層305。STI電介質層305可係諸如，但未受限之氧化矽、氮化矽、氮氧化矽、低k電介質、及其任何組合的任何熟知電介質層。STI電介質層305係藉由先使用習知之化學氣相沉積法以全面沉積STI電介質層305於基板301上且在鰭狀物304之上，而予以形成。STI電介質層305係最初地沉積至大於鰭狀物304與基板區312的組合厚度之厚度。其次，STI電介質層305係使用習知之化學機械研磨法以予以平面化。然後，如第3A圖 中所示地，使用習知之蝕刻方法以使STI電介質層305凹陷，而暴露出鰭狀物304。在實施例中，STI電介質係凹陷在基板301的頂部表面303的下方，以致使鰭狀物304的底部部分由基板301所形成，如第3A圖中所描繪地。在此方式中，鰭狀物304包含基板部分309，其扮演鰭狀物304之底部犧牲材料310的角色。在實施例中，鰭狀物304的基板部分309係比上述之犧牲材料層310更厚，以便提供額外的空間於基板與最底部通道奈米線之間，使得底部閘極隔離膜及閘極電極/閘極電介質可被形成於基板與底部通道奈米線之間。選擇性地，另一犧牲層可被形成於頂部表面303與最底部半導體材料層308之間。
鰭狀物304具有側壁302及306、鰭狀物高度316、鰭狀物寬度318、及鰭狀物長度320。在鰭狀物304的形成中，側壁302及306係未受約束之平面，其允許鰭狀物304晶格鬆弛於與鰭狀物長度320垂直的方向中。也就是說，上述之雙軸加壓的層在鰭狀物形成時被減低成本質單軸加壓的層。在實施例中，鰭狀物304係以與鰭狀物長度320平行的方向而被單軸地晶格加壓，且以與鰭狀物長度320垂直的方向而被晶格鬆弛。在實施例中，鰭狀物304係形成為具有小於30奈米，且理想地，小於25奈米的鰭狀物寬度318。在實施例中，鰭狀物高度316係小於其中諸如鰭狀物坍塌、鰭狀物歪曲、及在鰭狀物關鍵尺寸中之不良均勻度的整合問題開始發生之高度。在特殊的實施例中，鰭狀物高度316係在30至75奈米之間。
半導體材料308之層及犧牲材料310之層的厚度影響通道奈米線343的電性特徵以及元件100的整合及性能。在實施例中，半導體材料308之層係足夠厚，以避免形成具有過度的表面作用範圍，且因此，高的通道電阻及低的載子遷移率之通道奈米線343。半導體材料308之層亦係足夠薄，以形成允許元件100以完全空乏之方式操作的通道奈米線343。犧牲材料310之層影響通道奈米線343間之隨後的間隔，且因而，影響閘極電介質層350及閘極電極352環繞各通道奈米線343而形成的能力。在實施例中，犧牲材料310之層係足夠厚，以致使閘極電介質層350可接著環繞通道奈米線343而形成，且使閘極電極352可在閘極電介質層350之上形成，而完全地包圍通道奈米線343。半導體材料308之層及犧牲材料310之層的厚度亦影響鰭狀物高度316。在實施例中，半導體材料308之層及犧牲材料310之層係足夠地薄，以獲得鰭狀物高度316小於當整合問題開始發生時的高度。在特殊的實施例中，半導體材料308之層係形成至大約5到50奈米之間的厚度，且犧牲材料310之層係形成至大約5到30奈米之間的厚度。
半導體材料308及犧牲材料310之交變層的總數影響鰭狀物高度316，以及元件的驅動電流容量。半導體材料308之層的數目對應隨後形成之通道奈米線343。較大的通道奈米線343數目允許較大的元件100驅動電流容量。然而，太多層的半導體材料308及犧牲材料310將導致無 法整合的鰭狀物高度316。在實施例中，層308及310的數目應足夠低，以獲得可整合的鰭狀物高度316。在特殊的實施例中，鰭狀物304具有大約3至6層的半導體材料308以及大約3至6層的犧牲材料310。
請參閱流程圖200中之步驟204及對應的第3B及3C圖，犧牲閘極電極352係形成於鰭狀物304的通道區328之上。犧牲閘極電極352界定電晶體元件的通道區。犧牲閘極電極352係藉由先全面性沉積犧牲閘極電介質層322於鰭狀物304之上，而予以形成。犧牲閘極電介質層322沉積於鰭狀物304的頂部及側壁302、306之上。犧牲閘極電介質層322可被沉積至大約10至50埃之間的厚度。如第3B圖中所示，犧牲閘極層324係接著全面性沉積於犧牲閘極電介質層322上，且在鰭狀物304之上。犧牲閘極層324係沉積至超過鰭狀物厚度316之厚度。犧牲閘極層324可使用習知之化學機械研磨法而予以平面化。其次，如第3C圖中所示，犧牲閘極326係藉由使用習知之光微影術及蝕刻方法，使犧牲閘極層324圖案化，而予以形成。犧牲閘極電極326係形於鰭狀物304的通道區328之上，且具有大於鰭狀物高度316的厚度329。犧牲閘極電極326隨後在鰭狀物304之犧牲部分332的去除期間，用以保護鰭狀物304的通道區328。
在犧牲閘極電極的圖案化期間，在鰭狀物304之犧牲部分332上的犧牲閘極電介質層322係暴露於犧牲閘極電極352的相對側上。犧牲閘極電介質層322在犧牲閘極電 極326的圖案化及形成期間用作蝕刻阻斷層，而藉以防止鰭狀物304被損壞。在實施例中，犧牲閘極電介質層322及犧牲閘極層324係由具有充分不同的蝕刻選擇性之材料所形成，其中犧牲閘極電介質層322可用作用以蝕刻犧牲閘極層324的蝕刻阻斷層。在特殊的實施例中，犧牲閘極電介質層322係電介質層(例如，氧化矽、氮化矽、及氮氧化矽)，以及犧牲閘極層324係由半導體材料(例如，多晶矽)所形成。犧牲閘極電介質層322及犧牲閘極層324可使用習知之化學氣相沉積法予以沉積。接著，犧牲閘極電介質層322係使用習知之濕蝕刻處理，而自鰭狀物304之犧牲部分332的頂部及側壁302、306去除，以暴露出鰭狀物鰭狀物304之犧牲部分332。在其中犧牲閘極電介質層322係氧化矽層的實施例中，犧牲閘極電介質層322係使用稀釋的HF濕蝕刻予以去除。
請參閱流程圖200中之步驟206及對應的第3C圖，一對側壁間隔物330係形成於犧牲閘極電極326的相對側壁334上。該對側壁間隔物330可使用本項技藝中所熟習的習知之選擇性間隔物的形成方法，而予以形成。在實施例中，諸如，但未受限之氧化矽、氮化矽、氮氧化矽、及其組合之共形的電介質間隔物層係先全面性沉積於包含鰭狀物304及犧牲閘極電極326的所有結構上。電介質間隔物層係以共形之方式沉積，以致使其形成為實質相等的厚度於諸如側壁302、306、334之垂直表面二者，以及諸如犧牲閘極電極326之頂部的水平表面上。該電介質間隔物 層可使用諸如低壓化學氣相沉積(LPCVD)及電漿增強型化學氣相沉積(PECVD)之習知的化學氣相沉積法予以沉積。在實施例中，電介質間隔物層係沉積至大約2到10奈米之間的厚度。接著，非圖案化之各向異性蝕刻係使用諸如反應性離子蝕刻(RIE)的習知之各向異性蝕刻法，而執行於電介質間隔物層上。在各向異性蝕刻處理之期間，大部分的電介質間隔物層係自水平表面去除，而留下在諸如犧牲閘極電極326之側壁334及鰭狀物304之側壁302、306的垂直表面上之電介質間隔物層。因為犧牲閘極電極326的厚度329大於鰭狀物高度316，所以在各向異性蝕刻後之剩餘的電介質間隔物層之厚度係在犧牲閘極電極326的側壁334上較大，而非在鰭狀物304的側壁302、306上較大。此厚度差異允許選擇性形成側壁間隔物330於犧牲閘極電極326的側壁334上。其次，非圖案化之各向同性蝕刻係執行以自鰭狀物304的側壁302、306去除剩餘的電介質間隔物層，而留下一對側壁間隔物330於犧牲閘極電極326的相對側壁334上。在實施例中，該各向同性蝕刻係濕蝕刻處理。在其中電介質間隔物層係氮化矽或氧化矽之特定的實施例中，各向同性蝕刻使用分別包含磷酸(H3 PO4 )或緩衝氧化物蝕刻液(BOE)的濕蝕刻劑溶液。在選擇性的實施例中，該各向同性蝕刻係乾蝕刻處理。在一該實施例中，NF3 氣體係使用於下游的電漿反應器中，用以各向同性地蝕刻電介質間隔物層。
請參閱流程圖200中之步驟208及對應的第3D圖， 鰭狀物304的犧牲部分332被去除以暴露出基板301的源極/汲極區334。鰭狀物304的犧牲部分332可使用諸如濕蝕刻或電漿乾蝕刻的習知之蝕刻方法，而予以去除。在其中鰭狀物304包含鍺308及鍺化矽310的交變層之實施例中，諸如氫氧化銨(NH4 OH)或氫氧化四甲銨(TMAH)的蝕刻劑係使用以選擇性地蝕刻掉鰭狀物304的犧牲部分332。鰭狀物304的通道區328係由犧牲閘極326及該對側壁間隔物330所保護，而免於遭受蝕刻。在實施例中，基板301的頂部表面303係在鰭狀物304的犧牲部分332之去除期間凹進，而形成源極/汲極溝渠336。該源極/汲極溝渠336用以容納隨後成長之嵌入式磊晶源極338及汲極339區。在實施例中，該源極/汲極溝渠336係形成至20到40奈米之間的深度。選擇性地，鰭狀物304的犧牲部分332係去除使得基板301的頂部表面303係在STI電介質層305的上面，或在與STI電介質層305一起的平面。
請參閱流程圖200中之步驟210及對應的第3E圖，嵌入式磊晶源極338及汲極339區係形成於基板301的源極/汲極區334上。在實施例中，嵌入式磊晶源極338及汲極339區係使用諸如低壓化學氣相沉積、氣相磊晶、及分子束磊晶的習知之磊晶沉積法予以形成。在實施例中，嵌入式磊晶源極338及汲極339區形成於源極/汲極溝渠336中。嵌入式磊晶源極338及汲極339區與鰭狀物304的通道區328耦接在一起且在STI電介質層305的頂部表 面之上面升高。嵌入式磊晶源極338及汲極339區可由具有晶格常數之任何熟知的材料所形成。理想地，嵌入式磊晶源極338及汲極339區係由諸如，但未受限之Si、Ge、SiGe、GeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、及InP的單晶半導體材料所形成。在實施例中，嵌入式磊晶源極338及汲極339區係由具有與基板301之頂部表面303不同的晶格常數之單晶半導體材料所形成。在特殊的實施例中，嵌入式磊晶源極338及汲極339區具有大於基板301之頂部表面303的晶格常數之晶格常數。
在特定的實施例中，嵌入式磊晶源極338及汲極339區係由鍺所形成，且基板301的頂部表面303係鍺化矽。在本發明的實施例中，嵌入式磊晶源極338及汲極339區係藉由用以形成電晶體的通道奈米線所使用之相同的半導體材料(例如，鍺)，而予以形成。在本發明的實施例中，嵌入式磊晶源極338及汲極339區係由具有大於基板301的頂部表面303之半導體材料(例如，SiGe)，且大於所使用以形成通道奈米線之半導體材料(例如，Ge)308的晶格常數之晶格常數的材料(例如，GaAs)所形成，以便進一步增強通道奈米線中之單軸壓縮性晶格應力。
在另一特定的實施例中，嵌入式磊晶源極338及汲極339區係由矽所形成，且基板301的頂部表面303係鍺化矽。在本發明的實施例中，嵌入式磊晶源極338及汲極 339區係藉由用以形成電晶體的通道奈米線所使用之相同的半導體材料(例如，矽)，而予以形成。在本發明的實施例中，嵌入式磊晶源極338及汲極339區係由具有小於基板301的頂部表面303之半導體材料(例如，SiGe)，且小於所使用以形成通道奈米線之半導體材料(例如，Si)308的晶格常數之晶格常數的材料(例如，碳化矽或碳摻雜之矽)所形成，以便進一步增強通道奈米線中之單軸拉伸性晶格應力。
在嵌入式磊晶源極338及汲極339區與基板301的頂部表面303間之晶格常數失配產生晶格應力，其中嵌入式磊晶源極338及汲極339區係在與鰭狀物304之長度320平行的方向中被單軸地晶格加壓。嵌入式磊晶源極338及汲極339區係在與鰭狀物304之長度329垂直的方向中被晶格鬆弛，因為對應側壁335及337的平面在嵌入式磊晶源極338及汲極339區的形成期間未受約束的緣故。該晶格常數失配亦致使嵌入式磊晶源極338及汲極339區行使力於鰭狀物304的通道區328之上。因為在鰭狀物304的通道區328中之半導體材料的層將接著變成通道奈米線343，所以嵌入式磊晶源極338及汲極339區將隨後地行使力於該等通道奈米線343上，而可協助維持通道奈米線343中的晶格應力。在實施例中，嵌入式磊晶源極338及汲極339區的晶格常數大於基板301的頂部表面303。在該實施例中，嵌入式磊晶源極338及汲極339區被壓縮加壓，且提供壓縮力於通道奈米線343之上。在另一實施例 中，嵌入式磊晶源極338及汲極339區的晶格常數小於基板301的頂部表面303。在該實施例中，嵌入式磊晶源極338及汲極339區被拉伸加壓，且提供拉伸力於通道奈米線343之上。
就整體而言，在實施例中，最初的單軸應力係在奈米線形成層與插入犧牲層之堆疊的鰭狀物圖案化期間，沿著奈米線形成層的通道區而形成。嵌入式磊晶源極及汲極區係接著藉由蝕刻掉鰭狀物的外部部分，且隨後形成磊晶源極及汲極區於適當位置，而予以形成。在一該實施例中，嵌入式磊晶源極及汲極區係自鰭狀物下面之基板的晶體表面成長。在其中所去除的外部部分係與不同組成之交變的奈米線形成層及插入犧牲層異質之情況中，具有透過磊晶成長之嵌入式源極及汲極區的置換，可以以組成均質之區域取代異質部分。因此，可添加新的晶格失配於所蝕刻之鰭狀物的任一側上。然後，嵌入式磊晶源極及汲極區可進一步增強已存在於奈米線形成層中之單軸應力。再者，一旦隨後去除插入犧牲層時，則嵌入式磊晶源極及汲極區即可作用以錨定接著所形成之個別的奈米線。因為嵌入式磊晶源極及汲極區係自下方基板磊晶地成長，所以該錨定係有效以維持在鰭狀物圖案化期間沿著奈米線形成層的通道區所形成之最初的單軸應力。因此，嵌入式磊晶源極及汲極區不但可維持，而且可增強最終所形成的奈米線通道部分之單軸應力。應注意的是，藉均質之層的上述異質層之取代可藉由使用與奈米線形成層相同的材料而予以執行。 然而，在另一實施例中，為了要進一步增強該單軸應力，可磊晶成長與該異質堆疊的層中所使用之任何材料不同的材料，以形成嵌入式磊晶源極及汲極區。例如，在一實施例中，磊晶源極及汲極區係由具有大於異質鰭狀物中的任何材料之晶格常數的材料所形成。在該實施例中，可進一步增強單軸壓縮應力於最終所形成的奈米線通道部分中。在另一實施例中，磊晶源極及汲極區係由具有小於該異質鰭狀物中的任何材料之晶格常數的材料所形成。在該實施例中，可進一步增強單軸拉伸應力於最終所形成的奈米線通道部分中。
在實施例中，基板301之源極/汲極區334的頂部表面303係具有<100>取向的單晶材料，其用作晶種層，以供嵌入式磊晶源極338及汲極339區的磊晶成長之用。因此，嵌入式磊晶源極338及汲極339區係以<100>取向予以成長。在嵌入式磊晶源極338及汲極339區的形成期間，對應側壁335及337之<111>面可以以更有利的速率成長，且導致該嵌入式磊晶源極338及汲極339區有<111>面。
應理解的是，雖然為了要增強通道奈米線之應力，藉由蝕刻掉鰭狀物304的犧牲部分332，且然後，成長磊晶以形成源極及汲極區，而如第3D及3E圖中所示地形成嵌入式磊晶源極338及汲極339區係所欲的，但無需一定要如此地做成。在諸如第1E圖中所描繪之選擇性實施例中，鰭狀物304的犧牲部分332並未被蝕刻掉，且係維持 以形成用於元件之源極及汲極區。此時，鰭狀物304的犧牲部分332可藉由諸如離子佈植之熟知的技術予以摻雜，用以形成所欲之導電性及濃度位準的源極及汲極區。此外，視需要地，可使磊晶半導體膜成長於鰭狀物304之犧牲部分334的頂部及側壁上，以形成升高的源極及汲極區，而減少電流擁擠。
接著，請參閱第3F圖，層間電介質(ILD)層340係全面性沉積於包含升高的源極338及汲極339區、犧牲閘極電極326、及側壁間隔物334對之所有結構之上。全面性ILD層340可使用習知之化學氣相沉積法(例如，電漿增強型化學氣相沉積及低壓化學氣相沉積)而予以沉積。在實施例中，ILD層340係由諸如，但未受限之未摻雜之氧化矽、摻雜之氧化矽(例如，BPSG、PSG)、氮化矽、及氮氧化矽的任何熟知之電介質材料所形成。然後，ILD層340係使用習知之化學機械研磨法予以研磨，用以暴露出犧牲閘極電極326的頂部以及側壁間隔物334之對的頂部。
請參閱流程圖200中之步驟212及對應的第3G及3H圖，犧牲閘極電極326係去除以暴露出鰭狀物304的通道區328。第3H圖係第3G圖之二維對應橫剖面視圖。ILD層340在犧牲閘極電極326的去除期間保護嵌入式磊晶源極338及汲極339區。犧牲性閘極電極326可使用諸如電漿乾蝕刻或濕蝕刻之習知的蝕刻方法予以去除。在其中犧牲閘極電極326係多晶矽且ILD層340係氧化矽的實施例 中，可使用諸如TMAH溶液之濕蝕刻劑以選擇性地去除犧牲閘極電極326。在鰭狀物304之通道區328上的犧牲閘極電介質層322用作蝕刻阻斷物，且在犧牲閘極電極326的去除期間保護鰭狀物304的通道區328。接著，犧牲閘極電介質層322係使用習知的蝕刻方法予以去除，而在流程圖200中的步驟214之前暴露出鰭狀物304的通道區328。在其中犧牲閘極電介質層322係氧化矽的實施例中，可使用稀釋的HF濕蝕刻液以去除犧牲閘極電介質層322。
請參閱流程圖200中之步驟214及對應的第3I圖，將鰭狀物304之通道區328中的半導體才料308之層間的犧牲材料310之層去除，以形成通道奈米線343。犧牲材料310之層可使用針對半導體材料308之層選擇的任何熟知之蝕刻劑而予以去除，其中該蝕刻劑可以以遠高於蝕刻半導體材料308之層的速率蝕刻犧牲材料310之層。在實施例中，蝕刻劑選擇性地蝕刻半導體材料308之層，而不蝕刻犧牲材料310之層。在其中半導體材料308之層係鍺以及犧牲材料310之層係鍺化矽的實施例中，犧牲材料310之層可使用諸如，但未受限之氫氧化銨(NH4 OH)、氫氧化四甲銨(TMAH)、乙二胺鄰苯二酚(EDP)、或氫氧化鉀(KOH)溶液的濕蝕刻劑，而予以選擇性地去除。在其中半導體材料308之層係矽以及犧牲材料310之層係鍺化矽的實施例中，犧牲材料310之層可使用諸如，但未受限之水羧酸/硝酸/HF溶液及水檸檬酸/硝酸/HF溶液 的濕蝕刻劑，而予以選擇性地去除。犧牲材料310之層的去除留下空隙342於半導體材料308之層之間。在半導體材料308之層之間的空隙342具有大約5至30奈米之間的厚度。剩餘的半導體材料310之層形成垂直陣列的通道奈米線343，其係耦接至嵌入式磊晶源極338及汲極339區。所形成之通道奈米線343具有大約5至50奈米之間的厚度。通道奈米線343係平行於頂部表面303而擴展，且係彼此互相對齊，用以形成單行的通道奈米線343，而最底部通道奈米線344在該行的最底部處。
在實施例中，如第3I圖中所示，在嵌入式磊晶源極及汲極區之間的所有犧牲材料310被去除，包含在側壁間隔物330之下方的部分。蝕刻間隔物之下方的部分可使製造簡單化，因為犧牲材料310的去除可根據相對於犧牲材料及嵌入式磊晶源極及汲極區之蝕刻液的選擇性，而使過蝕刻能被使用以去除犧牲材料。然而，在間隔物330下方之犧牲材料310的去除可導致稍大的開口被形成於最頂部通道奈米線343之上方的間隔物330之間。當與在最頂部通道奈米線之上方的閘極長度相較時，則此可造成隨後所形成之閘極電極具有稍大的閘極長度於通道奈米線之間。在實施例中，係使用定時蝕刻，使得鄰接於嵌入式磊晶源極及汲極區之犧牲材料310的部分在蝕刻犧牲材料310以形成通道奈米線343之後，保留在間隔物330的下方。在此方式中，隨後所形成的閘極電極可具有鄰接於通道奈米線的所有表面之相同的閘極長度。
請參閱流程圖200中之步驟216及對應的第3J及3K圖，底部閘極隔離348係形成於基板301的頂部表面303上，且在最底部通道奈米線344之下。底部閘極隔離348係藉由先全面性沉積電介質層346於通道奈米線343周圍且在其上，而予以形成，如第3J圖中所示地。電介質層346完全地充填通道奈米線343之間的空隙342，包含最底部通道奈米線344與基板301的頂部表面303之間的區域。電介質層346亦形成於ILD層340的頂部表面上。在實施例中，電介質層346係由諸如，但未受限之氧化矽、氮化矽、及氮氧化矽的任何熟知之電介質材料所形成。在特定的實施例中，電介質層346係由氧化矽所形成。理想地，電介質層346係使用諸如低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、或旋塗電介質處理之高度共形的沉積方法而予以形成，用以確保通道奈米線343之間的空隙被完全地充填。接著，如第3K圖中所示，電介質層346係使用習知之各向同性電介質蝕刻方法，而自頂部向下地凹進。在其中電介質層346係氧化矽的實施例中，係使用定時HF濕蝕刻法以使電介質層346凹進。在電介質層346之凹進的期間，大半的電介質層346被去除，而留下薄層於基板301的頂部表面303之上，且在最底部通道奈米線344之下，其形成底部閘極隔離348。底部閘極隔離348的厚度根據使電介質層346凹進之時間長度而定。在實施例中，凹進係執行足夠長的時間，而獲得足夠厚的底部閘極隔離之厚度，用以自基板 301的頂部表面303隔離由於閘極電極352的電容性耦合。在實施例中，凹進係執行足夠短的時間，而獲得足夠薄的底部閘極隔離之厚度，以致使最底部通道奈米線344與底部閘極隔離348之間的空隙變大，而足以供閘極電介質層350環繞最底部通道奈米線予以形成，且供閘極電極352圍繞最底部通道奈米線344予以形成之用。在實施例中，所形成之底部閘極隔離348的厚度係足夠厚，以便自基板301的頂部表面303隔離由於閘極電極352的電容性耦合，且係足夠薄以供閘極電介質層350及閘極電極352包圍最底部通道奈米線344之用。在特殊的實施例中，底部閘極隔離348的厚度係在100至300埃之間。
請參閱流程圖200中之步驟218及220以及對應的第3L及3M圖，閘極電介質層350係形成圍繞各通道奈米線343，以及閘極電極352係形成於閘極電介質層350上且包圍各通道奈米線343。第3M圖係第3L圖之對應三維橫剖面視圖。如前文所述地，閘極電介質層350可由任何熟知的閘極電介質材料所形成。閘極電介質層350係使用諸如原子層沉積(ALD)之高度共形的沉積處理而予以形成，以便確保形成具有均勻厚度的閘極電介質層圍繞各通道奈米線343。在特殊的實施例中，閘極電介質層HfO2 ，且係沉積至1到6奈米之間的厚度。閘極電介質層350係全面性沉積，且亦形成於ILD層340的頂部表面上。接著，閘極電極材料係全面性沉積在閘極電介質層350上，以形成閘極電極352。閘極電極352可藉由如前文所述之 任何熟知的閘極電極材料，而予以形成。閘極電極材料係使用諸如原子層沉積(ALD)之共形的沉積處理而予以沉積，以確保閘極電極352被形成於閘極電介質層350上，並圍繞各通奈米線343且在各通道奈米線343之間。然後，將沉積在ILD層340的頂部上之全面性的閘極電極材料及閘極電介質層350化學機械研磨，直至顯現ILD層340的頂部表面為止，如第3L及3M圖中所示。使用流程圖200中所敘述之方法所形成的合成元件300係依據本發明實施例之非平面閘極環繞元件。
第4圖描繪依據本發明之一實施的計算裝置400。該計算裝置400收容板402。該板402包含若干組件，包含但未受限於處理器404及至少一通訊晶片406。處理器404係實體地且電性地耦接至板402。在某些實施中，至少一通訊晶片406亦係實體地且電性地耦接至板402。在進一步的實施中，通訊晶片406係處理器404的一部分。
根據其應用，計算裝置400可包含其他的組件，該等其他的組件可以或不可實體地及電性地耦接至板402。該等其他的組件包含，但未受限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、繪圖處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、相機、及主儲存裝置(諸如硬碟驅動器、小型碟 片(CD)、數位多功能碟片(DVD)、及其類似物)。
通訊晶片406致能無線通訊以供資料至計算裝置400及來自計算裝置400之資料的轉移之用。“無線”之用語及其衍生語可使用以描繪可透過非固態媒體之調變式電磁輻射的使用而傳達資料之電路、裝置、系統、方法、技術、通訊頻道、等等。該用語並未意指相關聯的裝置不包含佈線，雖然在某些實施例中，它們並不包含。通訊晶片406可實施若干無線標準或協議的任一者，包含但未受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生者、以及被指明為3G、4G、5G、及以上者之任何其他的無線協議。計算裝置400可包含複數個通訊晶片406。例如，第一通訊晶片406可專用於諸如Wi-Fi及藍牙之較短範圍的無線通訊，以及第二通訊晶片406可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其類似者之較長範圍的無線通訊。
計算裝置400的處理器404包含封裝於處理器404之內的積體電路晶粒。在本發明之若干實施中，處理器的積體電路晶粒包含諸如依據本發明實施例所形成之非平面閘極環繞電晶體元件的一或多個元件。“處理器”的用語可意指可處理來自暫存器及/或記憶體之電子資料而轉換該電子資料成為可儲存於暫存器及/或記憶體中之其他電子資 料的任何元件或部分之元件。
通訊晶片406亦可包含封裝於通訊晶片406之內的積體電路晶粒。依據本發明之另一實施，通訊晶片的積體電路晶粒包含諸如依據本發明實施例所形成之非平面閘極環繞電晶體元件的一或多個元件。
在進一步的實施中，收容於計算裝置400之內的另外組件可包含積體電路晶粒，其包含諸如依據本發明實施例所形成之非平面閘極環繞電晶體元件的一或多個元件。
在各種實施中，計算裝置400可係膝上型個人電腦、小筆電、筆記型個人電腦、輕薄主流筆記型個人電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜帶式音樂播放器、或數位錄放影機。在進一步的實施中，計算裝置400可係可處理資料之任何其他的電子裝置。
因此，本發明之一或多個實施例可包含具有嵌入式磊晶源極及汲極區，或形成於基板與底部通道奈米線之間的底部閘極隔離層之其中一者，或二者的非平面閘極環繞電晶體元件。
100‧‧‧非平面閘極環繞元件
101,346‧‧‧電介質層
102,301‧‧‧基板
103,315‧‧‧淺溝渠隔離區
104,303‧‧‧基板的頂部表面
105,305‧‧‧淺溝渠隔離層
106,338‧‧‧嵌入式磊晶源極區
107,339‧‧‧嵌入式磊晶汲極區
108,336‧‧‧源極/汲極溝渠
109,311‧‧‧緩衝層
110,343‧‧‧通道奈米線
114,348‧‧‧底部閘級隔離
115,344‧‧‧最底部通道奈米線
116‧‧‧閘極電介質層
118‧‧‧閘極電極
120‧‧‧通道奈米線的長度
122,124,132‧‧‧寬度
126,128,302,306‧‧‧側壁
130‧‧‧厚度
150‧‧‧電晶體
156‧‧‧源極/汲極溝渠
157‧‧‧汲極
200‧‧‧流程圖
202-220‧‧‧步驟
304‧‧‧鰭狀物
308‧‧‧半導體材料
309‧‧‧基板部分
310‧‧‧犧牲材料
312‧‧‧基板區
316‧‧‧鰭狀物高度
318‧‧‧鰭狀物寬度
320‧‧‧鰭狀物長度
322‧‧‧犧牲閘極電介質層
324‧‧‧犧牲閘極層
326,352‧‧‧犧牲閘極電極
328‧‧‧通道區
340‧‧‧層間電介質層
400‧‧‧計算裝置
402‧‧‧板
404‧‧‧處理器
406‧‧‧通訊晶片
本發明之實施例係藉由實例且非當做限制而被描繪於附圖的圖式中，其中：第1A至1D圖描繪依據本發明實施例之具有嵌入式 磊晶源極及汲極區的非平面閘極環繞元件；第1E圖係無嵌入式源極及汲極區之非平面閘極環繞元件的圖式；第2圖係流程圖，顯示依據本發明實施例之非平面閘極環繞元件的形成方法中之步驟；第3A至3M圖描繪三維及二維視圖，顯示依據本發明實施例之非平面閘極環繞元件的形成方法中之步驟；以及第4圖描繪依據本發明之一實施例的計算裝置400。
100‧‧‧非平面閘極環繞元件
101‧‧‧電介質層
102‧‧‧基板
103‧‧‧淺溝渠隔離區
104‧‧‧基板的頂部表面
105‧‧‧淺溝渠隔離層
106‧‧‧嵌入式磊晶源極區
107‧‧‧嵌入式磊晶汲極區
108‧‧‧源極/汲極溝渠
109‧‧‧緩衝層
110‧‧‧通道奈米線
114‧‧‧底部閘級隔離
115‧‧‧最底部通道奈米線
116‧‧‧閘極電介質層
118‧‧‧閘極電極
120‧‧‧通道奈米線的長度
122、124、132‧‧‧寬度
126、128‧‧‧側壁
130‧‧‧厚度
150‧‧‧電晶體
156‧‧‧源極/汲極溝渠
157‧‧‧汲極
160‧‧‧半導體材料
170‧‧‧犧牲材料

Claims (29)

  1. 一種半導體元件，包含：基板，具備具有第一晶格常數的頂部表面；嵌入式磊晶(epi)源極及汲極區，係設置在該基板的該頂部表面上，該等嵌入式磊晶源極及汲極區具有與該第一晶格常數不同的第二晶格常數；複數個通道奈米線，具有與該第一晶格常數不同的第三晶格常數，該複數個通道奈米線係耦接至該等嵌入式磊晶源極及汲極區，且該複數個通道奈米線包括最底部通道奈米線；閘極電介質層，係設置在各通道奈米線上且環繞各該通道奈米線；以及閘極電極，係設置在該閘極電介質層上且包圍各通道奈米線。
  2. 如申請專利範圍第1項之元件，其中該複數個通道奈米線以及該等嵌入式磊晶源極及汲極區在與該複數個通道奈米線之長度平行的方向中被單軸地晶格加壓，且在與該複數個通道奈米線之該長度垂直的方向中被晶格鬆弛。
  3. 如申請專利範圍第2項之元件，其中該等嵌入式磊晶源極及汲極區在該複數個通道奈米線上提供力。
  4. 如申請專利範圍第3項之元件，其中該等嵌入式磊晶源極及汲極區係〔111〕面。
  5. 如申請專利範圍第1項之元件，進一步包含底部閘極隔離，係設置在該基板的該頂部表面上且在該最底部通 道奈米線之下，其中該底部閘極隔離具有足夠厚之厚度，用以自藉由該閘極電極的電容性耦合隔離該基板的該頂部表面。
  6. 如申請專利範圍第1項之元件，其中該第二晶格常數及該第三晶格常數係大於該第一晶格常數。
  7. 如申請專利範圍第1項之元件，其中該基板的該頂部表面係SiGe，該複數個通道奈米線係未摻雜之Ge，以及該等嵌入式磊晶源極及汲極區係Ge。
  8. 如申請專利範圍第5項之元件，其中該底部閘極隔離係氧化矽。
  9. 一種半導體元件的形成方法，包含：提供基板，該基板具備具有第一晶格常數的頂部表面且具有形成於該基板的該頂部表面上的鰭狀物，該鰭狀物包含具有第二晶格常數之半導體材料及具有第三晶格常數之犧牲材料的交變層，其中該第二晶格常數係與該第一晶格常數及該第三晶格常數不同；形成犧牲閘極電極於該鰭狀物的通道區之上；形成一對側壁間隔物於該犧牲閘極電極的相對側邊上，其中該鰭狀物的犧牲部分自該等側壁間隔物之各者延伸出；去除該鰭狀物的該犧牲部分，以暴露出該基板的源極及汲極區；形成嵌入式磊晶(epi)源極及汲極區於該基板的該源極及汲極區之上，其中該等嵌入式磊晶源極及汲極區係 耦接至該鰭狀物且具有與第一晶格常數不同的第四晶格常數；去除該犧牲閘極電極，以暴露出該鰭狀物的通道區；去除該鰭狀物的該通道區中之半導體材料的該等層之間的該犧牲材料，以形成複數個通道奈米線，該複數個通道奈米線包含最底部通道奈米線；沉積環繞各通道奈米線的閘極電介質層；以及沉積閘極電極於該閘極電介質層上，且包圍各通道奈米線。
  10. 如申請專利範圍第9項之方法，其中該鰭狀物具有長度，且其中該鰭狀物在與該鰭狀物之長度平行的方向中被單軸地晶格加壓，且在與該鰭狀物之該長度垂直的方向中被晶格鬆弛。
  11. 如申請專利範圍第9項之方法，其中該等嵌入式磊晶源極及汲極區在與該鰭狀物之長度平行的方向中被單軸地晶格加壓，且在與該鰭狀物之該長度垂直的方向中被晶格鬆弛。
  12. 如申請專利範圍第9項之方法，其中該等嵌入式磊晶源極及汲極區在該複數個通道奈米線上提供力，其中該複數個通道奈米線在與該鰭狀物之長度平行的方向中被單軸地晶格加壓，且在與該鰭狀物之該長度垂直的方向中被晶格鬆弛，以及其中該力維持該單軸之晶格應力於該複數個通道奈米線中。
  13. 如申請專利範圍第9項之方法，其中去除該鰭狀 物的該犧牲部分以暴露出該基板的該等源極及汲極區包含使該基板的該頂部表面變凹槽以形成源極及汲極溝渠，且其中該等嵌入式磊晶源極及汲極區係形成於該等源極及汲極溝渠中。
  14. 如申請專利範圍第9項之方法，其中該等嵌入式磊晶源極及汲極區係由磊晶成長所形成，且係〔111〕面。
  15. 如申請專利範圍第9項之方法，進一步包含在該最底部通道奈米線之下的該基板之該頂部表面上形成底部隔離，其中該底部閘極隔離係形成具有足夠厚的厚度，用以自藉由該閘極電極的電容性耦合隔離該基板的該頂部表面。
  16. 如申請專利範圍第9項之方法，其中該第二晶格常數及該第四晶格常數係大於該第一晶格常數及該第三晶格常數。
  17. 如申請專利範圍第9項之方法，其中該半導體材料係具有大於單晶矽之載子遷移率的單晶半導體材料。
  18. 如申請專利範圍第9項之方法，其中該半導體材料係未摻雜之Ge，該犧牲材料係SiGe，該複數個通道奈米線係未摻之Ge，以及該等嵌入式磊晶源極及汲極區係Ge。
  19. 如申請專利範圍第15項之方法，其中該底部閘極隔離係氧化矽。
  20. 一種半導體元件，包含： 基板，具備具有第一晶格常數的頂部表面；複數個通道奈米線，具有與該第一晶格常數不同的第二晶格常數，該複數個通道奈米線包含底部通道奈米線；源極及汲極，係設置在該複數個通道奈米線的相對側上；底部閘極隔離，係設置在該基板的該頂部表面上且在該最底部通道奈米線之下；閘極電介質層，係設置在各通道奈米線上且環繞各該通道奈米線；以及閘極電極，係設置在該閘極電介質層上且包圍各通道奈米線，該閘極電極係設置在該底部通道奈米線與該底部閘極隔離之間。
  21. 如申請專利範圍第20項之半導體元件，其中該複數個通道奈米線在與該複數個通道奈米線之長度平行的方向中被單軸地晶格加壓，且在與該複數個通道奈米線之長度垂直的方向中被實質地晶格鬆弛。
  22. 如申請專利範圍第20項之半導體元件，其中該源極及汲極係嵌入式磊晶源極及汲極區。
  23. 如申請專利範圍第22項之半導體元件，其中該等嵌入式磊晶源極及汲極區係設置在溝渠中。
  24. 如申請專利範圍第23項之半導體元件，其中該等嵌入式磊晶源極及汲極區係由具有大於該第一晶格常數的第三晶格常數之均質半導體材料所形成。
  25. 如申請專利範圍第21項之半導體元件，其中該源 極及汲極係由不同半導體材料的交變層所形成。
  26. 一種半導體元件的形成方法，包含：提供基板，該基板具備具有第一晶格常數的頂部表面且具有形成於該基板的該頂部表面上的鰭狀物，該鰭狀物包含具有第二晶格常數之半導體材料及具有第三晶格常數之犧牲材料的交變層，其中該第二晶格常數係與該第一晶格常數及該第三晶格常數不同；形成犧牲閘極電極於該鰭狀物的通道區之上；形成一對側壁間隔物於該犧牲閘極電極的相對側邊上；去除該犧牲閘極電極，以暴露出該鰭狀物的該通道區；去除該鰭狀物的該通道區中之半導體材料的該等層之間的該犧牲材料，以形成複數個通道奈米線，該複數個通道奈米線包含最底部之通道奈米線；沉積電介質材料於該複數個通道奈米線上且圍繞該複數個通道奈米線；蝕刻該電介質層以去除除了在該最底部通道奈米線之下的該基板的該頂部表面上之外的該電介質，而形成底部閘極隔離，其中該底部閘極隔離不與最底部通道奈米線實體接觸；沉積環繞各通道奈米線的閘極電介質層；以及沉積閘極電極於該閘極電介質層上，且包圍各通道奈米線。
  27. 如申請專利範圍第26項之方法，其中該鰭狀物具有長度，且其中該鰭狀物在與該鰭狀物之長度平行的方向中被單軸地晶格加壓，且在與該鰭狀物之該長度垂直的方向中被晶格鬆弛。
  28. 如申請專利範圍第26項之方法，進一步包含形成源極區及汲極區於該犧牲閘極電極之相對側上的該鰭狀物中。
  29. 如申請專利範圍第26項之方法，其中該鰭狀物的犧牲部分自該等側壁間隔物的各者延伸出；去除該鰭狀物的該犧牲部分，以暴露出該基板的源極及汲極區；以及形成嵌入式磊晶源極及汲極區於該基板的該等源極及汲極區上，其中該等嵌入式磊晶源極及汲極區係耦接至該鰭狀物且具有與該第一晶格常數不同的第四晶格常數。
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