TWI716441B

TWI716441B - 用於製造對於半導體應用的水平環繞式閘極裝置的奈米線的方法

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Publication number: TWI716441B
Application number: TW105127658A
Authority: TW
Inventors: 孫世宇; 吉田尚美; 冰西孫
Original assignee: 美商應用材料股份有限公司
Priority date: 2015-09-03
Filing date: 2016-08-29
Publication date: 2021-01-21
Also published as: KR20170031047A; TW201724500A; CN106504991A; CN106504991B; KR102552613B1

Abstract

本揭示案提供了用於利用期望材料形成半導體晶片的水平環繞式閘極（hGAA）結構場效應電晶體（FET）的奈米線結構的方法。在一個實例中，一種將奈米線結構形成在基板上的方法包括：將含氧的氣體混合物供應到處理腔室中的基板上的多材料層，其中該多材料層包括重複的第一層和第二層對，該第一層和該第二層具有分別經由該多材料層中限定的開口而暴露的第一組側壁和第二組側壁；以及選擇性地將氧化層形成在該第二層中的該第二組側壁上。

Description

用於製造對於半導體應用的水平環繞式閘極裝置的奈米線的方法

本發明的實施方式大體而言係關於用於利用期望材料將垂直堆疊奈米線形成在半導體基板上的方法，更具體而言，係關於用於利用期望材料將垂直堆疊奈米線形成在半導體基板上以供用於場效應電晶體（FET）半導體製造應用的方法。

可靠生產亞半微米和更小的特徵是下一代超大型積體電路（VLSI）和特大型積體電路（ULSI）的半導體裝置的關鍵技術挑戰之一。然而，隨著電路技術極限推進，收縮尺寸的VLSI和ULSI技術對處理能力有另外需求。在基板上可靠形成閘極結構對VLSI和ULSI成功並且對於繼續努力增加電路密度以及單個基板和管芯的品質而言是重要的。

隨著下一代裝置的電路密度增加，互連件（諸如通孔、溝槽、觸點、閘極結構和其他特徵、以及在其之間的介電材料）的寬度減至25 nm和20 nm尺寸以及更小，而介電層的厚度保持基本上恆定，由此特徵的深寬比增加。此外，減小的通道長度通常造成常規平面MOSFET架構的顯著短通道效應。為了能夠製造下一代裝置和結構，三維（3D）裝置結構通常被用於改進電晶體的效能。具體而言，鰭式場效應電晶體（FinFET）通常被用於增強裝置效能。FinFET裝置通常包括具有高深寬比的半導體鰭，其中用於電晶體的通道和源極/汲極區域形成在半導體鰭上。隨後，閘極電極利用通道和源極/汲極區域的增加的表面積的優點在鰭式裝置的一部分的側部上方並沿該側部形成，以便產生更快、更可靠且更好控制的半導體電晶體裝置。FinFET的另外優點包括減小短通道效應，並且提供更高電流。具有hGAA配置的裝置結構通常藉由環繞閘極提供優越靜電控制，以便抑制短通道效應以及相關聯的洩漏電流。

在一些應用中，水平環繞式閘極（hGAA）結構被用於下一代半導體裝置應用。hGAA裝置結構包括懸浮在堆疊配置中並由源極/汲極區域連接的若干晶格匹配通道（例如，奈米線）。

在hGAA結構中，通常利用不同材料來形成通道結構（例如，奈米線），此舉會不受期望地增加在將所有該等材料集成在奈米線結構中而不降低裝置效能方面的製造難度。例如，與hGAA結構關聯的挑戰之一包括在金屬閘極與源極/汲極之間存在較大寄生電容。不適當地管理此種寄生電容可能導致裝置效能降低很多。

因此，需要用於利用良好的輪廓和尺寸控制在基板上形成hGAA裝置結構的通道結構的改進方法。

本揭示案提供了用於利用期望材料形成半導體晶片的水平環繞式閘極（hGAA）結構的奈米線結構的方法。在一個實例中，一種將奈米線結構形成在基板上的方法包括：將含氧的氣體混合物供應到處理腔室中的基板上的多材料層，其中多材料層包括重複的第一層和第二層對，第一層和第二層具有分別經由多材料層中限定的開口而暴露的第一組側壁和第二組側壁；以及選擇性地將氧化層形成在第二層中的第二組側壁上。

在另一實例中，一種將奈米線結構形成在基板上的方法包括：主要將氧化層形成在基板上設置的多材料層的一部分上，其中多材料層包括重複的第一層和第二層對，第一層和第二層具有分別經由多材料層中限定的開口而暴露的第一組側壁和第二組側壁，其中選擇性地將氧化層形成在第二層中的第二組側壁上。

在又一實例中，一種將奈米線結構形成在基板上的方法包括：主要將氧化層形成在基板上設置的多材料層的一部分上，其中多材料層包括重複的矽層和SiGe層對，矽層和SiGe層具有分別經由多材料層中限定的開口而暴露的第一組側壁和第二組側壁，其中氧化層被選擇性地形成在其上的部分位於SiGe層中的該第二組側壁上。

提供用於製造水平環繞式閘極（hGAA）半導體裝置結構的具有受控寄生電容的奈米線結構的方法。在一個實例中，包括以交替堆疊構型佈置的不同材料（例如，第一材料和第二材料）的超晶格結構（superlattice structure）可形成在基板上，以稍後被用作水平環繞式閘極（hGAA）半導體裝置結構的奈米線（例如，通道結構）。可執行選擇性氧化製程以選擇性地將氧化層形成在超晶格結構中的第一材料的側壁上，而第二材料上發生最小程度氧化。在超晶格結構中的第一材料與第二材料的側壁上的氧化選擇性大於5:1。藉由此舉，維持並控制在奈米線與源極/汲極區域之間形成有寄生裝置的介面以便有效降低寄生電容。

圖1是如以下進一步描述的適於執行選擇性氧化製程的說明性處理系統132的截面圖。處理系統132可為CENTURA®以及Producer® SE或Producer® GT沉積系統，所有該等系統均能夠從加利福尼亞州聖克拉拉市的應用材料公司（Applied Materials Inc., Santa Clara, California）購得。構想的是，其他處理系統（包括可從其他製造商獲得的彼等處理系統）可適於實踐本發明。

處理系統132包括處理腔室100，該處理腔室被耦接至氣體面板130和控制器110。處理腔室100一般包括頂部124、側部101和底壁122，它們限定內部容積126。

支撐基座150提供在腔室100的內部容積126中。基座150可由鋁、陶瓷以及其他合適材料製成。在一個實施方式中，基座150是由陶瓷材料（諸如氮化鋁）製成，此種材料是適合用於高溫環境（諸如電漿製程環境）中的材料，而不造成對基座150的熱損壞。基座150可以使用升降機構（未圖示）在腔室100內在垂直方向上移動。

基座150可以包括嵌入式加熱器元件170，該嵌入式加熱器元件170適於控制支撐在基座150上的基板190的溫度。在一個實施方式中，基座150可藉由將電流從電源106施加至加熱器元件170來電阻加熱。在一個實施方式中，加熱器元件170可由被封裝在鎳鐵鉻合金（例如，INCOLOY®）鞘管中的鎳鉻線製成。從電源106供應的電流由控制器110調節，以便控制加熱器元件170所產生的熱量，藉此在任何合適溫度範圍下進行薄膜沉積的過程中，維持基板190和基座150處於基本上恆定的溫度。在另一實施方式中，基座可根據需要被維持處於室溫。在又一實施方式中，基座150亦可根據需要包括冷卻器（未圖示），以便根據需要將基座150冷卻在低於室溫的範圍中。可調整所供應的電流以選擇性地將基座150的溫度控制在約100攝氏度至約1100攝氏度之間，例如，在200攝氏度至約1000攝氏度之間，諸如在約300攝氏度至約800攝氏度之間。

溫度感測器172（諸如熱電偶）可被嵌入支撐基座150中，以便以習知方式監測基座150的溫度。量測到的溫度將由控制器110用來控制供應到加熱器元件170的功率，以便將基板維持在期望溫度。

真空泵102被耦接至腔室100的壁101中形成的埠。真空泵102用於維持處理腔室100中的期望氣體壓力。真空泵102亦從腔室100抽空處理後的氣體以及製程的副產物。

具有複數個孔隙128的噴淋頭120被耦接至處理腔室100在基板支撐基座150上方的頂部124。噴淋頭120的孔隙128用於將製程氣體引入腔室100中。孔隙128可以具有不同大小、數量、分佈、形狀、設計和直徑，以便促進用於不同製程要求的各種製程氣體的流動。噴淋頭120被連接至氣體面板130，從而允許各種氣體在製程過程中供應到內部容積126。電漿是由離開噴淋頭120的製程氣體混合物形成，以便增強製程氣體的熱解，從而導致材料沉積在基板190的表面191上。

噴淋頭120和基板支撐基座150可形成為內部容積126中的一對間隔開的電極。一或多個RF功率源140將偏置電位經由匹配網路138提供到噴淋頭120，以便促進在噴淋頭120與基座150之間產生電漿。替代地，RF功率源140和匹配網路138可耦接至噴淋頭120、基板支撐基座150，或耦接至噴淋頭120和基板支撐基座150兩者，或耦接至設置在腔室100外部的天線（未圖示）。在一個實施方式中，RF功率源140可以在約30 kHz至約13.6 MHz的頻率下提供在約10瓦特與約3000瓦特之間的功率。

任選的水蒸氣產生（WVG）系統152被耦接至處理系統132，該水蒸汽產生（WVG）系統152與處理腔室100中限定的內部容積126流體連通。WVG系統152借助O₂ 和H₂ 的催化反應產生超高純度水蒸氣。在一個實施方式中，WVG系統152具有內襯有催化劑的反應器或催化筒，其中借助化學反應來產生水蒸氣。催化劑可包括金屬或合金，諸如鈀、鉑、鎳、他們的組合物以及它們的合金。

控制器110包括用於控制製程序列並調節來自氣體面板130和WVG系統152的氣體流動的中央處理單元（CPU）112、記憶體116和支撐電路114。CPU 112可為可用於工業環境的任何形式的通用電腦處理器。軟體常式可以存儲在記憶體116（諸如隨機存取記憶體、唯讀記憶體、軟碟或硬碟驅動器，或者其他形式的數位存儲裝置）中。支撐電路114習知地耦接到CPU 112，並且可以包括快取記憶體、時鐘電路、輸入/輸出系統、電源等等。控制器110與處理系統132的各種元件之間的雙向通訊經由許多信號電纜（統稱為信號匯流排118，其中一些在圖1中示出）進行處理。

圖2描繪了可實踐本文所述方法的半導體處理系統200的平面圖。一種可適於從本發明受益的處理系統是可從加利福尼亞州聖克拉拉市應用材料公司商購的300mm Producer^TM處理系統。處理系統200一般包括：前部平臺202，在該前部平臺中，FOUP 214中包括的基板盒218支撐，並且基板被裝載到裝載鎖定腔室209中並從中卸載；傳送腔室211，該傳送腔室容納基板處理器213；以及一系列的串接處理腔室206，該串接處理腔室安裝在該傳送腔室211上。

每一個串接處理腔室206包括用於對基板進行處理的兩個製程區域。該兩個製程區域共享共用的氣體供應源、共用的壓力控制和共用的製程氣體排放/泵送系統。該系統的模組化設計使得能夠快速從任一個配置轉換成任何其他配置。可出於執行特定製程步驟的目的而更改腔室的佈置和組合。根據本發明的態樣，串接處理腔室206中的任何一者可以包括如下所述的蓋，其包括以上參照圖1中描繪的處理腔室100所描述的一個或多個腔室配置。應當注意，處理腔室100可根據需要被配置成執行沉積製程、蝕刻製程、固化製程或加熱/退火製程。在一個實施方式中，被示為所設計的單個腔室的處理腔室100可被併入半導體處理系統200中。

在一個實施方案中，處理系統132可適配有串接處理腔室中的一個或多個，該等串接處理腔室具有已知適應各種其他已知製程（諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、蝕刻、固化或加熱/退火等）的支撐腔室硬體。例如，系統200可配置有處理腔室100之一作為電漿沉積腔室，以用於將諸如介電薄膜沉積在基板上。此種配置可最大化研究與研發製造利用，並且若需要，減弱經蝕刻的薄膜暴露於大氣。

包括中央處理單元（CPU）244、記憶體242和支撐電路246的控制器240被耦接至半導體處理系統200的各種元件，以便促進對本發明的製程的控制。記憶體242可為任何電腦可讀的介質，諸如隨機存取記憶體（RAM）、唯讀記憶體（ROM）、軟碟、硬碟或任何其他形式的數位存儲裝置（無論是半導體處理系統200或CPU 244的本端還是遠端的）。支撐電路246被耦接到CPU 244，以便以習知方式支撐CPU。該等電路包括快取記憶體、電源、時鐘電路、輸入/輸出電路和子系統等等。存儲在記憶體242中的軟體常式或一系列的程式指令在由CPU 244執行時，執行串接處理腔室206。

圖3是用於利用複合材料製造奈米線結構（例如，通道結構）以用於水平環繞式閘極（hGAA）半導體裝置結構的方法300的一個實例的流程圖。圖4A-4C是對應於方法300的各種階段的複合基板的一部分的截面圖。方法300可以用來在基板上形成水平環繞式閘極（hGAA）半導體裝置結構的具有期望材料的奈米線結構，它可稍後用於形成場效應電晶體（FET）。替代地，方法300可有益地用於製造其他類型結構。

方法300在操作302處藉由提供基板（諸如如圖4A所示其上形成有薄膜堆疊401的圖2中描繪的基板502）開始。基板502可為如下材料，諸如結晶矽（例如，Si＜100＞或Si＜111＞）、氧化矽、應變矽、鍺化矽、鍺、摻雜或未摻雜多晶矽、摻雜或未摻雜矽晶片以及圖案化或未圖案化晶片絕緣體上的矽（SOI）、碳摻雜氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃或藍寶石。基板502可以具有各種尺寸，諸如200 mm、300 mm、450 mm或其他直徑，並且可為矩形或方形的面板。除非另外指明，否則本文所述實例在具有200 mm直徑、300 mm直徑或450 mm直徑的基板上進行。

薄膜堆疊401包括多材料層212，該多材料層設置在任選的材料層504上。在其中任選的材料層504不存在的實施方式中，薄膜堆疊401可根據需要直接形成在基板502上。在一個實例中，任選的材料層504是絕緣材料。該絕緣材料的合適實例可以包括氧化矽材料、氮化矽材料、氮氧化矽材料或任何合適絕緣材料。替代地，任選的材料層504可根據需要為任何合適材料，包括導電材料或非導電材料。多材料層212包括至少一對層，每對包括第一層212a和第二層212b。儘管圖4A中描繪的實例示出四對，每對包括第一層212a和第二層212b（交替的對，每對包括第一層212a和第二層212b），但應注意，對數（每對包括第一層212a和第二層212b）可基於不同製程需要而變化。在一個特定實施方式中，可沉積4對的第一層212a和第二層212b以在基板502上形成多材料層212。在一個實施方案中，每單個第一層212a的厚度可在約20Å與約200Å之間，諸如約50Å，並且每單個第二層212b的厚度可在約20Å與約200Å之間，諸如約50Å。多材料層212可以具有在約10Å與約5000Å之間的總厚度，諸如在約40Å與約4000Å之間。

第一層212a可為藉由磊晶沉積製程形成的晶體矽層，諸如單晶（single crystalline）矽層、多晶矽層或單晶質（monocrystalline）矽層。替代地，第一層212a可為摻雜矽層，包括p型摻雜矽層或n型摻雜矽層。合適的p型摻雜物包括B摻雜物、Al摻雜物、Ga摻雜物、In摻雜物等等。合適的n型摻雜物包括N摻雜物、P摻雜物、As摻雜物、Sb摻雜物等等。在又一實例中，第一層212a可為第III-V族材料，諸如GaAs層。第二層212b可為含Ge層，諸如SiGe層、Ge層或其他合適的層。替代地，第二層212b可為摻雜矽層，包括p型摻雜矽層或n型摻雜矽層。在又一實例中，第二層212b可為第III-V族材料，諸如GaAs層。在又一實例中，第一層212a可為矽層，並且第二層212b是金屬材料，該金屬材料具有高介電常數材料塗層在金屬材料的外表面上。高介電常數材料的合適實例包括二氧化鉿（HfO₂ ）、二氧化鋯（ZrO₂ ）、氧矽酸鉿（HfSiO₄ ）、氧化鉿鋁（HfAlO）、氧矽酸鋯（ZrSiO₄ ）、二氧化鉭（TaO₂ ）、氧化鋁、鋁摻雜的二氧化鉿、鈦酸鍶鉍（BST）或鈦酸鉑鋯（PZT）等等。在一個特定實施方案中，塗層是二氧化鉿（HfO₂ ）層。

在圖4A中描繪的特定實例中，第一層212a是晶體矽層，諸如單晶矽層、多晶矽層或單晶質矽層。第二層212b是SiGe層。

在一些實例中，硬掩膜層（未示於圖4A中）和/或圖案化的光刻膠層可設置在多材料層212上，以圖案化多材料層212。在圖4A中示出的實例中，已經在先前圖案化製程中圖案化多材料層212，以便在多材料層212中形成開口402，該等開口可稍後具有源極/汲極錨頭形成在其中。

在基板502是晶體矽層並且絕緣層504是氧化矽層的實施方案中，第一層212a可為本徵磊晶矽層，並且第二層212b是SiGe層。在另一實施方案中，第一層212a可為含摻雜矽的層，並且第二層212b可為本徵磊晶矽層。含摻雜矽的層可為p型摻雜物或n型摻雜物，或根據需要為SiGe層。在基板502是Ge或GaAs基板的又一實施方案中，第一層212a可為GeSi層，並且第二層212b可為本徵磊晶Ge層，或反之亦然。在其中基板502是主要具有＜100＞處的晶面的GaAs層的又一實施方案中，第一層212a可為本徵Ge層，並且第二層212b是GaAs層，或反之亦然。應當注意，基板材料以及多材料層212中的第一層212a和第二層212b的選擇可呈利用以上列出的材料的不同組合。

在任選的操作303處，內襯層404可形成在多材料層212的側壁405上，如圖4B2所示。內襯層404可以提供基本上平面（例如，均勻）的表面，該表面允許氧化層稍後以良好的介面黏附和平面度形成在其上。用於形成氧化層的製程將會稍後在操作304處進行描述。因此，在其中多材料層212的側壁405是具有期望直度的基本上平面的實施方式中，可減弱內襯層404，並且在操作304處，可以將氧化層直接形成在多材料層212的側壁405上。

在一個實例中，內襯層404可從可有助於以介面處良好的黏附性將氧化層橋接至多材料層212的側壁405的材料中進行選擇。此外，內襯層404可以具有足夠厚度以從多材料層212的側壁405填充在奈米級粗糙表面中，以便提供基本上平面的表面，該基本上平面的表面允許氧化層稍後以期望水平的平面度和平坦度形成在其上。在一個實例中，內襯層404可以具有在約0.5 nm與約5 nm之間的厚度。

在一個實施方式中，內襯層404是含矽介電層，諸如含氮化矽的層、含碳化矽的層、含氧化矽的層，例如，SiN、SiON、SiC、SiCN、SiOC或氧碳氮化矽或具有摻雜物的矽材料等等。形成在含矽介電層中的摻雜物可以具有相對低的濃度，具有富矽原子的薄膜性質。在一個實例中，內襯層404是氮化矽層或氮氧化矽（SiON），具有在約5Å與約50Å之間的厚度，諸如約10Å。內襯層404可以在PVD、CVD、ALD或其他合適電漿處理腔室中由CVD製程、ALD製程或任何合適沉積技術形成。

在操作304處，在任選的內襯層404形成在多材料層212的側壁405上後，可執行選擇性氧化物沉積以選擇性地將氧化層形成在多材料層212的某些區域上。在其中不執行任選操作303並且內襯層404未形成在基板上的實例中，可直接在基板上執行選擇性氧化物沉積製程，如圖4B1中提及。

由於多材料層212中的第一層212a和第二層212b是由不同材料製成，因此當執行選擇性氧化物沉積製程時，氧化製程可相對於另一材料主要在一種材料上發生。在圖4B1中描繪的實例中，其中第一層212a是矽層並且第二層212b是SiGe層，選擇性氧化製程可主要發生在第二層212b的側壁406上，而非發生在第一層212a上。發生在第二層212b的側壁406上的選擇性氧化製程主要在第二層212b的側壁406上形成氧化層407。認為，SiGe合金具有比主要含矽材料更高的活性。因此，當供應氧原子時，氧原子傾向於以更快反應速率與SiGe合金中的Si原子反應，而非與來自主要含矽材料材料的Si原子反應，由此提供選擇性沉積製程，以便主要在SiGe合金的第二層212b的側壁406上而非在第一層212a上形成氧化層407。最小氧化物殘餘物411可出現在第一層212a的側壁408上。

氧化製程消耗來自第二層212b中的SiGe合金的矽原子，從而將矽原子朝外拉，以與氧原子反應來形成氧化層407。由於Ge原子可以在氧化製程過程中相對較容易活化和移動，因此第二層212b中的矽原子被逐漸地拉出，並與氧原子反應以在側壁406上形成氧化層407。

相比之下，由於第一層212a中的矽原子並不具有Ge原子來作為活性驅動器以便主動將矽原子向外推向允許反應以與氧原子反應的位置，因此第一層212a中的氧化層形成速率顯著低於第二層212b中的氧化層形成速率，由此提供選擇性氧化製程，該選擇性氧化製程主要在第二層212b的側壁406上而非在第一層212a上形成氧化層407。在一個實例中，第二層212b（例如，SiGe層）和第一層212a（例如，矽層）之間的氧化速率的選擇性大於5:1，諸如約6:1和10:1。

在一個實施方案中，選擇性氧化製程可以在合適的電漿處理腔室中執行，包括處理腔室，諸如圖1中描繪的處理腔室100或其他合適的電漿腔室。處理溫度被控制在低溫範圍內，諸如小於1200攝氏度。認為，低溫製程可以提供溫和的熱能來消耗矽原子，並且將矽原子朝向側壁的存在有氧原子的表面推動，以便形成氧化矽407，而不損壞由薄膜堆疊401中的Ge原子形成的晶格結構。藉由此舉，矽原子中的一部分可逐漸轉化成氧化層407，而不形成介面部位或原子空位。在一個實施方案中，製程溫度可實現為在約100攝氏度至約1100攝氏度之間，例如，在200攝氏度至約1000攝氏度之間，諸如在約300攝氏度與約800攝氏度之間。

在一個實施方案中，氧化製程可以在含電漿的環境（諸如去耦電漿氧化或快速熱氧化）、熱環境（諸如火爐）或熱電漿環境（諸如APCVD、SACVD、LPCVD或任何合適的CVD製程）中執行。氧化製程可藉由在處理環境中使用含氧的氣體混合物來執行，以使多材料層212反應。在一個實施方案中，含氧的氣體混合物包括具有或沒有惰性氣體的含氧氣體中的至少一者。含氧氣體的合適實例包括O₂ 、O₃ 、H₂ O、NO₂ 、N₂ O、蒸汽、水汽等等。與處理氣體混合物一起供應的惰性氣體的合適實例包括Ar、He、Kr等等中的至少一者。在示例性實施方式中，在含氧的氣體混合物中供應的含氧氣體是具有在約50 sccm與約1000 sccm之間的流速的O₂ 氣體。

在氧化製程過程中，可調節若干製程參數以控制氧化製程。在一個示例性的實施方案中，製程壓力被調節為在約0.1托與約大氣壓力（例如，760托）之間。在一個實例中，如在操作304處執行的氧化製程被配置成具有相對高的沉積壓力，諸如大於100托的壓力，諸如在約300托與大氣壓力之間。可用於在操作304處執行選擇性氧化製程的合適技術可以根據需要包括去耦電漿氧化製程（DPO）、電漿增強化學氣相沉積製程（PECVD）、低壓化學氣相沉積製程（LPCVD）、亞大氣壓化學氣相沉積製程（SACVD）、大氣壓力化學氣相沉積製程（APCVD）、熱爐製程、氧氣退火製程、電漿浸入製程或任何合適製程。在一個實施方案中，氧化製程可以在紫外（UV）光照射下執行。

在一個實施方案中，氧化製程在期望厚度的氧化層407形成在第二層212b的側壁406上時完成。在一個實例中，氧化層407可以具有在約1 nm與約10 nm之間的厚度。氧化製程總的製程時間可由期望部分的矽原子主要地與氧原子反應以形成期望厚度的氧化層407後的時間模式確定。在一個實例中，基板502經受約5秒至約5分鐘的選擇性氧化製程，此舉取決於第二層212b的氧化速率、氣體的壓力和流速。在示例性實施方案中，基板502暴露於氧化製程達約600秒或更少。

此外，在其中內襯層404形成在多材料層212的側壁405上的實例中，當在操作304處執行選擇性氧化製程時，類似地，氧化層416可僅選擇性地形成在第二層212b的側壁406上，其中內襯層404與之接觸，如圖4B2’所示。如上所論述的，第二層212b中的GeSi合金要比第一層212a中存在的Si材料更具活性。在氧化製程過程中，Ge原子可由來自氧化製程的熱能來活化，從而形成允許將氧原子拉入來與矽原子結合的介面空位。由此，來自選擇性氧化製程的氧原子穿過內襯層404，以與來自第二層212b的矽原子反應，從而在第二層212b的側壁406上形成氧化層416。由於內襯層404在多材料層212的側壁405上提供基本上平面的表面，因而形成在第二層212b中、在內襯層404下方的氧化層416仍可維持側壁405上的基本上為平面的表面，以便根據需要為奈米線結構提供筆直側壁輪廓。在一個實施方式中，內襯層404結合氧化層416可以具有在約3 nm與約15 nm之間的厚度，諸如在約7 nm與約8 nm之間。

在氧化層416、407形成在薄膜堆疊401中後，第一層212a和具有氧化層416、407形成至其底部的第二層212b的多材料層212可用作具有減小的寄生電容和最小裝置洩漏的場效應電晶體（FET）中的奈米線403。

在操作306處，執行溫和的表面清潔製程，以便選擇性地將氧化物殘餘物411（若存在）從薄膜堆疊401去除，而不損壞薄膜堆疊401的表面，如圖4C所示。氧化物殘餘物411可以根據需要由幹法蝕刻製程或濕法蝕刻製程去除。

圖5A描繪了用於水平環繞式閘極（hGAA）結構500中的具有成對的第一層212a和其中形成有氧化層407的第二層212b的多材料層212的示意圖。水平環繞式閘極（hGAA）結構500使用多材料層212作為源極/汲極錨頭508（亦分別示為源極錨頭和汲極錨頭的508a、508b）與閘極結構510之間的奈米線（例如，通道）。如由圓圈514指示的圖5B中的多材料層212的放大圖所示，形成在第二層212b的底部（例如，或端部）的氧化層407（或如先前在圖4B2’中示出的氧化層416）可有助於管理其中第二層212b與閘極結構510和/或源極/汲極錨頭508a、508b接觸的介面，以便減小寄生電容並維持最小裝置洩漏。

因此，提供用於形成水平環繞式閘極（hGAA）結構的具有減小的寄生電容和最小裝置洩漏的奈米線結構的方法。該等方法利用選擇性氧化製程來選擇性地將氧化層形成在來自多材料層的某些類型材料上，以便形成在介面處具有減小的寄生電容和最小裝置洩漏的奈米線結構，它可稍後用於形成水平環繞式閘極（hGAA）結構。因此，可以獲得具有期望類型材料和裝置電學效能的水平環繞式閘極（hGAA）結構，尤其對於水平環繞式閘極場效應電晶體（hGAA FET）中的應用。

儘管上述內容針對本發明的實施方式，但可在不背離本發明的基本範圍的情況下設計本發明的其他以及另外實施方式，並且本發明的範圍是由隨附請求項書決定。

100‧‧‧處理腔室 101‧‧‧側部 102‧‧‧真空泵 106‧‧‧電源 110‧‧‧控制器 112‧‧‧中央處理單元（CPU） 114‧‧‧支撐電路 116‧‧‧記憶體 118‧‧‧信號匯流排 120‧‧‧噴淋頭 122‧‧‧底壁 124‧‧‧頂部 126‧‧‧內部容積 128‧‧‧孔隙 130‧‧‧氣體面板 132‧‧‧處理系統 138‧‧‧匹配網路 140‧‧‧RF功率源 150‧‧‧支撐基座 152‧‧‧水蒸氣產生（WVG）系統 170‧‧‧嵌入式加熱器元件 172‧‧‧溫度感測器 190‧‧‧基板 191‧‧‧表面 200‧‧‧系統 202‧‧‧前部平臺 206‧‧‧串接處理腔室 209‧‧‧裝載鎖定腔室 211‧‧‧傳送腔室 212‧‧‧多材料層 212‧‧‧多材料層 213‧‧‧處理器 214‧‧‧FOUP 244‧‧‧中央處理單元（CPU） 218‧‧‧基板盒 240‧‧‧控制器 242‧‧‧記憶體 246‧‧‧支撐電路 300‧‧‧方法 302‧‧‧操作步驟 303‧‧‧操作步驟 304‧‧‧操作步驟 306‧‧‧操作步驟 401‧‧‧薄膜堆疊 403‧‧‧奈米線 404‧‧‧內襯層 405‧‧‧側壁 406‧‧‧側壁 407‧‧‧氧化層 408‧‧‧側壁 411‧‧‧氧化物殘餘物 416‧‧‧氧化層 500‧‧‧水平環繞式閘極（hGAA）結構 502‧‧‧基板 504‧‧‧絕緣層 508‧‧‧源極/汲極錨頭 508a‧‧‧源極/汲極錨頭 508b‧‧‧源極/汲極錨頭 510‧‧‧閘極結構 514‧‧‧圓圈

為了能夠詳細理解本發明的上述特徵的方式，可藉由參照實施方式對上文所簡要概述的本發明進行更具體的描述，一些實施方式在附圖中示出。然而，應當注意，附圖僅僅示出本發明的典型實施方式，並且因此不應視為限制本發明的範圍，因為本發明可允許其他等效實施方式。

圖1描繪了可被用於在基板上執行沉積製程的電漿處理腔室；

圖2描繪了可包括將被併入其中的圖1的電漿處理腔室的處理系統；

圖3描繪了用於製造形成在基板上的奈米線結構的方法的流程圖；

圖4A-4C描繪了用於在圖3的製造製程期間用期望材料形成奈米線結構的序列的一個實例的截面圖；以及

圖5A-5B描繪了水平環繞式閘極（hGAA）結構的實例的示意圖。

為了促進理解，已在可能的地方使用相同元件符號來指定各圖所公用的相同元件。應構想到，一個實施方式的要素和特徵可有利地併入其他實施方式，而無需進一步敘述。

然而，應當注意，附圖僅僅示出本發明的示例性實施方式，並且因此不應視為限制本發明的範圍，因為本發明可允許其他等效實施方式。

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212‧‧‧多材料層

406‧‧‧側壁

407‧‧‧氧化層

408‧‧‧側壁

500‧‧‧水平環繞式閘極(hGAA)結構

502‧‧‧基板

504‧‧‧絕緣層

508‧‧‧源極/汲極錨頭

508a‧‧‧源極/汲極錨頭

508b‧‧‧源極/汲極錨頭

510‧‧‧閘極結構

Claims

一種將奈米線結構形成在基板上的方法，該方法包括以下步驟：將含氧的氣體混合物供應到處理腔室中的基板上的多材料層，其中該多材料層包括重複的第一層和第二層對，該第一層和該第二層具有分別經由該多材料層中限定的開口而暴露的第一組側壁和第二組側壁；選擇性地將氧化層形成在該第二層中的該第二組側壁上；以及使用該多材料層中限定的該等開口形成水平環繞式閘極(hGAA)結構。
根據請求項1所述的方法，其中供應該含氧的氣體混合物之步驟進一步包括以下步驟：在將該含氧氣體供應到該基板之前，將內襯層形成在該第一層和該第二層的該第一組側壁和該第二組側壁上。
根據請求項2所述的方法，其中該內襯層是氮化矽、氮氧化矽、碳氧化矽、碳氮化矽或氮碳氧化矽或具有摻雜物的矽材料。
根據請求項2所述的方法，其中該內襯層由ALD製程製造。
根據請求項2所述的方法，其中該內襯層具有約0.5nm與約5nm之間的厚度。
根據請求項2所述的方法，其中該內襯層具有基本上平行於該氧化層的基本上平面的表面。
根據請求項1所述的方法，其中含氧的氣體混合物包括選自由O₂、O₃、H₂O、NO₂、N₂O、蒸汽或水汽組成的群組中的至少一種含氧氣體。
根據請求項1所述的方法，其中該多材料層中的該第一層是本徵矽層，並且該多材料層中的該第二層是SiGe層，同時該基板是矽基板。
根據請求項1所述的方法，其中供應該含氧的氣體混合物之步驟進一步包括以下步驟：執行去耦電漿製程，以將該氧化層形成在該第二層中的該第二組側壁上。
根據請求項1所述的方法，進一步包括以下步驟：執行清潔製程以將氧化物殘餘物從該基板去除。
根據請求項1所述的方法，其中該多材料層包括至少四個重複對。
根據請求項1所述的方法，其中該氧化層具有約1nm與約10nm之間的厚度。
根據請求項1所述的方法，其中供應該含氧的氣體混合物之步驟進一步包括以下步驟：維持基板溫度在約200攝氏度與約1000攝氏度之間。
根據請求項1所述的方法，其中藉由紫外(UV)光照射製程來選擇性地形成該氧化層。
一種將奈米線結構形成在基板上的方法，該方法包括以下步驟：主要將氧化層形成在基板上設置的多材料層的一部分上，其中該多材料層包括重複的第一層和第二層對，該第一層和該第二層具有分別經由該多材料層中限定的開口而暴露的第一組側壁和第二組側壁，其中選擇性地將該氧化層形成在該第二層中的該第二組側壁上，其中該多材料層被用於在水平環繞式閘極(hGAA)結構中形成奈米線或者通道。
根據請求項15所述的方法，其中該多材料層中的該第一層是本徵矽層，並且該多材料層中的該第二層是SiGe層，同時該基板是矽基板。
根據請求項15所述的方法，進一步包括以下步驟：在形成該氧化層之前，將內襯層形成在該第一層和該第二層的該第一組側壁和該第二組側壁上。
一種將奈米線結構形成在基板上的方法，該方法包括以下步驟：主要將氧化層形成在基板上設置的多材料層的一部分上，其中該多材料層包括重複的矽層和SiGe層對，該矽層和該SiGe層具有分別經由該多材料層中限定的開口而暴露的第一組側壁和第二組側壁，其中該氧化層被選擇性地形成在其上的該部分位於該SiGe層中的該第二組側壁上。