JP2011517004A - 未プログラムｏｔｐメモリアレイ用のテスト回路 - Google Patents

Abstract

【課題】ワード線およびビット線接続部、列デコーダ、ワード線ドライバ、正確な復号化、感知、および多重化が正常に動作することを保証するために、未プログラムＯＴＰメモリをテストするための回路を提供する。
【解決手段】ＯＴＰテストシステムには、列テスト回路および行テスト回路の一方または両方が含まれる。列テスト回路は、テストワード線の活性化に応じて、読み出し動作中にプログラム済みＯＴＰメモリセルによって供給される電圧レベルと同様の電圧レベルに全てのビット線を充電する。ビット線電圧は、感知することができ、それによって、列復号化および感知増幅器回路のテストを可能にする。行テスト回路は、ＯＴＰメモリアレイにおけるワード線の活性化に応じて、読み出し動作中にプログラム済みＯＴＰメモリセルによって供給される電圧レベルと同様の電圧レベルにテストビット線を充電する。このテストビット線電圧は、感知することができ、それによって、行復号化およびドライバ回路のテストを可能にする。
【選択図】図８

Description

関連出願の相互参照
本出願は、２００８年４月３日出願の米国仮特許出願第６１／０４２，０５２号の優先権の利益を主張し、その出願は、その全体において参照により本明細書に援用される。

発明の分野
本発明は、一般に不揮発性メモリに関する。特に、本発明は、一回限りプログラム可能（ＯＴＰ）メモリに関する。

発明の背景
アンチヒューズメモリは、一種の一回限りプログラム可能（ＯＴＰ：ｏｎｅ−ｔｉｍｅｐｒｏｇｒａｍｍａｂｌｅ）メモリであり、ＯＴＰメモリ（ワンタイムプログラマブルメモリ）では、デバイスは、データを用いて一度（電気的に）永久にプログラムすることができる。このデータは、特定の用途のためにエンドユーザによってプログラムされる。使用可能ないくつかのタイプのＯＴＰメモリセルがある。ＯＴＰメモリは、どんなデータでもプログラムできるので、ある程度の柔軟性をユーザにもたらす。

アンチヒューズメモリは、ＲＦ−ＩＤタグを含む全ての一回限りプログラム可能な用途で用いることができる。ＲＦ−ＩＤタグ付け用途は、産業界、例えば、特に販売、セキュリティ、輸送、物流および軍事用途において、ますます受け入れられつつある。単純で完全なＣＭＯＳ互換性のアンチヒューズメモリによって、集積回路の製造およびテストプロセスへのＲＦ−ＩＤタグ概念の適用が可能になる。したがって、ＩＣ製造の生産性は、プリント回路基板組み立て中と同様にＩＣ製造およびパッケージング中に、全てのウエハおよび／またはウエハ上の全てのダイにおいてＲＦ通信インタフェースと組み合わせてアンチヒューズメモリを利用し、非接触プログラミングおよびチップ特有またはウエハ特有情報の読み出しを可能にすることによって、向上させることができる。

図１は、周知のアンチヒューズメモリセルの回路図であり、一方で図２および図３は、図１に示されたアンチヒューズメモリセルの平面図および断面図をそれぞれ示す。図１のアンチヒューズメモリセルには、ビット線ＢＬをアンチヒューズデバイス１２の底部プレートに結合するためのパストランジスタまたはアクセストランジスタ１０が含まれる。アンチヒューズデバイス１２は、ゲート絶縁破壊に基づいたアンチヒューズデバイスと見なされる。ワード線ＷＬが、アクセストランジスタ１０のゲートに結合されて、それをオンにし、セルプレート電圧Ｖｃｐが、アンチヒューズデバイス１２をプログラムするためにアンチヒューズデバイス１２の上部プレートに結合される。

アクセストランジスタ１０およびアンチヒューズデバイス１２のレイアウトが非常に簡単で単純であることが、図２および図３から見て取れる。アクセストランジスタ１０のゲート１４およびアンチヒューズデバイス１２の上部プレート１６は、ポリシリコンの同じ層で構成され、活性領域１８を横断して延びる。各ポリシリコン層の下の活性領域１８には、ポリシリコンを下の活性領域から電気的に絶縁するための、ゲート誘電体としてもまた周知の、薄いゲート酸化物２０が形成される。ゲート１４の両側に拡散領域２２および２４があり、拡散領域２４は、ビット線に結合される。図示しなかったが、当業者は、側壁スペーサ形成、ライトドープ拡散（ＬＤＤ）および拡散、ならびにゲートケイ素化などの標準ＣＭＯＳ処理を適用できることが理解されよう。従来の単一トランジスタおよびコンデンサセル構成が、広く用いられているが、トランジスタだけのアンチヒューズセルが、高密度用途用に達成可能な、半導体アレイエリアの節約ゆえに、さらに望ましい。かかるトランジスタだけのアンチヒューズは、信頼できる一方で、低コストのＣＭＯＳプロセスを用いて製造するのが簡単でなければならない。

図４ａは、任意の標準ＣＭＯＳプロセスで作製できるアンチヒューズトランジスタの断面図を示す。このアンチヒューズトランジスタおよびその変形が、２００５年１０月２１日出願の、共同所有される米国特許出願第１０／５５３，８７３号、および２００７年６月１３日出願の、共同所有される米国特許出願第１１／７６２，５５２号に開示され、これら出願の内容が、参照により援用される。現在示す例において、アンチヒューズトランジスタは、単純な厚いゲート酸化物、または１つの浮遊拡散端子を備えた入力／出力ＭＯＳトランジスタとほぼ同一である。スプリットチャネルコンデンサまたはハーフトランジスタとも呼ばれる、開示のアンチヒューズトランジスタは、ポリシリコンゲートと基板との間のヒューズリンクが、デバイスの特定領域に予想通りに局所化され得るように、確実にプログラムすることができる。図４ａの断面図は、デバイスのチャネル長さに沿ったものである。チャネルは、一般に、上に重なるポリシリコンゲートの下のエリアであり、それぞれの拡散領域に隣接するポリシリコンゲートのエッジによって画定された長さを有すると理解される。

アンチヒューズセル３０には、基板チャネル領域３４上に形成された可変厚ゲート酸化物３２、ポリシリコンゲート３６、側壁スペーサ３８、フィールド酸化物領域４０、拡散領域４２、および拡散領域４２におけるＬＤＤ領域４４が含まれる。ビット線コンタクト４６が、拡散領域４２と電気的に接触して示されている。可変厚ゲート酸化物は、厚いゲート酸化物３２および薄いゲート酸化物３３からなり、チャネル長さの一部が厚いゲート酸化物によって被覆され、かつチャネル長さの残りの部分が薄いゲート酸化物によって被覆されるようにする。一般に、薄いゲート酸化物は、酸化物破壊が発生し得る領域である。他方で拡散領域４２と接触する厚いゲート酸化物エッジは、ゲート酸化物破壊が防止され、かつゲート３６と拡散領域４２との間の電流が、プログラム済みアンチヒューズトランジスタ用に流れることになるアクセスエッジを画定する。厚い酸化物部分がチャネル領域の中へ延びる距離が、マスクグレードに依存する一方で、厚い酸化物部分は、同じチップ上に形成された高電圧トランジスタの最小長さと少なくとも同じくらいの長さで形成されるのが好ましい。

この例において、拡散領域４２は、ビット線コンタクト４６を介してビット線に、またはポリシリコンゲート３６からの電流を感知するための他の線に接続され、かつ、プログラミング電圧または電流を収容するようにドープすることができる。この拡散領域４２は、可変厚ゲート酸化物の厚い酸化物部分に隣接して形成される。アンチヒューズセル３０のエッジを高電圧ダメージまたは電流漏れからさらに保護するために、サリサイド保護酸化物としてもまた周知の抵抗器保護酸化物（ＲＰＯ）を作製プロセス中に導入して、金属粒子を側壁スペーサ３８のエッジからさらに離間することができる。このＲＰＯは、拡散領域４２の一部およびポリシリコンゲート３６の一部のみサリサイド化させないようにするために、サリサイド化プロセス中に用いられるのが好ましい。サリサイド化されたトランジスタがより高い漏れ、したがってより低いブレークダウン電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）を有することがよく知られている。したがって、非サリサイド化拡散領域４２を有することによって、漏れが低減される。拡散領域４２は、低電圧トランジスタもしくは高電圧トランジスタ、または同一もしくは異なる拡散プロファイルに帰着する２つの組み合わせ用にドープすることができる。

アンチヒューズセル３０の簡略平面図が、図４ｂに示されている。ビット線コンタクト４６は、図４ａの対応する断面図に対してこの平面図を配向するための視覚参照ポイントとして用いることができる。活性領域４８は、チャネル領域３４および拡散領域４２が形成されるデバイスの領域であり、これは、作製プロセス中にＯＤマスクによって画定される。破線の輪郭線５０は、厚いゲート酸化物が作製プロセス中にＯＤ２マスクを介して形成されることになるエリアを画定する。より具体的には、破線の輪郭線５０で囲まれたエリアは、厚い酸化物が形成されることになる領域を示している。ＯＤは、単に、酸化物が形成されることになる基板上の領域を画定するために、ＣＭＯＳプロセス中に使用される酸化物画定マスクを指し、ＯＤ２は、第１の酸化物画定マスクとは異なる第２の酸化物画定マスクを指す。本発明の実施形態によれば、活性領域４８のエッジおよびＯＤ２マスクの最も右のエッジによって境界を設定される薄いゲート酸化物エリアは、最小化される。現在示す実施形態において、このエリアは、最も右のＯＤ２マスクエッジを活性領域４８の平行エッジに向かってシフトすることによって、最小化することができる。参照により内容を援用した、２００７年６月１３日出願の、共同所有される米国特許出願第１１／７６２，５５２号は、不揮発性メモリアレイにおいて使用できる代替の単一トランジスタアンチヒューズメモリセルを説明している。

図５は、本発明の実施形態による単一トランジスタアンチヒューズメモリセルメモリアレイの平面図レイアウトである。本例において、４つのワード線および４つのビット線だけが示されている。メモリアレイ６０における各単一トランジスタアンチヒューズセル３０は、１つのポリシリコンゲート６２を有し、かつ図４ａおよび４ｂのアンチヒューズセル３０と同じ構造を有する。メモリアレイ６０において、各アンチヒューズメモリセルのポリシリコンゲート６２を形成するポリシリコン線は、行の全てのアンチヒューズメモリセルに共通である。メモリアレイ６０は、１６のアンチヒューズメモリセルを含むように示され、４つが、第１の行６４、第２の行６６、第３の行６８および第４の行７０のそれぞれに配列される。ワード線ＷＬｉ、ＷＬｉ＋１、ＷＬｉ＋２およびＷＬｉ＋３が、行６４、６６、６８および７０のポリシリコンゲート６２にそれぞれ接続される。破線の輪郭線７２は、作製プロセス中に厚いゲート酸化物画定マスクを介して厚いゲート酸化物が形成されることになる、メモリアレイにおけるエリアを画定する。図５に示す構成において、行６４および６６からのメモリセルの各ペアは、共通拡散領域７４および共通ビット線コンタクト７６を共有する。各ビット線コンタクトは、ビット線ＢＬｎ、ＢＬｎ＋１、ＢＬｎ＋２およびＢＬｎ＋３などの異なるビット線に接続される。プリチャージ回路７８、ならびに列デコーダおよび感知増幅器回路ブロック８０が、ビット線のそれぞれに接続される。プリチャージ回路７８は、読み出し動作用の所定の電圧に全てのビット線をプリチャージする役割があり、一方で列デコーダおよび感知増幅器回路ブロック８０には、１つの感知増幅器を１つまたは複数のビット線と共有するための多重化装置が含まれる。図５のアーキテクチャを用いるメモリアレイの実際のレイアウトは、列デコーダおよび感知増幅器回路ブロック８０と反対側のビット線の一端に、または列デコーダおよび感知増幅器回路ブロック８０に隣接もしくは統合して、プリチャージ回路７８を配置させることができる。

ここで、図４ａおよび４ｂのアンチヒューズセル３０、ならびに図５のメモリアレイ６０を参照して、プログラム動作および読み出し動作の概観を論じる。一般に、アンチヒューズトランジスタは、好ましくは、薄い／厚いゲート酸化物境界、および薄いゲート酸化物／ソース拡散エッジのいずれかでゲート酸化物を破壊することによってプログラムされる。これは、プログラムされるセルのゲートとチャネルとの間に十分に大きい電圧差を印加し、かつ存在していれば他の全てのセルに実質的により小さい電圧差を印加することによって、達成される。したがって、ひとたび永久導電性リンクが形成されると、ポリシリコンゲートに印加された電流が、このリンクおよびチャネルを通って拡散領域へ流れることになり、この電流は、従来の感知増幅器回路によって感知することができる。本例において、アンチヒューズセル３０のプログラミングは、選択されたビット線を０Ｖに接地し、かつ他の回路に供給されるＶＤＤ電圧源より典型的には大きなプログラミング電圧レベル（ＶＰＰ）に、選択された行を駆動することによって、達成される。これらの条件下では、薄いゲート酸化物３３は、チャネル領域３４とワード線との間に形成された大きな電界が存在する状態で破壊するように意図されており、それによって、チャネル領域３４とポリシリコンゲート３６との間に導電性接続部を生成する。この導電性接続部は、導電性リンクまたはアンチヒューズと呼ぶことができる。例えば、図５において、ＢＬｎが接地され、かつＷＬｉがＶＰＰに駆動されるように選択された場合には、ＢＬｎおよびＷＬｉの交点のアンチヒューズセル３０は、その導電性リンクがひとたび形成されると、プログラムされることになる。したがって、ＷＬｉに接続されたどのアンチヒューズトランジスタも、その対応するビット線が接地されると、プログラムすることができる。他方では、ＷＬｉに接続されたどのアンチヒューズトランジスタのプログラミングの防止も、これらのトランジスタに接続されたビット線をＶＤＤにバイアスすることによって行われる。低減された電界は、導電性リンクが形成されるには不十分である。

形成された導電性リンクでプログラム済みまたは未プログラムアンチヒューズトランジスタを読み出すために、全てのビット線は、ＶＳＳにプリチャージされ、その後、選択されたワード線がＶＤＤに駆動される。導電性リンクを有するどのプログラム済みアンチヒューズトランジスタも、そのＶＤＤに駆動されたワード線を通し導電性リンクを介して、その対応するビット線をＶＤＤに駆動する。その後、増加したビット線電圧を感知することができる。導電性リンクを備えていない、どの未プログラムアンチヒューズトランジスタも、その対応するビット線に影響を及ぼさない。これは、このトランジスタが、ＶＳＳプリチャージレベルのままであることを意味する。

ＯＴＰメモリが、メーカでもベンダでもなく、最終顧客によってプログラムされることを当業者は理解されたい。したがって、最終顧客による使用の前に、提供されるＯＴＰメモリが正常に動作するようにテストされたという、何らかの証明が、メーカによって提供されるべきである。より具体的には、メーカは、ＯＴＰメモリの回路が、正常に機能すると認可すべきである。欠陥セルは、周知の冗長技術を用いて、エンドユーザによるプログラミングの不成功の後でセルの余分な行または列と取り替えることができる。特に、このテストは、行デコーダおよび列デコーダなどの作製された回路が、設計されたように機能すること、ならびにワード線およびビット線の形成中の製造欠陥がないことを保証すべきである。

前述のＯＴＰメモリデバイスの機能性をテストすることは、困難である。なぜなら、ビット線が、未プログラムセルの電圧レベルに対応する電圧レベルにプリチャージされ、ワード線を読み出し電圧に駆動することは、セルがプログラムされていないときには、どんな影響も及ぼさないからである。説明したＯＴＰメモリデバイスに関して、ビット線は、プログラム済みＯＴＰメモリセルが活性化された場合にだけ、ＶＤＤへ向けて上昇する。

したがって、ＯＴＰメモリセルのいずれもプログラムせずに、未プログラムＯＴＰメモリアレイをテストするための回路を提供することが望ましい。

発明の概要
本発明の目的は、既存のＯＴＰテスト方法およびシステムの少なくとも１つの不都合を防止または軽減することである。

第１の態様において、本発明は、一回限りプログラム可能（ＯＴＰ）メモリを提供する。ＯＴＰメモリには、メモリアレイ、復号化回路、テスト回路および感知回路が含まれる。メモリアレイには、未プログラムＯＴＰセルが含まれる一方で、復号化回路は、メモリアレイの第１の端部に位置する。テスト回路は、テスト動作中に、活性化されたワード線に応じて、少なくとも１つのビット線を第１の電圧へ結合するために、メモリアレイの第２の反対側端部に位置する。少なくとも１つのビット線は、通常の読み出し動作中に第２の電圧にプリチャージされる。感知回路は、少なくとも１つのビット線の電圧を感知する。本態様の一実施形態によれば、少なくとも１つのビット線の第１の電圧は、プログラム済みＯＴＰセルによって供給される読み出し電圧に対応する。

別の実施形態において、テスト回路は、未プログラムＯＴＰセルに接続された複数のビット線を第１の電圧に結合し、復号化回路は、複数のビット線に接続された列回路を含む。この実施形態において、テスト回路には、活性化されたワード線によって自身のゲート端子が形成されたテストセルの行が含まれ、テストセルのそれぞれは、複数のビット線の１つに接続される。テストセルのそれぞれは、活性化されたワード線に応じて、第１の電圧を対応するビット線に結合するようにマスクプログラムされる。あるいは、テストセルのそれぞれは、構造およびレイアウトにおいて、未プログラムＯＴＰセルの１つと同一であり、かつ活性化されたワード線の第１の電圧を対応するビット線に結合するようにプログラム可能である。未プログラムＯＴＰセルおよびテストセルは、同一のレイアウトを有する単一トランジスタアンチヒューズセル、または同一のレイアウトを有する２トランジスタアンチヒューズセルとすることができる。

本態様のさらに別の実施形態において、復号化回路には、複数のワード線に接続された行回路が含まれるが、活性化されたワード線は複数のワード線の１つであり、複数のワード線は、未プログラムＯＴＰセルの行に接続される。本実施形態において、テスト回路には、複数のワード線によって自身のゲート端子が形成されたテストセルの列が含まれ、テストセルのそれぞれは、少なくとも１つのビット線に接続される。テストセルのそれぞれは、活性化されたワード線に応じて、第１の電圧を少なくとも１つのビット線に結合するようにマスクプログラムされ得る。あるいは、テストセルのそれぞれは、構造およびレイアウトにおいて、未プログラムＯＴＰセルの１つと同一であり、かつ活性化されたワード線の第１の電圧を対応するビット線に結合するようにプログラム可能である。さらに、感知回路は、少なくとも１つのビット線の第１の電圧を感知するための専用テスト感知増幅器であり、テスト回路には、未プログラムＯＴＰセルの列に接続されたビット線に少なくとも１つのビット線を選択的に接続するためのテスト結合デバイスが含まれる。

第２の態様において、本発明は、一回限りプログラム可能（ＯＴＰ）メモリを提供する。ＯＴＰメモリには、メモリアレイ、行テスト回路、列テスト回路および感知回路が含まれる。メモリアレイは、ワード線およびビット線に接続された未プログラムＯＴＰセルを有する。行テスト回路は、ワード線の１つの活性化に応じて、テストビット線を第１の電圧に充電するためにワード線に接続される。列テスト回路は、テスト動作中に、テストワード線の活性化に応じて、ビット線を第１の電圧に結合するが、ビット線は、通常の読み出し動作中に第２の電圧にプリチャージされる。感知回路は、ビット線およびテストビット線の電圧を感知する。第２の態様の実施形態に従って、行テスト回路は、ワード線の第１の端部に接続され、ワード線を駆動するための行回路は、ワード線の第１の端部と反対側の、第２の端部に接続される。行テスト回路には、ワード線によって自身のゲート端子が形成された行テストセルの列が含まれ、行テストセルのそれぞれは、テストビット線に接続される。列テスト回路は、ビット線の第１の端部に接続され、列回路は、ビット線の第１の端部と反対側の、第２の端部に接続される。列テスト回路は、ビット線に接続された列テストセルの行を含み、かつそれらのゲートをテストワード線によって形成する。行テストセルおよび列テストセルには、第１の電圧に接続された第１の拡散領域と、ビット線の１つおよびテストビット線に接続された第２の拡散領域と、を有するマスクプログラム可能セルが含まれる。

第３の態様において、本発明は、未プログラム一回限りプログラム可能（ＯＴＰ）メモリアレイをテストするための方法を提供する。方法には、テスト回路を活性化するステップおよび少なくとも１つのビット線を感知するステップが含まれる。活性化するステップには、少なくとも１つのビット線を第１の電圧レベルに結合するステップが含まれるが、この少なくとも１つのビット線は、通常の読み出し動作中に第２の電圧レベルにプリチャージされる。感知するステップには、電圧レベルの存在および欠如の１つに対応する論理状態を提供するステップが含まれる。第３の態様の実施形態によれば、活性化するステップには、プログラム済みテストメモリセルの行に結合されたワード線を駆動するステップが含まれるが、プログラム済みテストメモリセルは、複数のビット線を第１の電圧レベルに結合する。方法には、列アドレスを繰り返し変更し、複数のビット線の異なるビット線を感知するさらなるステップを含むことができる。プログラム済みテストメモリセルには、マスクプログラムされたメモリセルを含むことができる。活性化するステップの前に、未プログラムＯＴＰメモリセルが、プログラム済みテストメモリセルになるようにプログラムされる。

第３の態様の別の実施形態において、少なくとも１つのビット線には、プログラム済みテストメモリセルの列に接続されたテストビット線が含まれ、活性化するステップには、テストビット線を第１の電圧レベルに結合するために、プログラム済みテストメモリセルの１つに結合されたワード線を駆動するステップが含まれる。この実施形態には、さらに、感知するステップの後で、テストビット線を第２の電圧レベルにプリチャージするステップと、プログラム済みテストメモリセルの別の１つに結合された別のワード線を駆動するために行アドレスを変更するステップと、が含まれる。プログラム済みテストメモリセルには、マスクプログラムされたメモリセルを含むことができるか、または活性化するステップの前に、未プログラムＯＴＰメモリセルが、プログラム済みテストメモリセルになるようにプログラムされる。

本発明の他の態様および特徴は、添付の図面と共に本発明の特定の実施形態の以下の説明を検討することによって、当業者には明らかになろう。

ここで、本発明の実施形態を、添付の図面を参照して、単に例として説明する。

ＤＲＡＭ型アンチヒューズセルの回路図である。 図１のＤＲＡＭ型アンチヒューズセルの平面レイアウトである。 線Ａ−Ａに沿った、図２のＤＲＡＭ型アンチヒューズセルの断面図である。 可変厚ゲート酸化物アンチヒューズトランジスタの断面図である。 図４ａの可変厚ゲート酸化物アンチヒューズトランジスタの平面レイアウトである。 図４ａの可変厚ゲート酸化物メモリセルを用いた単一トランジスタアンチヒューズメモリアレイの平面図である。 本発明の実施形態によるＯＴＰメモリデバイスのブロック図である。 本発明の実施形態による、行テスト回路および列テスト回路を備えた単一トランジスタアンチヒューズメモリアレイの平面図である。 図７の単一トランジスタアンチヒューズメモリアレイの回路図である。 本発明の代替実施形態による、行テスト回路および列テスト回路を備えた単一トランジスタアンチヒューズメモリアレイの平面図である。 図９の単一トランジスタアンチヒューズメモリアレイの回路図である。 行テスト回路および列テスト回路を用いてＯＴＰメモリアレイをテストするための方法を示すフローチャートである。 本発明の代替実施形態による、行テスト回路および列テスト回路を備えた２トランジスタアンチヒューズメモリアレイの平面図である。

詳細な説明
一般に、本発明は、ワード線およびビット線接続部、列デコーダ、ワード線ドライバ、正確な復号化、感知、および多重化が正常に動作することを保証するために、未プログラムＯＴＰメモリをテストする方法およびシステムを提供する。ＯＴＰテストシステムには、列テスト回路および行テスト回路の一方または両方が含まれる。列テスト回路は、テストワード線の活性化に応じて、読み出し動作中にプログラム済みＯＴＰメモリセルによって供給される電圧レベルと同様の電圧レベルに全てのビット線を結合する。ビット線電圧は、感知することができ、それによって、列復号化および感知増幅器回路のテストを可能にする。行テスト回路は、ＯＴＰメモリアレイにおけるワード線の活性化に応じて、読み出し動作中にプログラム済みＯＴＰメモリセルによって供給される電圧レベルと同様の電圧レベルにテストビット線を結合する。テストビット線の電圧は、感知することができ、それによって、行復号化およびドライバ回路のテストを可能にする。したがって、ワード線およびビット線などの信号線の連続性は、これらの信号線を駆動するための論理が依存できるときに、テストすることができる。

図６は、本発明の実施形態を示すブロック図である。ＯＴＰメモリデバイス１００には、ワード線およびビット線に接続されたＯＴＰメモリセルからなるＯＴＰメモリアレイ１０２が含まれるが、ＯＴＰメモリアレイ１０２内で、ワード線は水平に延び、ビット線は垂直に延びる。ワード線の第１の端部に接続されるのは、例えば行デコーダおよび行ドライバなどの行関連回路を含む行回路ブロック１０４である。ビット線の第１の端部に接続されるのは、例えば列デコーダおよび感知増幅器などの列関連回路を含む列回路ブロック１０６である。ワード線の第２の反対側端部に接続されるのは、行回路の機能性および各ワード線の物理的状態をテストするために用いられる行テスト回路ブロック１０８である。ビット線の第２の反対側端部に接続されるのは、列回路の機能性および各ビット線の物理的状態をテストするために用いられる列テスト回路ブロック１１０である。メモリアレイおよび関連するメモリアレイ回路だけが、ＯＴＰメモリデバイス１００用に示されていることが注目されるが、当業者は、正常な動作を可能にするために必要とされる他の回路および論理があることを理解されよう。行テスト回路１０８および列テスト回路１１０の物理的配置によって、ワード線およびビット線の物理的完全性または連続性のテストが可能になる。回路エリアオーバーヘッドを最小化するために、行テスト回路１０８および列テスト回路１１０は、ＯＴＰメモリアレイ１０２のメモリセルと同じ物理的レイアウトおよびほぼ同じ構造を有するメモリセルとして形成される。したがって、これらのテストセルは、ＯＴＰメモリアレイメモリセルの電気的挙動をエミュレートする。一実施形態による行テスト回路１０８および列テスト回路１１０のさらなる詳細が、図７に示されている。

図７は、図６のＯＴＰメモリデバイス１００の例示的な実施形態を示す平面トランジスタレベルレイアウトである。特に、ＯＴＰメモリアレイ１０２、行テスト回路１０８および列テスト回路１１０のトランジスタレベルの例が示され、一方で列回路ブロック１０６は、プリチャージ回路、列デコーダおよび感知増幅器などの周知の列回路を表す。行回路ブロック１０４は図７に示されていないが、当業者は、かかる回路が当該技術分野において周知であることを理解されよう。図７に示す全てのトランジスタは、ｎチャネルトランジスタである。ＯＴＰメモリアレイ１０２は、図４ａ、４ｂおよび図５に図示し説明した単一トランジスタアンチヒューズメモリセルなどのアンチヒューズセル３０のアレイである。本例において、ＯＴＰメモリアレイ１０２用には、４つのワード線ＷＬｉ〜ＷＬｉ＋３および４つのビット線ＢＬｎ〜ＢＬｎ＋３だけが示されている。ここで、これらのワード線およびビット線は、通常のワード線および通常のビット線と呼ばれる。単一トランジスタアンチヒューズメモリセルの特徴は前に説明しており、したがって、本実施形態のために再び説明することはしない。

列テスト回路１１０は、通常のビット線の第１の端部と反対側の、第２の端部に接続されるが、この第１の端部は、列回路ブロック１０６に接続される。この配置の目的は、ビット線長さ全体の物理的完全性をテストすることである。列テスト回路１１０には、マスクプログラム読み出し専用メモリ（ＭＲＯＭ）セルなどの列テストセルの行が含まれるが、この場合に、ＭＲＯＭセル対通常のビット線の比率は、１対１である。図７に示すように、ＭＲＯＭセル２００、２０２、２０４および２０６は、テストワード線ＷＬ＿ｔｅｓｔに対応するポリシリコンゲートを有するが、ＭＲＯＭセルのそれぞれは、ビット線コンタクトを介して対応する通常のビット線に接続されたドレイン端子２０８、および電圧源ＶＤＤに接続されたソース端子２１０を有する。本実施形態によれば、各ＭＲＯＭセルは、それらが可変厚ゲート酸化物を有していないことを除き、構造においてアンチヒューズトランジスタデバイスに類似し、同じプロセスステップにさらされる。図７の例において、ＯＴＰメモリアレイ１０２における厚いゲート酸化物画定マスク７２と同一の厚いゲート酸化物画定マスク２１２が、ＷＬ＿ｔｅｓｔのポリシリコンゲートの下のチャネル領域上に厚いゲート酸化物を画定するために用いられる。換言すれば、ＭＲＯＭセル２００、２０２、２０４および２０６は、ＯＴＰメモリデバイス１００と同じ基板上に形成された中核論理トランジスタ（ｃｏｒｅ ｌｏｇｉｃ ｔｒａｎｓｉｓｔｏｒ）またはＩ／Ｏトランジスタのいずれかと同様に機能する。

動作において、ＭＲＯＭセルのそれぞれは、ＷＬ＿ｔｅｓｔがＶＤＤまたはＶＲＥＦなどの正の電圧レベルに活性化または駆動されるのに応じて、その対応する通常のビット線をほぼＶＤＤ−Ｖｔｎ（Ｖｔｎは、ｎチャネルトランジスタの閾値電圧である）に充電する。列復号化論理における欠陥、または列テスト回路１１０と列回路１０６との間のどこかにおけるビット線の破損などの物理的欠陥がある場合には、そのビット線は、ＶＤＤ−Ｖｔｎ電圧レベルを有しないことになろう。したがって、通常のビット線上でＶＤＤ＿Ｖｔｎ電圧を感知できないことは、そのビット線またはそのビット線用の列復号化に関連するある種の障害を示す。

行テスト回路１０８は、通常のワード線の第１の端部の反対側の、第２の端部に接続されるが、この第１の端部は、行回路ブロック１０４（図示せず）に接続される。この配置の目的は、ワード線長さ全体の物理的完全性をテストすることである。行テスト回路１０８には、ＭＲＯＭセルなどの行テストセルの列が含まれるが、この場合に、ＭＲＯＭセルに対する通常のワード線の比率は、１対１である。図７に示すように、ＭＲＯＭセル２１４、２１６、２１８および２２０は、それぞれ、通常のワード線の１つに対応するポリシリコンゲートを有し、ＭＲＯＭセルのそれぞれは、ビット線コンタクトを介してテストビット線ＢＬ＿ｔｅｓｔに接続される共有ドレイン端子２２２と、電圧源ＶＤＤまたはＶＲＥＦに接続される共有または専用ソース端子２２４と、を有する。テストビット線ＢＬ＿ｔｅｓｔは、テスト感知増幅器２２６に接続されるが、あるいはそれは、後述する図１０に示すように、テスト中にブロック１０６における通常の感知増幅器の１つに選択的に結合することができる。本実施形態によれば、各ＭＲＯＭセルは、それらが可変厚ゲート酸化物を有していないことを除き、構造においてアンチヒューズトランジスタデバイスに類似している。図７の例において、厚いゲート酸化物画定マスク７２は、各ポリシリコンゲートの下のチャネル領域上に厚いゲート酸化物を画定するために延伸される。換言すれば、ＭＲＯＭセル２１４、２１６、２１８および２２０は、ＯＴＰメモリデバイス１００と同じ基板上に形成された中核論理トランジスタまたはＩ／Ｏトランジスタのいずれかと同様に機能する。

動作において、ＭＲＯＭセルのそれぞれは、通常のワード線がＶＤＤなどの正の電圧レベルに活性化または駆動されるのに応じて、テストビット線ＢＬ＿ｔｅｓｔをほぼＶＤＤ−Ｖｔｎ（Ｖｔｎは、ｎチャネルトランジスタの閾値電圧である）に充電する。もしビット線に物理的欠陥がなければ、ＷＬ＿ｔｅｓｔおよび通常のワード線ＷＬｉ〜ＷＬｉ＋３のそれぞれがほぼＶＤＤの電圧レベルに駆動された場合には、全ての通常のビット線およびテストビット線ＢＬ＿ｔｅｓｔは、完全なＶＤＤレベルで駆動される。行復号化論理における欠陥、または行テスト回路１０８と行回路１０４（図示せず）との間のどこかにおける通常のワード線の破損などの物理的欠陥がある場合には、テストビット線は、ＶＤＤ−Ｖｔｎ電圧レベルを有しないことになろう。したがって、ＢＬ＿ｔｅｓｔ上でＶＤＤ−Ｖｔｎ電圧を感知できないことは、その行に関連するある種の障害を示す。

図８は、ＯＴＰメモリアレイ１０２、行テスト回路１０８および列テスト回路１１０の等価回路図を示す。図８で用いられるアンチヒューズセル３０は、ｎチャネルトランジスタ用の周知の記号と異なる別個のトランジスタ記号によって表される。特に、今用いられているアンチヒューズトランジスタ記号は、アンチヒューズトランジスタが、可変厚ゲート酸化物を有することを示す。列回路ブロック１０６は、図７におけるような一般的なボックスとして示されている。図８は、列テスト回路１１０が、列回路ブロック１０６によって感知できる電圧レベルに通常のビット線をどのように結合できるかということ、および行テスト回路１０８が、テスト感知増幅器２２６によって感知できる電圧レベルにテストビット線をどのように結合できるかということを明らかに示す。これらのビット線電圧を感知できるので、行回路１０４および列回路１０６は、ＯＴＰメモリアレイ１０２をプログラムすることになるエンドユーザへの出荷の前にテストすることができる。後で説明するように、テストアルゴリズムは、ビット線からの予想される感知データが、正常に読み出されるか否かをチェックするために、列アドレスおよび行アドレスを通って自動的に循環するように開発することができる。

図７および図８の実施形態において、行テスト回路１０８および列テスト回路１１０は、ＯＴＰメモリアレイ１０２の一部とみなされる。なぜなら、ＭＲＯＭセルが、アンチヒューズメモリセルを作製するために用いられるのとほぼ同じ寸法およびプロセスで作製されるからである。したがって、これらのテスト回路を実現するための回路エリアオーバーヘッドは最小である。図９は、本発明の実施形態に従った、行テスト回路および列テスト回路の回路エリアオーバーヘッドをさらに最小化するＯＴＰメモリデバイス１００の代替実施形態である。

図９において、ＯＴＰメモリデバイス３００には、図７に示すのと同じＯＴＰメモリアレイ１０２および列回路ブロック１０６が含まれる。本実施形態において、列テスト回路３０２には、ＯＴＰメモリアレイ１０２におけるアンチヒューズセル３０と同一のアンチヒューズトランジスタなどの列テストセルの行が含まれる。列テストセルのこの行は、第１のテストサイクルにおいてプログラムされる。行テスト回路３０４は、テスト感知増幅器を含まないことを除いて、行テスト回路１０８と同一である。あるいは、行テスト回路３０４には、ＯＴＰメモリアレイ１０２におけるアンチヒューズセル３０と同一のアンチヒューズトランジスタ（図示せず）などの行テストセルの列を含んでもよい。行テストセルのこの列は、第１のテストサイクルにおいてプログラムされる。両方のテスト回路は、図７に示す対応するテスト回路と少なくとも同じ機能性を有する。列テスト回路３０２には、ポリシリコンテストワード線ＷＬ＿ｔｅｓｔによって形成されたゲートをそれぞれ有するアンチヒューズトランジスタ３０６、３０８、３１０および３１２が含まれる。アンチヒューズトランジスタ３０６、３０８、３１０および３１２のそれぞれは、ビット線コンタクトが、対応する通常のビット線に接続されているドレイン拡散領域３１４を有する。厚いゲート酸化物画定マスク３１６は、アンチヒューズトランジスタの可変厚ゲート酸化物の厚いおよび薄いゲート酸化物部分の輪郭を描いて、ポリシリコンワード線ＷＬ＿ｔｅｓｔの下の厚いゲート酸化物画定マスク３１６によって被覆されていない活性エリアの一部が、薄いゲート酸化物によって被覆されるようにする。したがって、アンチヒューズトランジスタ３０６、３０８、３１０および３１２の構造は、ＯＴＰメモリアレイ１０２に形成されるアンチヒューズセル３０と同じであるはずである。アンチヒューズトランジスタ３０６、３０８、３１０および３１２は、ＭＲＯＭセル２００、２０２、２０４および２０６ほど基板面積を消費せず、それにより、列テスト回路１１０に比べて列テスト回路３０２の回路エリアオーバーヘッドを低減する。行テスト回路３０４において、ｎチャネルトランジスタ３１８として示されるテスト結合デバイスは、テスト制御信号ＴＥＳＴに応じて、テストビット線ＢＬ＿ｔｅｓｔを隣接する通常のビット線ＢＬｎ＋３に選択的に接続する。

図１０は、ＯＴＰメモリアレイ１０２、行テスト回路３０４および列テスト回路３０２の等価回路図を示す。アンチヒューズトランジスタ３０６、３０８、３１０および３１２のプログラム済みステータスを示すために、抵抗器記号が、各アンチヒューズトランジスタ３０６、３０８、３１０および３１２のゲート端子とソース端子との間に接続される。この抵抗器の欠如は、アンチヒューズトランジスタの未プログラムステータスを示す。したがって、ひとたび首尾よくプログラムされれば、列テスト回路３０２は、通常のビット線をＶＤＤに結合するために用いることができる。

ここで、列テスト回路３０２の一般的な動作を説明する。列回路１０６の機能性をテストする前に、アンチヒューズトランジスタ３０６、３０８、３１０および３１２がプログラムされる。これは、通常のビット線をＶＳＳにバイアスし、一方でテストワード線ＷＬ＿ｔｅｓｔをＶＰＰに駆動することによって行われる。プログラミングが成功した場合には、導電性リンク３２０が、アンチヒューズトランジスタ３０６、３０８、３１０および３１２のそれぞれに形成される。したがって、どんなプログラム検証論理も、列テスト回路３０２のアンチヒューズトランジスタ用のプログラミング動作の一部としてテストすることができる。作製されたデバイスにおいて、なんらかの理由で１つが不良である場合に、代わりにもう一方を用いることができるように、冗長なテスト行およびテスト列が存在できる。プログラミングが成功したと仮定すると、列回路１０６は、例えばＶＤＤなどの読み出し電圧レベルにＷＬ＿ｔｅｓｔを駆動することによって、テストすることができる。アンチヒューズトランジスタ３０６、３０８、３１０および３１２のそれぞれが、それ自体に導電性リンクを形成したので、ＷＬ＿ｔｅｓｔは、通常のビット線をＶＤＤに結合する。

ここで行テスト回路３０４の一般的な動作を説明する。テストモード中に、信号ＴＥＳＴが、ＶＤＤに駆動されて、テスト結合デバイス３１８をオンにし、かつＢＬ＿ｔｅｓｔをＢＬｎ＋３に接続する。次に、列回路ブロック１０６内の列復号化論理が、ＢＬ＿ｔｅｓｔの電圧を現存する感知増幅器へルーティングし、次に、この感知増幅器が、ＢＬ＿ｔｅｓｔの電圧に対応する論理状態を提供する。したがって、現存する感知増幅器が再使用され、それによって、行テスト回路３０４用の追加の専用感知増幅器を含む必要性が除かれる。

図７および図９に示す行テスト回路および列テスト回路実施形態の異なる組み合わせを、ＯＴＰメモリアレイと一緒に使用できることが注目される。例えば、行テスト回路３０４のＭＲＯＭセルは、アンチヒューズセルと取り替えることができる。したがって、行のどんなテストを実行する前にも、これらのアンチヒューズセルは、最初にプログラミングを受ける。あるいは、行テスト回路および列テスト回路のうちの１つだけを、ＯＴＰメモリアレイと共に用いることができる。外部テスト装置による評価のためにメモリデバイスからデータを読み出すことができる一方で、感知されたデータ論理レベルを予想された論理レベルと比較するために、自己テスト論理をチップに含むことができる。

図１１は、本発明の実施形態に従い、前述の行テスト回路および列テスト回路を用いて、ＯＴＰメモリアレイをテストするための方法を示すフローチャートである。方法ステップは、オンチップコントローラによって実行可能であるか、または外部コンピューティング装置を介して自動的に実行されるビルトインセルフテスト（ＢＩＳＴ）アルゴリズムとして自動化および設計することができる。図９において具体化された列テスト回路３０２が用いられる場合には、セル３０６、３０８、３１０および３１２など、列テスト回路３０２の全てのアンチヒューズセルが、うまくプログラムされたことが仮定される。テスト方法は、ステップ４００で始まるが、ステップ４００では、第１の行が、活性化されるか、または、それが接続されるトランジスタデバイスをオンにするために有効な電圧レベルに駆動される。この第１の行には、ＭＲＯＭセルもしくはそこにおけるアンチヒューズセルをオンにするための、列テスト回路１１０もしくは３０２のテストワード線ＷＬ＿ｔｅｓｔ、または行テスト回路１０８もしくは３０４のＭＲＯＭセルをオンにするための通常のワード線ＷＬｉ〜ＷＬｉ＋３の１つを含むことができる。これは、通常のビット線ＢＬｎ〜ＢＬｎ＋３またはテストビット線ＢＬ＿ｔｅｓｔをＶＤＤに結合することに帰着する。ステップ４０２に続いて、通常のビット線またはテストビット線の感知が行われ、感知の結果は、合格または不合格の判定のために、テストシステムまたはテスタに提供される。

列復号化回路は、典型的には、所定数のビット線を限られた数の感知増幅器回路に結合することに留意されたい。かかるメモリアーキテクチャにおいて、感知すべきさらなる列があるかどうかを判定する決定が、ステップ４０４でなされる。感知すべきさらなる列がある状況では、列アドレスが、ステップ４０６で変更され、他のビット線が、ステップ４０２で感知される。列テスト回路が、全ての列アドレスに対して列復号化をテストするために用いられる場合には、ステップ４０２、４０４および４０６の繰り返しが実行される。行テストのためには、ステップ４０２が、テストビット線用に一度実行される。かかる場合に、方法は、ステップ４０８に進む。

駆動すべきさらなるワード線があるかどうかの決定が、ステップ４０８でなされる。現在のテストが、列回路をテストするためである場合には、駆動すべきさらなるワード線はない。したがって、テストは、ステップ４１０で終了する。他方で、現在のテストが、行回路をテストするためである場合には、他のワード線は、これから駆動されなければならない。この状況では、方法はステップ４１２に進み、そこにおいてテストビット線は放電され、行アドレスが、ステップ４１４において変更される。行アドレスは、例えば順次パターンなどの任意のパターンに従って、変更することができる。新しい行アドレスがひとたびラッチされると、方法はステップ４００に戻り、そこにおいて新しい行アドレスに対応する新しいワード線が駆動される。ステップ４００、４０２、４０４、４０８、４１２および４１４は、駆動すべきさらなるワード線がなくなるまで繰り返される。繰り返しの数は、いずれかの繰り返し後に不合格が受信された場合に、システムにテストを終了させることによって、低減することができる。したがって、図１１で概説するステップは、列テスト回路および行テスト回路実施形態をそれぞれ用いた列回路テストまたは行回路テスト用に使用することができる。列テスト回路および行テスト回路の両方がメモリデバイスに含まれる場合には、列回路および行回路の両方のためのテストは、任意の順序で実行することができる。

図７および図９のＯＴＰメモリデバイス１００およびＯＴＰメモリデバイス３００の前述の実施形態は、図４ａおよび４ｂに示す単一トランジスタアンチヒューズセルを用いる。本発明の実施形態は、単一トランジスタアンチヒューズトランジスタに限定されず、メモリアレイが２トランジスタアンチヒューズセル（ｔｗｏ−ｔｒａｎｓｉｓｔｏｒ ａｎｔｉ−ｆｕｓｅ ｃｅｌｌｓ）からなる代替実施形態を用いることができる。例えば、図２および図３の２トランジスタアンチヒューズセルは、この代替実施形態に従って、ＯＴＰメモリアレイ１０２、列テスト回路および行テスト回路において用いることができる。

図１２は、本発明の代替実施形態に従った、行テスト回路および列テスト回路を備えた２トランジスタアンチヒューズメモリアレイの平面図である。ＯＴＰメモリデバイス５００には、ＯＴＰメモリアレイ５０２、列回路５０４、列テスト回路５０６および行テスト回路５０８が含まれる。行回路は、図１２には示されず、列回路５０４は、前述の実施形態で図示し説明した列回路１０６と同じにすることができる。ＯＴＰメモリアレイ５０２は、２トランジスタアンチヒューズセルの２つの行を含むように示されている。２トランジスタアンチヒューズセルのそれぞれは、図２および図３に示す構造を有するが、この構造では、アクセストランジスタ５１０が、アンチヒューズデバイス５１２と直列に形成される。第１の行には、ワード線ＷＬ０およびＶＣＰ０が含まれ、一方で第２の行には、ワード線ＷＬ１およびＶＣＰ１が含まれる。厚いゲート酸化物画定マスク５１４が、厚い酸化物が内部に形成されることになるエリアを画定する。図１２に示すように、同じ列の第１の行および第２の行における２トランジスタセルは、対応するビット線に接続されたビット線コンタクトを有する共通拡散領域５１６を共有する。

図１２の代替実施形態において、列テスト回路５０６には、レイアウト寸法においてＯＴＰメモリアレイ５０２におけるものと同一の２トランジスタアンチヒューズセルが含まれる。アクセストランジスタ５２０のゲート端子は、ポリシリコン線ＷＬ＿ｔｅｓｔによって形成され、アンチヒューズデバイス５２２のゲート端子は、ポリシリコン線ＶＣＰ＿ｔｅｓｔによって形成される。アクセストランジスタ５２０の拡散領域５２４が、対応する通常のビット線に結合される。これらのアンチヒューズセルは、ＯＴＰメモリアレイ５０２におけるアンチヒューズセルとは異なる。第１に、厚い酸化物画定マスク５１８が、アクセストランジスタ５２０およびアンチヒューズデバイス５２２の両方を被覆するが、これは、アンチヒューズデバイスが、厚いゲート酸化物で作製されることを意味する。第２に、アンチヒューズデバイス５２２は、ＶＤＤ電源に結合された追加拡散領域を有する。したがって、ＶＣＰ＿ｔｅｓｔおよびＷＬ＿ｔｅｓｔの両方が、少なくともＶＤＤに駆動されると、アクセストランジスタ５２０およびアンチヒューズデバイス５２２の両方は、オンになって通常のビット線をＶＤＤに結合し、それによって、通常のビット線をＶＤＤに結合する。したがって、列テスト回路５０６の２トランジスタアンチヒューズセルは、ＭＲＯＭセルとして作製される。あるいは、厚い酸化物画定マスク５１８は、アンチヒューズデバイス５２２を除外するサイズにされ、かつＶＤＤに結合された追加拡散領域は省略され、それによって、これらのアンチヒューズセルを、ＯＴＰメモリアレイ５０２におけるアンチヒューズセルと同一になるように構成することができる。かかる代替構成において、アンチヒューズセルは、いずれかのテスト動作が実行される前にプログラムされる。

行テスト回路５０８には、レイアウト寸法においてＯＴＰメモリアレイ５０２におけるものと同一の２トランジスタアンチヒューズセルが含まれる。アクセストランジスタ５２６のゲート端子は、対応する行のポリシリコンワード線（すなわちＷＬ１）によって形成され、アンチヒューズデバイス５２８のゲート端子は、同じ対応する行のポリシリコン線（すなわちＶＣＰ１）によって形成される。アクセストランジスタ５２６の拡散領域５３０は、ビット線コンタクトを介してテストビット線ＢＬ＿ｔｅｓｔに結合される。テストビット線ＢＬ＿ｔｅｓｔは、専用テスト感知増幅器５３２に接続されるが、前の実施形態で示すように、ＢＬ＿ｔｅｓｔは、現存する感知増幅器によって感知するために、通常のビット線へルーティングすることができる。行テスト回路５０８の２トランジスタアンチヒューズセルは、次の点で、列テスト回路５０６における２トランジスタアンチヒューズセルと同じである。すなわち、アンチヒューズデバイス５２８が、ＶＤＤに結合された追加拡散領域を有し、かつ厚いゲート酸化物画定マスク５１４によって被覆されたエリアによって画定される厚いゲート酸化物を有するという点において同じである。したがって、ＢＬ＿ｔｅｓｔは、ワード線およびその対応するＶＣＰが少なくともＶＤＤに駆動されると、ＶＤＤに結合される。行テスト回路５０８におけるアンチヒューズデバイスに関して、それらは、いずれかのテスト動作が実行される前にプログラムされる真のアンチヒューズセルとして構成することができる。

さらなる代替実施形態によれば、アンチヒューズデバイスまたはアクセストランジスタのいずれかを、列テスト回路５０６および行テスト回路５０８の一方または両方から省略して、回路エリアオーバーヘッドをさらに最小化することができる。

前述の実施形態は、未プログラムＯＴＰメモリアレイと、特に、メモリアレイを横切って延びる物理的導体線およびこれらの導体線に関連する、対応する論理回路と、のテストを可能にする。前の実施形態で示したように、物理的導体線はビット線であり、対応する論理回路は、列復号化論理である。あるいは、物理的導体線はワード線であり、対応する論理回路は、行復号化論理である。もちろん、物理的導体線に関連する他の回路が、単に読み出しおよび／またはプログラム動作を実行することにより、前述の実施形態を用いて正常な機能性のためにテスト可能である。

前の説明において、説明のために、多数の詳細が、本発明の実施形態の完全な理解を提供するように述べられている。しかしながら、これらの特定の詳細が、本発明を実施するためには必要とされないことが、当業者には明白だろう。他の場合には、周知の電気的構造および回路が、本発明を曖昧にしないようにブロック図の形態で示される。例えば、特定の詳細は、本明細書で説明する本発明の実施形態が、ソフトウェアルーチン、ハードウェア回路、ファームウェアまたはそれらの組み合わせとして実行されるかどうかに関しては、提供されない。

本発明の実施形態は、機械可読媒体（コンピュータ可読媒体、プロセッサ可読媒体、またはコンピュータ可読プログラムコードを自身に具体化したコンピュータ使用可能媒体とも呼ばれる）に記憶されたソフトウェア製品として表すことができる。機械可読媒体は、ディスケット、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、メモリデバイス（揮発性もしくは不揮発性）、または類似の記憶メカニズムを含む、磁気、光、もしくは電気的記憶媒体を含む任意の適切な有形媒体とすることができる。機械可読媒体には、命令、コードシーケンス、構成情報または他のデータの様々なセットを含むことができ、これらのセットは、実行されると、本発明の実施形態による方法のステップをプロセッサに実行させる。当業者は、説明した発明を実施するために必要な他の命令および動作を機械可読媒体上に記憶できることを理解されよう。機械可読媒体から実行するソフトウェアは、回路と連係して、書かれたタスクを実施することができる。

本発明の上記の実施形態は、単に例示的であるように意図されている。代替、修正および変更が、本発明の範囲から逸脱せずに、当業者によって、特定の実施形態に対して実行可能であり、本発明の範囲は、本明細書に添付の特許請求の範囲によってのみ定義される。

Claims (29)

1. 一回限りプログラム可能（ＯＴＰ）メモリであって、
   未プログラムＯＴＰセルを有するメモリアレイと、
   前記メモリアレイの第１の端部に位置する復号化回路と、
   テスト動作中に、活性化されたワード線に応じて、少なくとも１つのビット線を第１の電圧へ結合するための、前記メモリアレイの第２の反対側端部に位置するテスト回路であって、前記少なくとも１つのビット線が、通常の読み出し動作中に第２の電圧にプリチャージされるテスト回路と、
   前記少なくとも１つのビット線の電圧を感知するための感知回路と、
   を含むＯＴＰメモリ。
2. 前記少なくとも１つのビット線の前記第１の電圧が、プログラム済みＯＴＰセルによって供給される読み出し電圧に対応する、請求項１に記載のＯＴＰメモリ。
3. 前記テスト回路が、前記未プログラムＯＴＰセルに接続された複数のビット線を前記第１の電圧に結合し、前記復号化回路が、前記複数のビット線に接続された列回路を含む、請求項１に記載のＯＴＰメモリ。
4. 前記テスト回路が、前記活性化されたワード線によって自身のゲート端子が形成されたテストセルの行を含み、前記テストセルのそれぞれが、前記複数のビット線の１つに接続される、請求項３に記載のＯＴＰメモリ。
5. 前記テストセルのそれぞれが、前記活性化されたワード線に応じて、前記第１の電圧を対応するビット線に結合するようにマスクプログラムされる、請求項４に記載のＯＴＰメモリ。
6. 前記テストセルのそれぞれが、構造およびレイアウトにおいて、前記未プログラムＯＴＰセルの１つと同一であり、かつ前記活性化されたワード線の前記第１の電圧を対応するビット線に結合するようにプログラム可能である、請求項４に記載のＯＴＰメモリ。
7. 前記未プログラムＯＴＰセルのそれぞれと、前記テストセルのそれぞれが、同一のレイアウトを有する単一トランジスタアンチヒューズセルである、請求項４に記載のＯＴＰメモリ。
8. 前記未プログラムＯＴＰセルのそれぞれと、前記テストセルのそれぞれが、同一のレイアウトを有する２トランジスタアンチヒューズセルである、請求項４に記載のＯＴＰメモリ。
9. 前記復号化回路が、複数のワード線に接続された行回路を含み、前記活性化されたワード線が、前記複数のワード線の１つであり、前記複数のワード線が、前記未プログラムＯＴＰセルの行に接続される、請求項１に記載のＯＴＰメモリ。
10. 前記テスト回路が、前記複数のワード線によって自身のゲート端子が形成されたテストセルの列を含み、前記テストセルのそれぞれが、前記少なくとも１つのビット線に接続される、請求項９に記載のＯＴＰメモリ。
11. 前記テストセルのそれぞれが、前記活性化されたワード線に応じて、前記第１の電圧を前記少なくとも１つのビット線に結合するようにマスクプログラムされる、請求項１０に記載のＯＴＰメモリ。
12. 前記テストセルのそれぞれが、構造およびレイアウトにおいて、前記未プログラムＯＴＰセルの１つと同一であり、かつ前記活性化されたワード線の前記第１の電圧を対応するビット線に結合するようにプログラム可能である、請求項１０に記載のＯＴＰメモリ。
13. 前記感知回路が、前記少なくとも１つのビット線の前記第１の電圧を感知するための専用テスト感知増幅器である、請求項１０に記載のＯＴＰメモリ。
14. 前記テスト回路が、未プログラムＯＴＰセルの列に接続されたビット線に、前記少なくとも１つのビット線を選択的に接続するためのテスト結合デバイスを含む、請求項１３に記載のＯＴＰメモリ。
15. 一回限りプログラム可能（ＯＴＰ）メモリであって、
    ワード線およびビット線に接続された未プログラムＯＴＰセルを有するメモリアレイと、
    前記ワード線の１つの活性化に応じて、テストビット線を第１の電圧に充電するための、前記ワード線に接続された行テスト回路と、
    テスト動作中に、テストワード線の活性化に応じて、前記ビット線を前記第１の電圧に結合するための列テスト回路であって、前記ビット線が、通常の読み出し動作中に、第２の電圧にプリチャージされる列テスト回路と、
    前記ビット線および前記テストビット線の電圧を感知するための感知回路と、
    を含むＯＴＰメモリ。
16. 前記行テスト回路が、前記ワード線の第１の端部に接続され、前記ワード線を駆動するための行回路が、前記第１の端部と反対側の、前記ワード線の第２の端部に接続される、請求項１５に記載のＯＴＰメモリ。
17. 前記列テスト回路が、前記ビット線の第１の端部に接続され、前記列回路が、前記第１の端部と反対側の、前記ワード線の第２の端部に接続される、請求項１６に記載のＯＴＰメモリ。
18. 前記行テスト回路が、前記ワード線によって自身のゲート端子が形成された行テストセルの列を含み、前記行テストセルのそれぞれが、前記テストビット線に接続される、請求項１７に記載のＯＴＰメモリ。
19. 前記列テスト回路が、前記ビット線に接続された、かつ前記テストワード線によって自身のゲートが形成された列テストセルの行を含む、請求項１８に記載のＯＴＰメモリ。
20. 前記行テストセルおよび前記列テストセルが、前記第１の電圧に接続された第１の拡散領域と、前記ビット線の１つおよび前記テストビット線に接続された第２の拡散領域と、を有するマスクプログラム可能セルを含む、請求項１９に記載のＯＴＰメモリ。
21. 未プログラム一回限りプログラム可能（ＯＴＰ）メモリアレイをテストするための方法であって、
    少なくとも１つのビット線を第１の電圧レベルに結合するためにテスト回路を作動するステップであって、前記少なくとも１つのビット線が、通常の読み出し動作中に、第２の電圧レベルにプリチャージされる、ステップと、
    前記電圧レベルの有無に対応する論理状態を提供するために前記少なくとも１つのビット線を感知するステップと、
    を含む方法。
22. 前記作動するステップが、プログラム済みテストメモリセルの行に結合されたワード線を駆動するステップを含み、前記プログラム済みテストメモリセルが、複数のビット線を前記第１の電圧レベルに結合する、請求項２１に記載の方法。
23. 列アドレスを繰り返して変更するステップと、前記複数のビット線の異なるビット線を感知するステップと、をさらに含む、請求項２２に記載の方法。
24. 前記プログラム済みテストメモリセルが、マスクプログラムされたメモリセルを含む、請求項２３に記載の方法。
25. 前記作動するステップの前に、未プログラムＯＴＰメモリセルが、前記プログラム済みテストメモリセルになるようにプログラムされる、請求項２３に記載の方法。
26. 前記少なくとも１つのビット線が、プログラム済みテストメモリセルの列に接続されたテストビット線を含み、前記作動するステップが、前記テストビット線を前記第１の電圧レベルに結合するために、前記プログラム済みテストメモリセルの１つに結合されたワード線を駆動するステップを含む、請求項２１に記載の方法。
27. 前記感知するステップの後で、前記テストビット線を前記第２の電圧レベルにプリチャージするステップと、前記プログラム済みテストメモリセルの別の１つに結合された別のワード線を駆動するために行アドレスを変更するステップと、をさらに含む、請求項２６に記載の方法。
28. 前記プログラム済みテストメモリセルが、マスクプログラムされたメモリセルを含む、請求項２６に記載の方法。
29. 活性化するステップの前に、未プログラムＯＴＰメモリセルが、前記プログラム済みテストメモリセルになるようにプログラムされる、請求項２６に記載の方法。

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