TWI445305B - 用於功率電晶體之突波電壓消除電路及具有此突波電壓消除電路之功率半導體晶片 - Google Patents

Description

用於功率電晶體之突波電壓消除電路及具有此突波電壓消除電路之功率半導體晶片

本發明係關於一種突波電壓消除電路，尤其是一種用於功率電晶體之突波電壓消除電路。

功率電晶體(Power MOSFET)常應用於交直流(AC-DC)電源轉換器中。過快的開關速率往往會遇到突波(spike)過高所產生的電磁干擾(EMI)問題。若要降低突波電壓，如第1圖所示，常用方式是在功率電晶體Q0之閘極端G與驅動電路100之間，加入一電阻R0用來減緩電晶體Q0的開關速度，但是所需付出的代價為電晶體Q0切換時的功率消耗。尤其對高壓功率電晶體而言，切換損失(switching loss)對能量利用效率的影響非常嚴重。但是，過高的突波電壓也會對元件照成傷害。因此，如何降低突波電壓，但保持一定的能量轉換效率，對高壓功率電晶體而言非常重要。

其次，現今市面上有很多緩振(snubber)電路設計，可以降低暫態切換所產生的突波電壓。但是，這些緩振電路需要外加的電容、電感與電阻元件，使得製作成本也跟著上升。

爰是，本發明提供一種突波電壓消除電路，可結合於功率電晶體，以降低突波電壓對於功率電晶體之不利影響。

本發明之主要目的係在於提供一種突波電壓消除電路，可以有效降低突波電壓，同時避免功率電晶體之切換損失過度增加。

本發明之另一目的係在於提供一種突波電壓消除電路，可以整合於功率電晶體晶片，以降低整體之製作成本。

本發明之一實施例提供一種突波電壓消除電路。此突波電壓消除電路包括一輸入端、一第一電流路徑、一第二電流路徑、一第一電阻、一第二電阻與一第一齊納二極體(Zener diode)。其中，第一電流路徑係位於輸入端與一功率電晶體結構之一閘極端之間。第二電流路徑亦係位於輸入端與前述閘極端之間。第一電阻係位於第一電流路徑上。第二電阻係位於第二電流路徑上，並且，第二電阻之電阻值大於第一電阻之電阻值。第一齊納二極體係位於第一電流路徑上，且順向連接於輸入端與閘極端之間。其中，當輸入端與閘極端之壓差大於第一齊納二極體之崩潰電壓時，閘極端之電壓下降速率係大致由第一電流路徑上之電流所決定，當輸入端與閘極端之壓差小於第一齊納二極體之崩潰電壓時，閘極端之電壓下降速率係大致由第二電流路徑上之電流所決定。

依據本發明之一實施例，此突波電壓消除電路具有一第二齊納二極體，位於第一電流路徑上，且反向連接於輸入端與閘極端之間。當輸入端與閘極端之壓差小於第一齊納二極體之導通電壓與第二齊納二極體之崩潰電壓的電壓和時，閘極端之電壓上升速率係大致由第二電流路徑上之電流所決定，當輸入端與閘極端之壓差大於第一齊納二極體之導通電壓與第二齊納二極體之崩潰電壓的電壓和時，閘極端之電壓上升速率係大致由第一電流路徑上之電流所決定。

本發明之一實施例提供一種具有一突波電壓消除電路之功率半導體晶片。此晶片包括一功率電晶體結構與一閘極接觸結構。閘極接觸結構具有一輸入端、一第一電流路徑、一第二電流路徑、一第一電阻、一第二電阻與一第一齊納二極體。其中，第一電流路徑係位於輸入端與功率電晶體結構之閘極端之間。第二電流路徑亦係位於輸入端與功率電晶體結構之閘極端之間。第一電阻係位於第一電流路徑上。第二電阻係位於第二電流路徑上，並且，第二電阻之電阻值大於第一電阻之電阻值。第一齊納二極體係位於第一電流路徑上，且順向電性連接於輸入端與功率電晶體結構之閘極端之間。當輸入端與閘極端之壓差大於第一齊納二極體之崩潰電壓時，功率電晶體結構之閘極端之電壓下降速率係大致由第一電流路徑上之電流所決定，當輸入端與閘極端之壓差小於第一齊納二極體之崩潰電壓時，功率電晶體結構之閘極端之電壓下降速率係大致由第二電流路徑上之電流所決定。

依據本發明之一實施例，輸入端係位於一閘極金屬接觸墊，閘極端係位於一閘極多晶矽結構。第一電流路徑係由閘極金屬接觸墊，經由一第一導電型之第一多晶矽結構與一第二導電型之第二多晶矽結構，直抵閘極多晶矽結構。第二電流路徑係由閘極金屬接觸墊，經由第二多晶矽結構，直抵閘極多晶矽結構。其中，第一多晶矽結構與第二多晶矽結構之間形成第一齊納二極體，第一多晶矽結構與閘極多晶矽結構間之第二多晶矽結構係作為第一電阻，閘極金屬接觸墊與閘極多晶矽結構間之第二多晶矽結構係作為第二電阻。

依據本發明之一實施例，此晶片之閘極接觸結構具有一第二齊納二極體，位於第一電流路徑上，且反向連接於輸入端與閘極端之間。當輸入端與閘極端之壓差小於第一齊納二極體之導通電壓與第二齊納二極體之崩潰電壓的電壓和時，閘極端之電壓上升速率係大致由第二電流路徑上之電流所決定，當輸入端與閘極端之壓差大於第一齊納二極體之導通電壓與第二齊納二極體之崩潰電壓的電壓和時，閘極端之電壓上升速率係大致由第一電流路徑上之電流所決定。

在前述實施例中，輸入端係位於一閘極金屬接觸墊，閘極端係位於一閘極多晶矽結構。第一電流路徑係由閘極金屬接觸墊，經由一第一導電型之第一多晶矽結構、一第二導電型之第三多晶矽結構與一第一導電型之第二多晶矽結構，直抵閘極多晶矽結構。第二電流路徑係由閘極金屬接觸墊，經由第二多晶矽結構，直抵閘極多晶矽結構。其中，第一多晶矽結構與第三多晶矽結構之間形成第一齊納二極體，第三多晶矽結構與第二多晶矽結構之間形成第二齊納二極體，第三多晶矽結構與閘極多晶矽結構間之第二多晶矽結構係作為第一電阻，閘極金屬接觸墊與閘極多晶矽結構間之第二多晶矽結構係作為第二電阻。

本發明之一實施例所提供之突波電壓消除電路，有助於增加效率與降低突波電壓。此外，本發明之一實施例將突波電壓消除電路整合於功率半導體晶片內，更能降低外部驅動電路的成本。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

第3圖係本發明之突波電壓消除電路一較佳實施例之電路示意圖。如圖中所示，此突波電壓消除電路200具有一輸入端IN、一第一電阻R1、一第二電阻R2、一第一齊納二極體(Zener diode)ZD1與一第二齊納二極體ZD2。輸入端IN係連接至一驅動電路100，例如一脈波調變控制電路，以接收一方波驅動信號。在輸入端IN與功率電晶體結構Q1之閘極端G之間，具有一第一電流路徑與一第二電流路徑。第一電阻R1、第一齊納二極體ZD1與第二齊納二極體ZD2係位於第一電流路徑上。第二電阻R2係位於第二電流路徑上，並且，第二電阻R2之電阻值大於第一電阻R1之電阻值。

如圖中所示，第一齊納二極體ZD1係順向連接於輸入端IN與閘極端G之間，第二齊納二極體ZD2係反向連接於輸入端IN與閘極端G之間。在方波驅動信號VIN上升之過程，同時請參照第4圖所示，當方波驅動信號VIN與閘極電壓信號VGS之壓差(VIN-VGS)小於第一齊納二極體ZD1之導通電壓與第二齊納二極體ZD2之崩潰電壓的電壓和v1，第一電流路徑尚未導通。此時，閘極電壓信號VGS的上升速率主要是取決於第二電流路徑上之電流大小，也就是由第二電阻R2所決定。由於第二電阻R2之電阻值較大，因此，閘極電壓信號VGS會呈現緩步上升的狀態。

隨著方波驅動信號VIN之電壓上升，方波驅動信號VIN與閘極電壓信號VGS之壓差(VIN-VGS)也逐漸增大。在時點t1，當方波驅動信號VIN與閘極電壓信號VGS之壓差(VIN-VGS)大於第一齊納二極體ZD1之導通電壓與第二齊納二極體ZD2之崩潰電壓的電壓和v1，第一電流路徑開始導通。由於第一電阻R1之電阻值明顯小於第二電阻R2之電阻值，此時，閘極電壓信號VGS的上升速率主要是取決於第一電流路徑上之電流大小，也就是由第一電阻R1所決定，因此，閘極電壓信號VGS的上升速率會加快。並且，第一電阻R1之電阻值越低，閘極電壓信號VGS之上升速率越快。

在時點t2，功率電晶體結構Q1之閘極與源極間之電容CGS完全充電，此時，電流開始對米勒電容(Miller capacitor)充電。在此充電過程中，閘極電壓信號VGS會大致維持一定。完成對於米勒電容之充電後，閘極電壓信號VGS才會繼續上升，直到閘極電壓信號VGS等於輸入端電壓VIN。

請參照第2圖所示，由於方波驅動信號VIN是以相當快的速度由低電位切換至高電位，在這個過程中，不可避免會產生感應電流，而導致切換損失。相較之下，請參照第4圖所示，本實施例調降閘極電壓信號VGS上升初期的速率。由於感應電流的大小是正比於閘極電壓信號VGS之上升速度，因此，本發明可以降低所產生的感應電流，有助於降低切換損失(能量耗損等於電壓與電流之乘積)。

接下來，在方波驅動信號VIN之下降段中，起初，方波驅動信號VIN與閘極電壓信號VGS之壓差(VGS-VIN)小於第一齊納二極體ZD1之導通電壓與第二齊納二極體ZD2之崩潰電壓的電壓和v2，第一電流路徑尚未導通。隨著方波驅動信號VIN之電位下降，方波驅動信號VIN與閘極電壓信號VGS之壓差(VGS-VIN)逐漸增大。當方波驅動信號VIN與閘極電壓信號VGS之壓差(VGS-VIN)大於第一齊納二極體ZD1之導通電壓與第二齊納二極體ZD2之崩潰電壓的電壓和v2，第一電流路徑開始導通。此時，閘極電壓信號VGS的下降速率主要取決於第一電流路徑上之電流大小，也就是由第一電阻R1所決定，因此，閘極電壓信號VGS會快速下降。

隨後，在時點t3，當方波驅動信號VIN與閘極電壓信號VGS之壓差(VGS-VIN)小於第一齊納二極體ZD1之導通電壓與第二齊納二極體ZD2之崩潰電壓的電壓和v2的時候，第一電流路徑停止導通。此時，閘極電壓信號VGS的上升速率改由第二電流路徑上之第二電阻R2所決定，因此，閘極電壓信號VGS之下降速度會趨緩。

請參照第2圖所示，在電晶體元件之快速開關過程中，在電晶體元件關斷的瞬間遇到突波(spike)電壓Vsp過高之問題。雖然降低電晶體元件之開關速度可以緩和突波電壓Vsp過高的問題，但卻會導致切換損失之增加。相較之下，請參照第4圖所示，在本實施例中，電晶體元件大致上仍然維持其開關速度。閘極電壓信號VGS降低至接近零時，電位下降的速度才會趨緩，因此，可以避免突波電壓Vsp過高的問題，同時也可以防止切換損失過度增加。

如第4圖所示，就方波驅動信號VIN與閘極電壓信號VGS之壓差而言，在閘極電壓信號之上升段(rising edge)中，以一上升段轉折電壓v1為分界點，大致可區分為電壓上升速率較慢的部份與電壓上升速率較快的部份。同樣地，在閘極電壓信號VGS的下降段(falling edge)中，以一下降段轉折電壓v2為分界點，大致可區分為電壓下降速率較快的部份與電壓下降速率較慢的部份。前述轉折電壓v1與v2可視實際需要，透過改變第一齊納二極體ZD1與第二齊納二極體ZD2之參數來調整。

第5圖係本發明之突波電壓消除電路另一較佳實施例之電路示意圖。相較於第3圖之突波電壓消除電路200，本實施例之突波電壓消除電路300之第一電流路徑上僅具有一第一電阻R1與一第一齊納二極體ZD3。此第一齊納二極體ZD3亦是順向連接於輸入端IN與功率電晶體結構之閘極端G間。

在方波驅動信號上升之過程，同時請參照第6圖所示，由於第一電阻R1之電阻值明顯小於第二電阻R2之電阻值，閘極電壓信號VGS之上升速率主要是取決於第一電流路徑之電流大小，也就是由第一電阻R1所決定。因此，閘極電壓信號VGS會快速上升。

接下來，在方波驅動信號VIN之下降段中，起初，方波驅動信號VIN與閘極電壓信號VGS之壓差(VGS-VIN)小於第一齊納二極體ZD3之崩潰電壓v3，第一電流路徑尚未導通。隨著方波驅動信號VIN之電位下降，方波驅動信號VIN與閘極電壓信號VGS之壓差(VGS-VIN)逐漸增大。在方波驅動信號VIN與閘極電壓信號VGS之壓差(VIN-VGS)大於第一齊納二極體ZD3之崩潰電壓v3的時候，第一電流路徑保持導通狀態。此時，閘極電壓信號VGS的下降速率主要是取決於第一電流路徑之電流大小，也就是由第一電阻R1所決定，因此，閘極電壓信號VGS會快速下降。隨後，在時點t4，當方波驅動信號VIN與閘極電壓信號VGS之壓差(VIN-VGS)下降至小於第一齊納二極體ZD3之崩潰電壓v3的時候，第一電流路徑停止導通。此時，閘極電壓信號VGS的上升速率改由第二電流路徑上之第二電阻R2所決定，因此，閘極電壓信號VGS之下降速度會趨緩。

第7a與7b圖係第5圖之突波電壓消除電路整合於功率半導體晶片一較佳實施例之俯視圖與剖面圖。其中，第7b圖所示之剖面圖係對應於第7a圖中之A-A’剖面。圖中顯示功率半導體晶片之一閘極接觸結構。此閘極接觸結構係連接至功率電晶體結構之閘極端。圖中之閘極接觸結構之上方與左右兩側均可延伸連接功率電晶體結構之閘極多晶矽結構，以通入閘極電壓信號信號。

此閘極接觸結構具有一第一導電型之第一多晶矽結構423與一第二導電型之第二多晶矽結構425形成於一基材410上。在本實施例中，第一導電型即為P型，第二導電型即為N型，並且，第二多晶矽結構425係環繞第一多晶矽結構423。又，就一較佳實施例而言，第一多晶矽結構與第二多晶矽結構可以是形成位於同一個多晶矽層。

第一多晶矽結構423與第二多晶矽結構425之上方覆蓋有一層間介電層430。閘極金屬接觸墊445係透過至少一第一插塞433連接至第一多晶矽結構423，同時透過至少一第二插塞435連接至第二多晶矽結構425。第二多晶矽結構425係延伸連接同樣是第二導電型之閘極多晶矽結構421。此外，在閘極多晶矽結構421上覆蓋有一閘極金屬層440，以降低閘極電阻。此閘極金屬層440與前述閘極金屬接觸墊445可以是形成於同一個金屬層。

同時請參照第5圖所示，前述閘極金屬接觸墊445即對應於第5圖中之輸入端IN，閘極多晶矽結構421即對應於第5圖中之閘極端G。第一電流路徑係由閘極金屬接觸墊445，經由第一多晶矽結構423與第二多晶矽結構425，直抵閘極多晶矽結構421。第二電流路徑係由閘極金屬接觸墊445，經由第二多晶矽結構425，直抵閘極多晶矽結構421。其中，第一多晶矽結構423與第二多晶矽結構425之間形成第一齊納二極體ZD3，第一多晶矽結構423與閘極多晶矽結構421間之第二多晶矽結構425係作為第一電阻R1，閘極金屬接觸墊445與閘極多晶矽結構421間之第二多晶矽結構425係作為第二電阻R2。

第8a與8b圖係第3圖之突波電壓消除電路整合於功率半導體晶片一較佳實施例之俯視圖與剖面圖。其中，第8b圖所示之剖面圖係對應於第8a圖中之B-B’剖面。圖中顯示功率半導體晶片之一閘極接觸結構。此閘極接觸結構係連接至功率電晶體結構之閘極端。圖中之閘極接觸結構之上方與左右兩側均可延伸連接功率電晶體結構之閘極多晶矽結構，以通入閘極電壓信號信號。

相較於第7a與7b圖之實施例，本實施例在連接至閘極金屬接觸墊545之第一多晶矽結構523與第二多晶矽結構525之間，形成一第三多晶矽結構527。其中，第一多晶矽結構523係為第一導電型，第二多晶矽結構525亦為第一導電型，第三多晶矽結構527則是第二導電型。在本實施例中，第一導電型為P型，第二導電型為N型。閘極金屬接觸墊545係透過至少一第一插塞533連接第一多晶矽結構523，並且透過至少一第二插塞535連接第二多晶矽結構525。第二多晶矽結構525係延伸連接同樣是第一導電型之閘極多晶矽結構521。此外，在閘極多晶矽結構521上覆蓋有一閘極金屬層540。

同時請參照第3圖所示，前述閘極金屬接觸墊545即對應於第3圖中之輸入端IN，閘極多晶矽結構521即對應於第3圖中之閘極端G。第一電流路徑係由閘極金屬接觸墊545，經由第一多晶矽結構523、第三多晶矽結構527、第二多晶矽結構525，直抵閘極多晶矽結構521。第二電流路徑係由閘極金屬接觸墊545，經由第二多晶矽結構525，直抵閘極多晶矽結構521。其中，第一多晶矽結構523與第三多晶矽結構527之間形成第一齊納二極體ZD1順向連接於輸入端IN與閘極端G之間，第三多晶矽結構527與第二多晶矽結構525之間形成第二齊納二極體ZD2反向連接於輸入端IN與閘極端G之間，第三多晶矽結構527與閘極多晶矽結構521間之第二多晶矽結構525係作為第一電阻R1，閘極金屬接觸墊545與閘極多晶矽結構521間之第二多晶矽結構525係作為第二電阻R2。

本發明所提供之突波電壓消除電路，不僅有助於增加效率與降低突波電壓，同時也容易整合於功率半導體晶片中之閘極接觸結構中，以簡化外部驅動電路，降低外部驅動電路的成本。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

100．．．驅動電路

Q0．．．功率電晶體

R0．．．電阻

200．．．突波電壓消除電路

IN．．．輸入端

R1．．．第一電阻

R2．．．第二電阻

ZD1,ZD3．．．第一齊納二極體

ZD2．．．第二齊納二極體

G．．．閘極端

VIN．．．方波驅動信號

VGS．．．閘極電壓信號

Q1．．．功率電晶體結構

410,510．．．基材

421,521．．．閘極多晶矽結構

423,523．．．第一多晶矽結構

425,525．．．第二多晶矽結構

527．．．第三多晶矽結構

430,530．．．層間介電層

433,533．．．第一插塞

435,535．．．第二插塞

445,545．．．閘極金屬接觸墊

440,540．．．閘極金屬層

第1圖顯示一典型功率電晶體驅動電路。

第2圖顯示第1圖之突波電壓消除電路中，方波驅動信號VIN、閘極電壓信號VGS、源汲極電壓VDS與汲極電流ID之波型圖。

第3圖係本發明之突波電壓消除電路一較佳實施例之電路示意圖。

第4圖顯示第3圖之突波電壓消除電路中，方波驅動信號VIN、閘極電壓信號VGS、源汲極電壓VDS與汲極電流ID之波型圖。

第5圖係本發明之突波電壓消除電路另一較佳實施例之電路示意圖。

第6圖顯示第5圖之突波電壓消除電路中，方波驅動信號VIN、閘極電壓信號VGS、源汲極電壓VDS與汲極電流ID之波型圖。

第7a與7b圖係第5圖之突波電壓消除電路整合於功率半導體晶片一較佳實施例之俯視圖與剖面圖。

第8a與8b圖係第3圖之突波電壓消除電路整合於功率半導體晶片一較佳實施例之俯視圖與剖面圖。

100‧‧‧驅動電路

200‧‧‧突波電壓消除電路

IN‧‧‧輸入端

R1‧‧‧第一電阻

R2‧‧‧第二電阻

ZD1‧‧‧第一齊納二極體

ZD2‧‧‧第二齊納二極體

G‧‧‧閘極端

Q1‧‧‧功率電晶體結構

Claims (4)

1. 一種具有一突波電壓消除電路之功率半導體晶片，包括：一功率電晶體結構，具有一閘極端；以及一閘極接觸(gate contact)結構，包括：一輸入端；一第一電流路徑，位於該輸入端與該閘極端之間；一第二電流路徑，位於該輸入端與該閘極端之間；一第一電阻，位於該第一電流路徑上；以及一第二電阻，位於該第二電流路徑上，該第二電阻之電阻值大於該第一電阻之電阻值；以及一第一齊納二極體，位於該第一電流路徑上，且順向連接於該輸入端與該閘極端之間；其中，該輸入端係位於一閘極金屬接觸墊，該閘極端係位於一閘極多晶矽結構，該閘極金屬接觸墊係位於相鄰之一第一導電型之一第一多晶矽結構與一第二導電型之一第二多晶矽結構上方，該第一齊納二極體係位於該第一多晶矽結構與該第二多晶矽結構之間，該第二多晶矽結構係延伸連接該閘極多晶矽結構，該閘極金屬接觸墊係透過至少一第一插塞(plug)電性連接該第一多晶矽結構，並透過至少一第二插塞電性連接該第二多晶矽結構，該第一多晶矽結構與該閘極多晶矽結構間之該第二多晶矽結構係作為該第一電阻，該第二插塞與該閘極多晶矽結構間之該第二多晶矽結構係作為該第二電阻。
2. 如申請專利範圍第1項之一種具有一突波電壓消除電路之功率半導體晶片，其中，該第一多晶矽結構、該第二多晶矽結構與該閘極多晶矽結構係位於同一個多晶矽層，並且，該第二多晶矽結構係環繞該第一多晶矽結構。
3. 如申請專利範圍第1項之一種具有一突波電壓消除電路之功率半導體晶片，其中，該閘極多晶矽結構上方覆蓋有一閘極金屬層，該閘極金屬層與該閘極金屬接觸墊係位於同一個金屬層。
4. 如申請專利範圍第1項之一種具有一突波電壓消除電路之功率半導體晶片，其中，該功率電晶體結構係一金氧半場效電晶體(MOSFET)結構。