TWI332261B - A fabrication method of stacked multibit sonos type flash memory - Google Patents
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1332261 九、發明說明： 【發明所屬之技術領域】 本發明涉及一種堆疊型SONOS式快閃記憶體結構及其製作 方法，特別是一種具有一下部SONOS型快閃記憶體與一上部 SONOS型快閃記憶體之二元件，並將上部s〇N〇s型快閃記憔 體元件與下部SONOS型快閃記憶體元件背對背堆疊，使其 浮動閘極快閃記憶體之資料儲存能力倍増，以達到大幅降低製造 成本的一種堆疊型SONOS式快閃記憶體結構及其製程方法。 【先前技術】 傳統浮動閘極快閃記憶體，係利用基本數位資料儲存觀 念，〇為低位階，而Ί”為高位階，來做寫入及抹除資料的動作。 尚位階Ί”是電子藉由通道熱電子(Channe| Hot &ectr〇n CHE)注 入浮動閘極（稱為寫入）。低位階”〇”是電子藉由F_N穿透 (Fowler-Nordheim Tunneling)而由浮動閘極抹除。 另一種近年興起之氮化妙儲存(Nitride Storage)快閃記憶體， 疋利用氮化矽(SiN) ’使其夾於兩層氧化層之中，成為「氧化層_ 氮化矽-氧化層」(Oxide-Nitride-Oxide，0N0)結構。並利用此〇N〇 來取代金氧半導體場效電晶體(MOSFET)中之閘極氧化層，使其成 為電荷儲存層。此快閃記憶體之結構係為「矽-氧化層_氮化矽_氧 化層-矽」（Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)，故也稱 為SONOS記憶體。其利用通道熱電子將電子注入氮化石夕層(稱為 寫入）’熱電洞(HotHole, HH)可將同一位置之電子中和而為抹除。 對SONOS f己憶體而言，電荷儲存位置可在儲存層之左側或右
P070020-TW 5 側，其位置決定於寫入電壓是加在源極或没極。因此可得到兩位 疋之儲存’並較傳統單位元浮動閘極記憶體增加兩倍之記憶體儲 存量。然而，此種方法在實際作動時會有一明顯缺點，即寫入之 電子與抹除所需之電洞會有不匹配(Mis_match)現象。如寫入抹除 之次數增加，不匹配現象益形嚴重進而造成抹除之臨界電壓產生 飽和現象，而無法有效的抹除電子。另一問題為電荷受到漂移及 擴散造成微小移動，電荷儲存層會有電荷重新分配情形發生，進 而降低電荷保留能力。然縱使有以上待解決課題，此SONOS快 閃§己憶體已由美商超微(AMD)驗證完成並已量產。 【發明内容】 本發明之目的騎加快閃記憶體之資_存能力，估計可由 傳統二位元/四位階增加至四位元/十六位階，若桃合上多位階晶 f (Multi Level Chip, MLC)技術，即每位元有四位階，則此新結構 層 β大，增加儲存能力為四位元/兩百五十六位階。此新型結構具有 P SONOS型快閃記憶體與一上部sonos型快閃記怜f 广元件，㈣結構由下社之順序包括:―絲闕、j體之 〇、一控制閘極層、-第二層ΟΝΟ以及一磊晶層。 刖 本發明之製財法，分為Α_Α，方向製程與β·β，方向製程， 其中該A_A，方向製作方法包含下列步驟： *： ； .11切以紐定義、_、光阻去除，使其形
P070020-TW 6 A_A’方向製 程， 成主動區域/淺渠溝隔離區域； :利用氮化梦當硬遮光膜，把多晶相離子餘刻定 > 義出來； ::夕基體以離子蝕刻’並形成淺渠溝隔離區域； /Wv方向製.^冓隔離區域以高密度電漿沈積氧化物填滿； 、·㈣度電浆沈積氧化物以化學機械研磨加以平坦 化’且高密度電漿沈積氧化物以姓刻回爛氮化 其中㈣界面之高度，該氮化石夕隨後以熱磷酸去除之； ，/、 ~方向製作方法包含下列步驟： Β Β方向製程一：如α_α’方向製程六形成第一層電荷儲存層、多 Β Β，方向# 钟’隨後全面性沈積氮化糾為硬遮光膜； 製 "1切以級定義、_、光阻去除，使其形 成閘極區域； Β-Β，方向製程三：利用氮切當硬遮光膜，把多晶梦以離子侧 定義出來； =Β方=程四·絲溝隔離區域以高密度電漿沈積氧化物填滿； Β-Β，方向製程五：高密度賴沈積氧化物以化學機械研磨加以平 坦化，且咼密度電漿沈積氧化物以飯刻回蝕到 氮化石夕界面之高度，該氮切驗以熱磷酸去 除之； ΒΒ方向$•程/、.沈積第—層電荷儲存層、蟲晶層以及氮化石夕； Β-Β，方向製程七：氮化糾光岐義並以離子_來形成閉極區 域； Β-Β’方尚製程人··以高斜角離子植人形成汲極和源極。
P070020-TW 7 1332261 細說明如7發細概與實作’賊合圖示在實施方射詳 術内容壬何熟習相關技藝者了解本發明之技 熟習相關減*根縣朗書所揭露之絲及圖式，任何 …、i者可輕易地理解本發明相關之目的及優點。 【實施方式】 月 > 閱圖-所示’係為本發明之結構剖面示意圖。 隹且型SONOS式快閃記憶體結構具有一下部s〇N〇s型快 • _憶體元件1與—上部S〇N〇S型_記憶體元件3，而其結 構由下而上之順序包括： 一石夕基體層11，用於當作下部S0N0S型快閃記憶體元件] 之通道，該通道兩側設有一汲極111及一源極112; 一第一 ΟΝΟ (氧化層-氮化矽-氧化層）12，用於當作下部 SONOS型快閃記憶體元件1之電荷儲存層121篇電荷儲存層u 可以疋一奈米結晶體(Nano-crystal)、可以是一豐梦氧化物(sj_rjch Oxide，Si2-X0)、也可以是一含氫氧化物(H+ Containing Oxide)所取 • 代。 一控制閘極層21，用於隔離下部SONOS型快閃記憶體元件 1及上部SONOS型快閃記憶體元件3，而該控制閘極被下部 SONOS型快閃記憶體it件1及上部SONOS型快閃記,|t體元件3 所共用;該控制閘極層21係由一多晶石夕2所形成，且控制閘極層 21之兩端分別填滿一高密度電漿沈積氧化物(High Density - Plasma Chemical Vapor Deposition, HDP-CVD)211，該高密度電 ， 漿沈積氧化物211也可以用一四乙基正石夕酸鹽 (Tetraethylorthosilicate，TEOS)或其它具有良好填洞能力之介電
8 P070020-TW 1332261 層所取代。 ‘ 一第一 ΟΝΟ(氧化層-氮化石夕_氧化層）32，用於當作上部 " SONOS型快閃記憶體元件3之電荷儲存層321;該電荷儲存層 - 321可以是一奈米結晶體(Nan〇-crystal)、可以是一豐石夕氧化物 (Si-rich Oxide，Si2-xO)、也可以是一含氫氧化物(H+^〇ntajnjng Oxide)所取代。 一遙晶層31，用於當作上部S0N0S型快閃記憶體元件3之 通道’該通道兩側有一汲極311及一源極312。 • 本發明具有數個電壓節點可讓上部SONOS型快閃記憶體元 件1及下部SONOS型快閃記憶體元件3分別單獨工作。而上、 下兩快閃記’It體元件之右半段位元與左半段位元也可分別控制而 不會相互干擾。 *月參閱圖一所示，係為本發明之上視佈局示意圖。 堆疊型SONOS式快閃記憶體結構之製作方法，可由A_A，方 向製程與B_B’方向製程來看。首先主動區域(Active
Area, AA)41 與淺渠溝隔離(Shallow Trench Isolation, STI)區域 42 會在 A-A，方 鲁向形成’隨後以硬遮光膜(Hardmask)在Β·Β，方向形成間極區域 43 ° 明參閱圖二，係為本發明Α_Α，方向製作流程示意圖。 Α-Α’方向製作方法之步驟包含下列製程： Α-Α方向製程一：沈積電荷儲存層、多晶矽以及氮化矽1000 ; *如圖二Α所示’第一〇Ν〇 (氧化層_氣化石夕_氧化層)12沈積在 ^白石夕基體11做為下部元件之電概存層121。再沈積多晶石夕2。 * =後再沈積氮化碎4，而該氮化妙4之厚度為2GG〜3QGnm，並將
9 P070020-TW 161 其定義為絲區域4彳/絲溝隔離區域a之侧硬遮光膜。 其中該電荷儲存層12可以是—奈米結晶聊咖…細丨）、 可以是-豐魏化物(SRidi 0xide，Sj2x〇)、也可以是—含氫氧化 物(H Containing Oxide)相互取代。 ,A A方向製程氮化石夕以光阻定義、似彳、光阻去除，使其 形成主動區域/淺渠溝隔離區域1〇〇1 ; 如圖二B所示，以光阻在氮化石夕4上定義出主動區域41/淺 渠溝隔離區域42。空極之氮化梦4由侧去除，而停在多晶石夕 2上以露出淺渠溝隔舰域々以便隨後之絲體Μ侧。去除 光阻以露出殘留之氮化石夕4。 ,、 方向製程二：利用氮化石夕當硬遮光膜，把多晶石夕以離子蝕 刻疋義出來1002。 如圖三C所示， 用離子钱刻5定義， 層)12。 多晶矽2會以氮化矽4當作硬遮光膜，再利 該侧停在第-0N0 (氧化層-氮化石夕_氧化 Α·Α’方向製程四 1003。 *矽基體以離子蝕刻，並形成淺渠溝隔離區域 隔離區所不’卿基體11以離子_ 5，使其形成淺渠溝 1004 來修補離早· ’ ” 暴體1離子餘刻5之後，必須使用氧化 (CornerRgu ^財基體11表面之損傷，_可形劾之圓化 咖吟淺縣可填人高蚊電漿沈魏化物211以
P070020-TW 1332261 形成隔離區，隨後用高溫退火使之緻密化。其中該高密度電漿沈 積氧化物211可用一四乙基正矽酸鹽取代之。 A-A’方向製程六：高密度電漿沈積氧化物以化學機械研磨加以 平坦化，且咼密度電漿沈積氧化物以蝕刻回蝕到氮化矽界面之高 度’該氮化矽隨後以熱磷酸去除之1〇〇5 ; 圖二F所示，利用化學機械研磨（Chemical Mechanical
Polishing)將面密度電漿沈積氧化物211平坦化，再將高密度電漿
沈積氧化物211以侧_到氮切4界面之高度，該氮化石夕4 隨後以熱磷酸去除之。 請參閱圖四，係為本發明Β·Β，方向製作流程示意圖。 Β-Β方向製作方法之步驟包含下列製程： Β_Β’方向製程一 ··全面性沈積氮化石夕於圖三F所形成之結構 以為硬遮光膜2〇〇〇 ; 如圖四A所示’全面性沈積氮化梦4於多晶石夕2，而該氮化 石夕4之厚度為2〇Q〜3(X)nm，並將狀義出閘極區域奶。 方向製^.氮化妙以光阻定義、#刻、光阻去除，使 其形成閘極區域2001 ; 。四所不，以光阻在氮化石夕4上定義出閘極區域43。空 礦區之氮切4由_絲，並絲光阻以露域留之氮化石夕4。 洲向製程三：_氮化料硬遮細，把多晶梦以離子 蝕刻疋義出來2002 ; 離手所示，多祕2會以氮切4 #硬遮光膜，再利用 層)12定義，該_亭在第一 ONO (氧化層-氮化石夕-氧化
P070020-TW
II 1332261 B-B’方向餘四··縣溝_區域㈣密度魏沈積氧化物 填滿2003 ; 如圖'D所示’使用氧化來修補離子飯刻對側壁表面之損 傷並填入间密度電聚沈積氧化物211以形成隔離層。其中該高 密度電漿沈積氧化物211可用—四乙基正賴脾代之。 BB方向製程五：高密度電漿氧化物以化學機械研磨加以平 坦化’且高密度電漿沈積氧化物以侧回烟氮化料面之高 度，該氮化矽隨後以熱磷酸去除之2004 ; S四E所示’利用化學機械研磨(chemjca| Mechanjca| P〇_ng)將前面沈積之氧化物211 +坦化，再將高密度電浆沈積 氧化物211以侧回钱到氮化石夕4界面之高度，該氮化石夕4隨後 以熱磷酸去除之。 到達該製程，其下部S0N0S型快閃記憶體元件，結構大體 已完成，除m極111及源極112之摻雜外。此捧雜將於上部 S0N0S型快閃記憶體元件3結構完成後一併形成。 B-B方向製权六·沈積電荷儲存層、蠢晶層及氮化石夕2⑽5。 如圖四F所示’沈積第二0N0 (氧化層-氮化石夕_氧化層)32在 控制.2與高密度電漿氧化物211隔離層上以為上部s〇N〇s 型快閃兄憶體元件3之電荷儲存層321。其沈積方法與前述第一 層0N0 (氧化層-氮化石夕-氧化層)12相同，故不再贅述。隨後沈積 磊晶層31及氮化矽4於第上ΟΝΟ 32上。 上部SONOS型快巧記憶體元件3，會與下部s〇N〇s型快 閃記憶體元件1背對背堆疊。 ' B-B’方向製程七：氮化料雜定義並以離子侧來形成間
P070020-TW 1332261 極區域2006。 如圖四G所示，氮化矽4以光阻定義出閘極區域43,隨後以 離子蝕刻5逐步將磊晶層3彳、第二〇N〇 (氧化層_氮化矽_氧化 詹)32、高密度電襞沈積氧化物211、第一 〇N〇(氧化層-氮化石夕_ 氧化層)12等去除’並在石夕基體μ上形成一淺渠溝隔離區域42。 此淺渠溝瓣區域42之深度必職確計算露丨之⑦基體^以便 於沒極111、源極112之離子植入及隨後之橫向擴散(Lateral Diffusion)而達到元件工作時通道之形成。 B_B，方向製程八：以高斜角離子植入形成沒極與源極2007。 如圖四Η所示，利用尚斜角離子來植入，以形成沒極⑴盥 源=2。至此製程，本發明堆疊型s〇N〇s式快閃記憶體結構 之、、Ό構已完成。 明，露如上，然其並非用以限定本發 A夕^ 衫脫離本發明之精神和範圍内，所 利佯嘆太均屬本發明之專梅魏圍，因此本發明之專 鄉魏_縣·書_之申料·_狀者為準。 【圖式簡單說明】 圖一係為本發明之結構剖面示意圖。 圖=係為本發明之上視佈局示意圖。 ，三係為本發明之Α·Α，方向製作流程示意圖。 圖二A係為本發明之Α·Α，方向製程—結構 圖二Β係為本發明之Α-Α，方向製程 、… m - η 長一結構示意圖。 圖二C係為本發明之α-Α，方 圖三D係為本發明之Α·Α， —構不思圖。 万向製程四結構示意圖。 13
P070020-TW 圖 E係為本發明之Α·Α，方向製程五結構示 圖二F係為本發明之Α·Α， 〜 圖四係為本發明之Β·Β，方向製圖 圖四Α係為本發明之Β_Β，方向製^^圖二 圖四Β係為本發明之β·Β，方二二j 圖四C係為本發明之B_B 彳〜。構不意圖 圖四〇係為本發明之B_B，方向餘= 圖四F係為本發明之B_B，方向餘: 圖四G係林㈣之Β·Β，方向 _係為本發明之Β·Β，方向製程八 方向製程五結構示： 【主要元件符號說明】 1- 下部SONOS型快閃記憶體元件 11- 矽基體 111-汲極 112-源極 12- 第一 ΟΝΟ 121-電荷儲存位置 2- 多晶石夕 21-控制閘極層 211-高密度電漿沈積氣化物 3- 上部SONOS型快閃記憶體元件 31-蠢晶層 311-汲極 312-源極 1332261 32-第二0N〇 321 _電荷儲存位置 : 4-氮化矽 - 41-主動區域 42- 淺渠構隔離區域 43- 閘極區域 5- 離子蝕刻 6- 尚斜角離子植入 • 1000-A-A’方向製程一 1001- A-A’方向製程二 1002- A-A’方向製程三 1003- A-A1方向製程四 1004A-A’方向製程五 1005-A-A’方向製程六 2000- B-B’方向製程一 2001- B-B’方向製程二 _ 2002-B-B’方向製程三 2003- B-B’方向製程四 2004- B-B’方向製程五 2005- B_B’方向製程六 2006- B-B，方向製程七 2007- B-B’方向製程八
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Claims (1)
1332261 十、申請專利範園·· 1. -種堆疊变SONOS式快閃記憶體結構，具有一下部s〇N〇s 型快閃記憶體與-上部SONOS型快閃記憶體之結構元件，而 該SONOS式快閃記憶體之結構由下而上之順序包括 -石夕基體層，用於當作下部SON〇s型快閃記憶體元件之通 道，該通道兩側設有一汲極及一源極； 第ΟΝΟ (氧化層-氮化石夕_氧化層），用於當作下部sonos 型快閃§己憶體元件之電荷儲存層； -控制閘極層，用於隔離下部s〇N〇s型快閃記憶體及上部 SONOS型快閃a憶體，而該控制閘極被下部及上部s〇N〇s 型快閃記憶體所共用； 第一〇NQ (氧化層-鼠化石夕-氧化層）’用於當作上部sonos 型快閃記憶體元件之電荷儲存層； -蟲晶層，用於當作上部S0N0S型快閃記憶體元件之通道， 該通道兩側設有一沒極及一源極。 2. 如申請專利範圍第1項所述之堆疊型s〇N〇s式快閃記憶體結 構’其中該上部SONOS型快閃記憶體元件，會與下部s〇N〇s 塑快閃記憶體元件背對背堆疊。 3. 如申請專利範圍第1項所述之堆疊型SONOS式快閃記憶體結 構’其中該第-ΟΝΟ之電荷儲存層可以是奈米結晶體。 4·如申請專利範圍第1項所述之堆疊型SONOS式快閃記憶體結 構，其中該第一〇N0之電荷儲存層可以是一豐矽氧化物。 5·如申請專利範圍第1項所述之堆疊型SONOS式快閃記憶體結 構/、中該第一 0N0之電荷儲存層可以是一含氣氧化物。 6·如申请專利範圍第1項所述之堆疊型SONOS式快閃記憶體結 16 P070020-TW 1332261 構，其中該控制閘極層係由一多晶碎所形成。 7_如申請專利範圍第1項所述之堆疊型SONOS式快閃記憶體結 - 構’其中該控制閘極層兩端分別填滿一高密度電漿沈積氧化物。 • 8· *申請專利範圍® 7項所述之堆疊S SONOS式快閃記憶體結 構’其中該尚密度電漿沈積氧化物也可用一四乙基正石夕酸鹽取 代。 1 9·如申請專利範圍第1項所述之堆疊型SONOS式快閃記憶體結 構，其中該第二〇N〇之電荷儲存層可以是一奈米結晶體。。 • 1 〇_如申請專利範圍第1項所述之堆疊型SONOS式快閃記情體社 構，其中該第二勤之電荷儲存層可以是一石夕豐氧^體、··。 11·如申請專利範圍第1項所述之堆疊型SONOS式快閃記憶體結 其中該第二ΟΝΟ之電荷儲存層可以是-含氫氧化物。、° •一種堆疊型SONOS式快閃記億體結構之製作方法，分為α_α， 方向製程與Β-Β’方向製程’使其產生下部s〇N〇s型快閃記憒 體元件與上部SONOS型快閃記憶體元件之結構；、° μ ^ 其中該Α-Α’方向製作方法包含下列步驟： 八八方向製程—：沈積電荷儲存層、多晶料及氮化石夕； Α-Α方向製程二：氮化㈣光阻定義、侧、細去除，使其 ， 形成主動區域/淺渠溝隔離區域； Α Α方向製程三：糊氮化碎當硬遮光膜，把多㈣以離子钱 刻定義出來； A方向軸四：絲舰離子侧，郷錢渠溝隔離區域； ’ ’方向t程五’淺渠溝隔離區域以高密度電漿沈積氧化物填 滿； P070020-TW 17 方向製程六：高密度電漿沈積氧化物以化學機械研磨加以 平坦化，且高密度電漿沈積氧化物以蝕刻回 蝕到氮化矽界面之高度，該氮化矽隨後以熱 t 構酸去除之； β 方向製作方法包含下列步驟： 方向製程-：如A-A，方向製程六，全面性沈積氮化石夕於其 Β β 上； 向氣程二：氮化石夕以光阻定義、钮刻、光阻去除，使其 β β 形成閘極區域； 方向製程三：利用氮化石夕當硬遮光膜，把多晶石夕以離子钱 ^ ^ 刻定義出來； 七方向製程四：淺渠溝隔離區域以高密度電毁沈積氧化物填 滿； ' 方向製程五：向密度輯沈積氧化物以化學機械研磨加以 平坦化，且尚密度電漿沈積氧化物以蝕刻回 侧氮化石夕界面之高度，該氮化石夕隨後以熱 填酸去除之； =方向製程六：沈積電荷儲存層、蟲晶層以及氮化石夕； 方向製程七：氮化石夕以光阻定義並以離子餘刻來形成閘極 區域 13:::2,:以高斜角離子植入形成汲極和源極。 結構:=第述之堆疊型S0N0S式快閃記憶體 構^ 其中該上部S〇N〇S型快閃記憶體元件結 下部SONOS型快閃記憶體树結構背對背堆疊。 P070020-TW 奈米結晶體。-中μ A-A方向製程之電荷儲存層可以是- 結第I12項所述之堆疊型S0N〇S式快閃記憶體 豐St ‘其中該Μ’方向製程之電荷儲存層可以是一 構申圍第^項所述之堆叠型S〇N〇S式快閃記憶體 含氫氧化物。’該Μ方向製_荷儲存層可以是一 第12項所述之堆疊型s_式快閃記憶體 作=’射該A_A’方向製程之高密度電漿沈積氧化 用四乙基正石夕酸鹽取代。 觸12 物4請㈣式快閃記憶體 製作方法’其中該Β-Β，方向製程之電荷儲存層可以是- 不^}^、、’口晶體〇 範圍第12項所述之堆叠型s〇N〇s式快閃記憶體 i魏⑽方法，其中酬，方向製程之電荷儲存層可以是一 2〇= 利範圍第12項所述之堆疊型S0N0S式快閃記憶體 二之作方法’其中該B-B，方向製程之電荷儲存層可以是一 3氣氧化物。 利範圍第Ο項所述之堆疊型S〇N〇S式快閃記憶體 氡作:法，其中該B_B，方向製程之高密度電聚沈積氧化物 T用一四乙基正石夕酸鹽取代。 P070020-TW
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| TW96117928A TWI332261B (en) | 2007-05-18 | 2007-05-18 | A fabrication method of stacked multibit sonos type flash memory |
Applications Claiming Priority (1)
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| TW200847406A TW200847406A (en) | 2008-12-01 |
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| TW (1) | TWI332261B (zh) |
-
2007
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|---|---|
| TW200847406A (en) | 2008-12-01 |
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