TWI329355B - Self aligned shallow trench isolation with improved coupling coefficient in floating gate devices - Google Patents

Description

1329355 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種用於製造浮點閘（FG)裝置之方法，該 方法用於製造超高密度之非揮發性記憶體（NVM)，還係關 於該等裝置本身。詳言之，本發明係關於一種用於製造FG 裝置之方法，該FG裝置包括自行對準之淺槽隔離（SA STI)，及係關於該等FG裝置本身。一些NVM之實例包括： 可清除程式化唯讀記憶體（EPROM)、電子式可清除程式化 唯讀記憶體（EEPROM)及快閃式記憶體單元。 【先前技術】一_ NVM廣泛地應用於商業及軍用裝置及設備中，例如手持 電話，無線電及數位相機。此等電子裝置之市場持續需求 較低電壓、較低功率消耗及縮小晶片尺寸之裝置。 快閃式記憶體或快閃式記憶體單元包括一於控制閘（CG) 及通道區間具有一（或複數個）浮點閘（FG)之MOSFET(金屬 —氧化物一半導體場效應電晶體），該FG和該CG藉由一介 電薄層分開。隨著製造技術之改良，已將FG尺寸及FG間之 間隔減小為次微米級。該等裝置基本上係小型EEPROM單 元，於該EEPROM單元中，電子（或電洞）經由氧化物障壁射 入FG中。儲存於該FG中之電荷修改該裝置臨界電壓。以此 方式，對資料進行儲存。該CG控制該FG。與該FG及CG間 之重疊部分相關之該FG與CG之耦合率應盡可能大。其影響 該快閃式記憶體之讀/寫速度。此外，該耦合率越佳，該儲 存單元之所需操作電壓減小得越多。

O:\89\89231.DOC 1329355 一已知FGi己憶體之缺點係它們於FG及CG間具有小輕合 率。 藉由 US-6403421 及IEDM Tech. Digl994之61-64頁，製造 具有一 SA-STI單元結構之FG型之半導體NVM裝置係已知 技術。該製造SA-STI單元之流程使用常規技術，例如於 US-64〇3421之圖4及5中所示。首先’於一半導體基底之頂 部形成由一閘氧化物、一 FG多晶矽及一覆蓋氧化物形成之 堆疊層。其次，藉由對該三層進行圖案化而定義一槽隔離 區域，接著’進行槽蝕刻並用低壓化學氣相沉積法 (LP-CVD)Si02進行填充。隨後，向後蝕刻該lP_cvd Si〇2 直到該FG多晶矽之側壁被暴露出來。之後，形成一中間多 介電質（ΟΝΟ)和一控制閘多晶矽，接著進行堆疊閘圖案化。 該上述製程之一缺點係藉由相同之抗蝕劑遮罩進行該F(J 及STI圖案化，也就是，對該FG多晶矽和該矽基底中之槽同 時進行蝕刻。於該蝕刻過程中，於該結構之頂部應出現足 夠之遮罩，或如此之一厚抗蝕劑層，從而不會侵蝕FG多晶 矽（於其不應被除去之處）〇如果於該STI蝕刻過程中該抗蝕 劑消失，則將以相同蝕刻率蝕刻該矽基底及該多晶矽， 因此使該FG惡化。所以，需要一厚抗姓劑層。然而，使用 厚抗钮劑層將使裝置之尺寸變大，此因為如果厚層位於頂 部，則不可能暴露具有較小尺寸之裝置。於基底上同時钱 刻FG多晶矽及STI區，係不利於持續縮小裝置之尺寸。 【發明内容】 本發明之一目的係提供—抬田&由丨 扠供種用於製造FG半導體裝置之方

O:\S9VS923l.DOC 1329355 法’當進-步縮小裂置尺寸時可容易地使用該方法。 藉由根據本發明之一方法及一裝置來實現上述之目的 本發明提供一種用於在具有一表面之基底上製 閘型半導體裝置之方法。該方法包括·· •一 -於該基底表面上’形成一堆疊層’該堆疊層包括' 膜層（較佳係-穿隨絕緣層）、一第一浮點閘材料層及牲 #料層， 傅往 -藉由該堆疊層及於該基料形成至少—個關區域，類 =如二淺槽隔離㈣區域’該第—浮點閉材料層從而 丹百一上表面及各側壁， _除去該犧牲材料’從而留下一藉由該絕緣區及該 點閘材料層之上表面所定義之空腔，及 声二浮點閉材料層填充該空腔，該第一浮點 層及該4二浮點閘材料層從而一起形成一浮點閉。 -根據本發明之上述方法之優 方法執行過財可被隸4牲材科層於該 ^ ^ 硬料。可利用-例如抗餞劑 ㈣犧牲材科層形成—硬料，或者利用其有選 擇地除去該犧牲材料層之各部分。該遮罩層不需宜 =:小藉由上述方法所形成之半導體裝置之尺寸。: 需要二=料層時完全除去該遮罩層，則亦將除去 有用純 層之部分，但將被形叙該袭置之 損壞或變薄。此外，藉由"二浮點間 、〃工腔’該空腔係藉由除去該厚犧牲材料層形 、’使得該第二浮點閑材料層及該第一浮點閑材料層一

O:\89\8923I.DOC 1329355 起形成該浮黠閘，’與先前技術之浮點閘裝置相比，可獲得 一較高浮點閘。如稍後（參看下面）不但於該浮點閘之頂部， 而且於其側壁處，形成一控制閘，因此隨著該浮點閘及該 耗合閘間所包括之該重疊區域被增大，於該浮點間及該控 制閘間可獲得一較高耗合。 於填充該空腔後，局部除去該隔離區域以便局部暴露該 浮點閘之側壁。較佳地於該浮點閘及控制閘間形成一中間 層介電質後，可在該浮點閘上形成一控制閘。藉由於形成 該控制閘之則暴露該浮點閘之各側壁，該浮點閘及該控制 閘間之該耦合被增大。根據一實施例，當除去該隔離區時， 完成此舉以便完全暴露該第二浮點閘之各側壁及局部暴露 該第一浮點閘材料層之側壁。其有利於於該浮點閘及該控 制閘間獲得一較大耦合。 X工 根據本發明之-種方法，可進_步包括於該第—浮點開 材料層及該犧牲材料層間形成一保護層。於除去該犧牲材 料層過程中，此一保護層保護該浮點閘層。 :用之犧牲材料例如可以係一氮化物層、_氧化物層或 一碳化矽層❶然而，該列舉並非窮舉。 7根據本發明之一種方法，可進一步包括，於填充該空 後’除去於該空腔外侧出現之浮點閘材料。當執行該步 後該新形成之浮點閘之上表面位於與該隔離區域之上 面相同之平面上。可藉由拋光’例如藉由化學機械抱 (CMP)除去該浮點閘材料。 較佳地 起形成該浮點閘裝置之該第一浮點閘材与

O:\89V89231.D0C 1329355 及該第一浮勤閘材料層係相同之材料 本發明還提供一種浮點閘型半導 等體裝置。此種裝置包括： 一具有一表面之基底， --於該表面上之堆疊層，包括—絕緣 閘材料層，及 乐子點 极-於該第-浮關材料層上分別沈積之第：浮點 料層，該第一及第二層一起來点— 材 矛^ 起形成一洋點閘。 一起形成一浮點閘之被分別沈 H, ^ ^ 只 < —子點閘材料層，於 取終裝置中係可視的，例如， ^ - 曰由一電子顯微鏡或任何 他5適之成像裝置。如果對該二 '、 、、孚 . 一子砧閘材料層採用佈植之 閘材枓，例如佈植之多晶石夕，則藉由 術（TEM)，可看見-淫劻„爲„ 飞罨子.，、，員微 J有見一子點間層間之介面，此因爲可 閘材料晶粒，例如多晶矽晶 “ l里次再在δ亥介面處之邊界。 如果使用原地摻雜之浮點問材料，例如原地摻雜之多晶 石夕’該一浮點閘層間之介面 積之哕津 ’、的，因為已經首先被沈 子閘層之一部分於-襯塾氧化過程中被氧化，該 襯塾氧化係用於修復藉由該槽餘刻引起之損傷。該氧化= 驟於該槽之内壁處及同時於 乂 ，予點閘層之自由表面處 '-隔離槽覆蓋膜層’例如由氧化矽構成 '然而，該第 一汙點閘材料層於其側面 昜德"甚士 ）-有乂種襯墊乳化物’所以於 取後之裝置中能夠看出該完整浮點 種襯塾氧化物所覆蓋。 〃又-4分被此 本發明進一步提供一種非 ^ ^ 己隐體該非揮發性記 匕體i括根據本發明及如前 所述之丰導體裝置。該記憶體

0Λ8败《31.D0C 1329355 例如可以係一 千夬.閃式記憶體或— EEPR〇m 〇 性 發 圍 藉由下述結合附圖之詳細說明， 、特徵及優點將變得非常明顯， 明之原理。此描述僅針對實例， 。下面引用之該等參考圖係指該等附圖。 本發明之此等及其它特 該說明利用實例說明本 而不會限制本發明之範 【實施方式】 本發明將根據特定實施例及參考某些附圖進行說明但 本發明不局限於此。本發明由所附申請專利範圍進行定 義。該等所述圖式僅係示意性，而非限制性的。於該等圖 式中’為了說萌之目的’某些元件之尺寸可能被誇大及沒 按比例繪製。本說明和巾請專利範圍中使用了術語" 包括"，但它不排除其他元件和步驟。當涉及單數名詞時， 使用了詞語"一"或"該"，此亦包括複數個該名詞，除非另外 特別指明。 根據本發明，於一第一步驟中，提供一基底2或在一基底 上提供一井（well)。於本發明之各實施例中，該術語"基底" 可包括任何於下面之材料或可被使用之材料，或者於其上 可形成一裝置、一電路或一磊晶層。於其他可替代之實施 例中’該基底可包括一半導體基底’例如一推雜碎、一 砷化鎵（GaAs)、一鎵砷磷（GaAsP)、一鍺（Ge)、或一矽鍺（SiGe) 基底。除可包括一半導體基底部分外，該"基底"還可包括 一例如Si〇2或Si#4層之絕緣層。從而，該術語基底也包括 位於玻璃上之矽基底、位於藍寶石上之矽基底。該術語"基 底從而一般用於定義此種層元件：該層位於一所考慮之層 O:\89\8923I.DOC •12- 1329355 或部分下面。牝外，該"基底”可以係于其上形成一層之任 何其他基底，例如一玻璃或金屬層。下面，將參照矽製程 來主要介紹製程，但熟悉此項技術者將理解本發明可基於 其他半導體材料系統實現，並且熟悉此項技術者能選擇合 適之材料作為下面所述之該等介電質及導電材料之等同 物。 如圖1所示，於該基底2，例如一矽基底之頂部，較佳地 藉由在一氧蒸汽環境中' 於大約6〇〇和丨〇〇〇。〇間之一溫度進 行熱生長至大約6到15奈米間之一厚度，而形成一穿隧絕緣 層4或穿随氧㈣，例如包括二氧切。作爲替代，可使用 帶有原地蒸汽產生（ISSG)之快速熱氧化（RT〇)來獲得該穿 隨氧化層4。 於該穿隧絕緣層4之頂部，沈積一第一浮點閘層6，例如， 夕as石夕層，其係一薄層，例如，具有大約$ 〇奈米之厚度 及在任何情況下都比待形成之浮點閘24之總厚度薄。該第 一浮點閘層6將於以後與一第二浮點閘層22 一起形成該fc 24。如果該第一浮點閘層6係一多晶矽層，則其沈積較佳地 藉由CVD程序凡成。s玄多晶石夕層6之摻雜係於沈積過程中 於原地完成，例如藉由將砷或磷化氫加入一矽烷環境中， 或者藉由一離子佈植程序，例如使用應用於一本質多晶矽 層之神、碟或蝴離子。 於該第-汙點閘層6之頂部，形成一犧牲層8，例如，由 例如氮化物層、Si〇2、或碳化石夕層之絕緣層構成。其他材 料也能夠用於該犧牲層8，但它們於標準之半導體製程中常

O:\89\89231.DOC -13- •不谷易此口。該犧牲層8之厚度係，使該層8之厚度連同 該，一浮點間層6之厚度大體上等於待形成之該浮點間24 之居度。該犧牲層厘ρ 子度可以例如係大約100奈米。 ^犧牲層8及該第一洋點閘層6間可形成、生長或沈 …°選擇之保漢層9 ’例如_薄氧化物層。該保護層將於 i :美之除去該犧牲層8之製程中保護該浮點閘6，特別係於 ‘、、 J之清況下。藉由該犧牲層8形成該覆蓋層14(見下 面）之同時，除去該額外層。 〜隹疊之頂部知加__遮罩（未示出），其用於定義該活 性、浮點閘及_離區域。以連續之鞋刻步驟對該犧牲層8、 第一洋點閘層6、穿随絕緣層4及該基底2上之一槽1〇進行敍 刻該姓刻後及除去該遮罩之任何剩餘部分後之結果係於 圖2中示丨。該浮點閉之第一部分12已經形成，於該第一部 分之頂部產生從該犧牲層8形成之覆蓋層14。如果該遮罩於 該隨後蝕刻步驟過程中消失，則該犧牲層8用作一硬遮罩。 有I能提供—遮罩，該遮罩具有僅足夠用於㈣該犧牲層8 ，厚度。於钱刻該犧牲層8後，可除去該遮罩，亦即例如， 可在進订隨後蝕刻步驟之前將剩餘抗蝕劑剝去。 因為該浮點閘與該活性區域自行對齊，所以沒必要银刻 狹縫來分割相鄰浮點閘，並因此該STmiQ之寬度能夠較 小。該關聯增加之有效寬度增大了該電晶體之讀電流。 執行觀墊氧化以修復藉由該槽钱刻引起之損傷。 此可藉由於氮氣環境中進行一加熱製程、接著藉由—熱氧 化來完成。該氧化步驟於該槽1〇之内壁處形成一例如由氧

O:\89\8923I.DOC 1329355 化石夕構成之熇離槽覆蓋層（未示出）^注意，於該氧化步驟 中’該基底2及該浮點閘之第一部分12之自由表面都被氧 化。 於該氧化步驟後，利用絕緣材料16，例如氧化物（例如， TEOS或HDP氧化物）填充該槽ι〇β該絕緣層16可以係被沈積 之氧化矽層’例如藉由一低壓化學氣相沈積（LPCvd)程序 或藉由一電漿增強化學沈積（PECVD)程序，沈積厚度位於 大約300及1500奈米間。因此該淺槽1〇被完全填滿。於不同 於該淺槽10内側之區域，即下至由該犧牲層8所形成之該覆 蓋層14之上平®，使用化學機械拋光（CMP)程序或相似製程 (其中藉由該犧牲層8形成之該覆蓋層丨4被用作CMp之終止 層）’或者藉由一使用適合蝕刻劑或類似物之反應性離子蝕 刻（RIE)程序，實現除去該絕緣材料16(例如氧化矽），結果 絕緣體充滿了 STI區域丨8，如圖3所示。 除去該浮點閘之第一部分12頂部上之該犧牲覆蓋層14， 例如藉由濕式或一乾式蝕刻步驟或類似製程將其蝕刻 掉，從而留下藉由該STI 18及該浮點閉之第一部分12之上 表面所定義之空腔20。此外，還除去保護層9,如圖4所示。 、於一清洗步驟（例如一短暫HF浸潰）後，形成由FG材料構 成 第層，例如沈積由多晶矽構成之第二層。由FG材 料構成之該第―層較佳地具有與該第—層6相同之組 成。該第二阳材料層之厚度應填滿該印絕緣材料關之該 等空腔20。於與該等空腔2〇之内側不同之區域除去該第二 層例如，藉由拋光’尤其是，例如藉由㈤卜降

O:\S9\S9231.DOC -15· 1329355 至與該STI絕緣材料16相同之高度。該第二FG材料層之拋光 應該停止於該STI絕緣材料16上。用於多晶矽-CMP之研磨 劑或固定研磨料應以選擇性朝向氧化物為之。從與該等空 腔20内側不同之區域除去該第二FG材料層後之結果於圖5 中示出。該第二FG材料層之剩餘部分22形成該浮點閘之第 二部分，從而該浮點閘之該第一部分12及該第二部分22— 起形成該浮點閘24。 藉由濕式或乾式蝕刻，可向後蝕刻該STI絕緣材料1 6，但 應保持於該浮點閘之第一部分12之底部的上面，如圖6所 示。該蝕刻·顯辱該FG 24之該等側壁26之部分。該FG 24之 該側壁26之顯露部分可以僅係該FG 24之第二部分22之側 壁部分，或者係該FG 24之第二部分22之完整側壁部分，或 者係該FG 24之第二部分之完整側壁及該FG 24之第一部分 1 2之一部分側壁。由於FG側壁及該控制閘間之該容量，暴 露該FG 24之更多侧壁將增加FG 24與控制閘（將要形成的） 間之耦合。 下面，形成一中間多介電層28(IPD)，如圖6所示。該IPD 28較佳地包括複數種絕緣材料，例如一氧化物氮化物氧化 物（ΟΝΟ)層，並且可藉由常規之技術形成或生長。一 ΟΝΟ 層較佳地包括連續之二氧化矽層、氮化矽層及二氧化矽 層。該ΟΝΟ層之總共介電層厚度通常介於大約10至50奈米 間。 因為該浮點閘24具有與帶有STI之"標準"非揮發性記憶 體相同之形狀，所以與藉由”自行對齊''之STI來增加該耦合 O:\89\8923l.DOC -16- 1329355 之其他設計相反，該IPD可靠性係可相比的，該其他設計中 (額外）於該浮點閘材料上形成尖角，此降低了該非揮發性單 元之可靠性。 形成該IP D層2 8後，控制閘材料3 〇，例如多晶矽被沈積（較 佳地於原地摻雜），如圖6所示。該CG多晶矽層3〇之沈積可 藉由LPCVD程序或類似製程，以介於大約5〇及4〇〇奈米間之 一厚度來完成。藉由將合適之摻雜混合物，例如砷、磷化 氫加入至-㈣環境中，或藉由—離子佈植程序（它使用施 加於-本質多晶㈣之摻雜劑，例如，砰、鱗或硼離子）皆 可於沈積過裎中—於原地實現該〇(}層3〇之摻雜。 根據本發明，於形成NVM之最後一步中，使〇(}圖案化。 該控制閘遮罩之效果於圖6之橫截面中不能看到。該字元線 於垂直於圖6所示之截面圖中係可視的，如圖以及几所示。 之後，可應用熱悉此項技術者所公知之"標準"製程以實 現該記憶體單元，類似例如，源㈣及極成形、自行對齊金 屬石夕化（salicidation)等等。 應該理解，根據本發明，雖然於此討論了較佳之實施例、 特定之材料及製程步驟，但在不脫離本發明之範圍及精神 之It况下’可進彳于各種形式及細節上之變化或修改。 應該注意’上述之實施例係示意性說明本發明而非限制 本發明’並且熟悉此項技術者在不脫離所时請專利範圍 情況下’能夠設計出許多可替代實施例。於該等中請專利 範圍中’任何置於圓括號中之參考標記都不應解釋爲對本 發明之限制。詞語"包括"並不排除出現除申請專利範圍中

O:\89\89231.D0C -17- 丄329355 於一元件前之詞語"一”並不排 所列舉以外之元件或步驟 除出現複數個此種元件。 【圖式簡單說明】 圖係+導體基底之示意橫截面圖，於該半導體基底上 形成-由-穿隨絕緣膜層、一第一浮點閉材料層及一犧牲 材料層組成之堆疊。 圖2係於槽蝕刻後圖丨之示意橫截面圖。 圖3係以隔離材料填充該槽後圖2之示意橫截面圖。 圖4係除去該犧牲材料，從而於該隔離材料間形成空腔後 圖3之示意横截—Γ面圖。 圖5係根據本發明之-實施例以浮點閘材料填充該隔離 材料間之該等空腔後圖4之示意橫截面圖。 圖6係局部除去該隔離材料及形成一中間層介電質及該 控制閘材料後圖5之示意橫截面圖。 圖7a及圖7b係根據本發明之一實施例，分別經過一裝置 中之活性區域及經過一隔離區域，垂直於圖6所示之該橫截 面圖之方向的示意橫截面圖 在該等不同圖式中’相同參考數字係指相同或相似元件。 【圖式代表符號說明】 2 基底 4 穿隧氧化物層 6 第一浮點閘層 8 犧牲層 9 保護層 O:\89\89231.DOC •18- 1329355 ίο 12 14 16 18 20 22 24 26 28 30 槽 該浮點閘之第一部分 覆蓋層 絕緣材料 淺槽絕緣 空腔 該浮點閘之第二部分 浮點閘 該浮點閘之侧壁 中間'多介電層 控制閘材料 O:\89\8923I.DOC •19-

Claims (1)

1329355 7 ^今厂 第92134034號申請案申請專利範圍修正本99.03.31. 拾、申請專利範圍： -種用於在具有一表面之基底上製造浮動閘型半導體裝 置之方法，該方法包含： 5 _ ^該基底表面上，形成一堆疊層，該堆疊層包含-絕 5 緣膜層、一第一浮動閘材料層及一犧牲材料層， -通過該堆疊及進入該基底中形成至少一個隔離區域， 該第一浮動閘材料層從而具有一上表面及多個側壁， -除去該犧牲材料，從而留下一由該隔離區域及該第一 浮動閘材料層之上表面所定義之空腔，及 以具有側壁之一第二浮動閘材料層填充該空腔，該第 一浮動閘材料層及該第二浮動閘材料層從而一起形成 一浮動閘， -其中該隔離區域被除去以便完全暴露該第二浮動閘材 料層之側壁及部分地暴露該第一浮動閘材料層之側 15 壁。 2· —種用於在具有一表面之基底上製造浮動閘型半導體裝 置之方法，該方法包含： -於該基底表面上，形成一堆疊層，該堆疊層包含一絕 緣膜層、一第一浮動閘材料層及一犧牲材料層， 通過該堆疊及進入該基底中形成至少一個隔離區域， 該第一浮動閘材料層從而具有一上表面及多個侧壁， -除去該犧牲材料，從而留下一由該隔離區域及該第— 浮動閘材料層之上表面所定義之空腔， -以一第二浮動閘材料層填充該空腔，該第一浮動閘材 -20- 1329355 乃雜I量 層及該第二浮動閘材料層從而一起形成一浮動閘， 以及 -於該第一浮動閘材料層及該犧牲層間形成一保護層。 3. —種用於在具有一表面之基底上製造浮動閘型半導體裝 5 置之方法，該方法包含： -於該基底表面上’形成一堆疊層，該堆疊層包含一絕 緣膜層、一第一浮動閘材料層及一犧牲材料層， _通過該堆疊及進入該基底中形成至少一個隔離區域， 該第一浮動閘材料層從而具有一上表面及多個側壁， 10 _除去該犧牲材料，從而留下一由該隔離區域及該第一 夺動閘材料層之上表面所定義之空腔， -以具有側壁之—第二浮動閘材料層填充該空腔，該第 浮動閘材料層及該第二浮動閘材料層從而一起形成 一浮動閘， 15 4刀地移除該隔離區域以便完全暴露該第二浮動閘材 料層之側壁及部分地暴露該第一浮動閘材料層之側 壁，以及 於該第浮動閘材料層及該犧牲層間形成一保護層。 4. -種用於在具有一表面之基底上製造多個浮動閘型半導 2〇 體裝置之方法，該方法包含： 於該基底表面上，形成一堆疊層，該堆疊層包含一絕 緣膜層、一第一浮動閘材料層及一犧牲材料層， -於該多個浮動閘型半導體裝置間藉由下面步驟形成— 組隔離區域： -21 · 1329355 i ·释由移除部份該絕緣臈層、部份該第一浮動 閘材料層、部份該犧牲材料層、及部份該基底來形 成-組溝槽，對每一浮動閘型半導體裝置，該第一 浮動閘材料層從而具有具有_上表面及多個側壁， 以及 2·以隔離材料填入該溝槽， 除去-玄犧牲材料，從而留下一由該隔離區域及該第一 浮動閘材料層之上表面所定義之空腔，及 -以-第二浮動閘材料層完全填充該空腔，該第一浮動 10 閘材料層及該第二浮動閘材料層從而一起形成一浮動 閘。 5·如申請專利範圍第4項之方法，進—步包括，於填充該空 腔後’局部除去該隔離區域以便局部暴露該浮動閘之該 等側壁之步驟。 15 6. 如申請專利範圍第4項之方法，進一步包含形成一控制閉 及於5亥子動閘及該控制閘間形成-中間層介電質之步 驟。 7. 如申請專利範圍第4項之方法，其中形成該犧牲層之步驟 20 係包括由—氮化物層、-氧化物層或-碳化石夕層中之任何 之一來形成該犧牲層。 8. 如申請專利範園第4項之方法，進-步包括，於填充該空 腔後，除去於該空腔外出現 9. 如申請專利範圍第4項之方法，其中形成第一浮動閉材料 層及以苐二浮動閉材料層填充該空腔之兩個步驟係使用 -22- 5 之材料。 10. 一種用於在具有—矣 有表面之基底上製造浮動閘型半導體裝 之方法，該方法包含下列步驟： •於該基底表面上’形成—堆叠層該堆疊層包含一絕 緣膜層、一第-浮動間材料層及-犧牲材料層，其中， 。第汙動閘材料層位於該絕緣膜層及該犧牲材料層 間， 错由移除-部分之該堆疊層及該基底來形成至少一個 10 隔離區域，该第-浮動閘材料層從而具有-上表面及 多個側壁， 除去該犧牲材料，&而留下一由該隔離區域及該第一 汗動閘材料層之上表面所定義之空腔， 、/'有側壁之一第二浮動閘材料層填充該空腔，該第 15 一洋動閘材料層及該第二浮動閘材料層從而一起形成 一浮動閘，及 部分地移除該隔離區域以便完全暴露該第二浮動閘材 料層之側壁及部分地暴露該第一浮動閘材料層之側 壁。 11·如申請專利範圍第10項之方法，進一步包括形成一控制閘 及於該浮動閘及該控制閘間形成一中間層介電質之步驟。 12. 如申請專利範圍第1〇項之方法，其中形成該犧牲層之步驟 係包括由一氮化物層、一氧化物層或一碳化矽層中之任何 之一來形成該犧牲材料。 13. 如申請專利範圍第1〇項之方法，進一步包括，於填充該空 -23- 1329355........ η'”》丨,: 腔後，除去於声空腔外出現的浮動閘材料。 14.如申叫專利範圍第1〇項之方法其中形成第一浮動閘材料 層及以第一浮動閘材料層填充該空腔之兩個步驟係使用 相同之材料。 5 15.如申哨專利範圍第1〇項之方法’進一步包括於填充該空 腔後使用化學機械拋光除去於該空腔外出現的浮動閘材 料。 16.如申请專利範圍第U)項之方法，進—步包括於該浮動閘上 开/成中間層；|電層，並覆蓋於所暴露出之側壁，並形成 1〇 #控制閘’其中該中間層介電層是介於該浮動閘及該控制 閘之間。 •24-