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JP2007258510A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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JP2007258510A
JP2007258510A JP2006082042A JP2006082042A JP2007258510A JP 2007258510 A JP2007258510 A JP 2007258510A JP 2006082042 A JP2006082042 A JP 2006082042A JP 2006082042 A JP2006082042 A JP 2006082042A JP 2007258510 A JP2007258510 A JP 2007258510A
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silicon
slurry
silicon film
silicon oxide
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之輝 松井
Shinichi Hirasawa
信一 平沢
Atsushi Shigeta
厚 重田
Kiyotaka Miyano
清孝 宮野
Takeshi Nishioka
岳 西岡
Hiroyuki Yano
博之 矢野
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Original Assignee
Toshiba Corp
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Abstract

【課題】 デバイス特性の良好な積層ゲート構造を含む半導体装置を高い歩留まりで製造する方法を提供する。
【解決手段】 半導体基板上にゲート絶縁膜、第一のシリコン膜及びマスク膜を形成する工程、前記半導体基板に達して、前記第一のシリコン膜及び前記マスク膜に複数の溝を形成する工程、前記複数の溝内にシリコン酸化膜を埋め込む工程、前記マスク膜を除去して、埋め込まれた前記シリコン酸化膜の間に前記第一のシリコン膜を露出する工程、前記第一のシリコン膜上に第二のシリコン膜を選択的に成長させる工程、研磨粒子とカチオン性界面活性剤とを含有し、ｐＨ１３以下のアルカリ性のスラリーを用いて前記第二のシリコン膜を平坦化し、第一のシリコン膜及び第二のシリコン膜からなるフローティングゲート電極膜を得る工程、前記フローティングゲート電極膜及び前記シリコン酸化膜上に電極間絶縁膜及びコントロールゲート電極膜を順次形成する工程を具備する。
【選択図】 図７

Description

本発明は、半導体装置の製造方法に係り、特に、ダマシン加工プロセスを用いてフラッシュメモリセルを製造する方法に関する。
フラッシュメモリは、電源の供給がなくても記憶を保持できるため、マルチメディアカード用の記憶素子として広く普及している。近年、フラッシュメモリの更なる大容量化が望まれており、フラッシュメモリの集積度をさらに高めることが求められる。
フラッシュメモリの集積度を高める方法の一つとして、積層ゲート構造におけるフローティングゲートのシリコン層を二層に分けて成膜する方法が提案されている（例えば、特許文献１参照。）。これにおいては、一層目のシリコン層の形成後に素子分離を行ない、一層目のシリコン層上にのみ、二層目のシリコン層を自己整合的かつ選択的に堆積させる。かかる方法を用いれば、フローティングゲートをトンネル絶縁膜の幅よりも大きくすることができ、かつ隣接するフローティングゲート間の距離を最小線幅より小さくすることができる。
しかしながら、各セル間で選択成長したシリコン層の表面積を均等にすることが難しく、その結果、カップリング比に基づくデバイス特性のばらつきが生じやすい。一方で、二層目のシリコン層を一層目のシリコン層および素子分離用絶縁膜の上の全面に非選択に形成した後、エッチバックまたは研磨を行なうことによって一層目のシリコン層上に残すダマシン加工プロセスが提案されている（例えば、特許文献２参照。）。また、通常のＬＰＣＶＤ法により非選択成長させたポリシリコン膜を研磨するためのスラリーが提案されている（例えば、特許文献３参照。）。かかるスラリーを用い、主にポリシリコン膜を高研磨速度で研磨することによって、パターン内部で発生するディッシングやエロージョンが抑制される。
しかしながら、今後さらなるメモリセルの微細化が進むと、一層目のシリコン層上と素子分離用絶縁膜上との段差に起因して、二層目のシリコン層の成膜不良が発生し、デバイス特性が悪化する懸念がある。
特開２００３−７８６９号公報 特開２００１−２８４５５６号公報 特開２００４−２６６１５５号公報
本発明は、デバイス特性の良好な積層ゲート構造を含む半導体装置を、高い歩留まりで製造する方法を提供することを目的とする。
本発明の一態様にかかる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して第一のシリコン膜およびマスク膜を順次形成する工程、
前記半導体基板に達して、前記第一のシリコン膜および前記マスク膜に複数の溝を形成する工程、
前記複数の溝内にシリコン酸化膜を埋め込む工程、
前記マスク膜を除去して、前記複数の溝内に埋め込まれた前記シリコン酸化膜の間に前記第一のシリコン膜を露出する工程、
前記第一のシリコン膜上に第二のシリコン膜を選択的に成長させる工程、
研磨粒子とカチオン性界面活性剤とを含有し、ｐＨ１３以下のアルカリ性のスラリーを用いて前記第二のシリコン膜を平坦化し、第一のシリコン膜および第二のシリコン膜からなるフローティングゲート電極膜を得る工程、
前記フローティングゲート電極膜および前記シリコン酸化膜上に電極間絶縁膜を形成する工程、および
前記電極間絶縁膜上にコントロールゲート電極膜を形成する工程
を具備することを特徴とする。
本発明の態様によれば、デバイス特性の良好な積層ゲート構造を含む半導体装置を、高い歩留まりで製造する方法が提供される。
以下、本発明の実施形態を説明する。
図１乃至図７に、本発明の実施形態にかかるＮＡＮＤ型フラッシュメモリの製造方法を説明する工程断面図を示す。
まず、図１に示すように、シリコン基板１上に、ゲート絶縁膜３、第一のシリコン膜４、およびマスク膜２０を順次形成する。第一のシリコン膜４は、ポリシリコンおよびアモルファスシリコンのいずれを用いてもよい。マスク膜２０は、例えばシリコン窒化膜等により形成することができる。その後、レジストマスク２１をマスク膜２０上に設け、フォトリソグラフィーにより素子分離領域のパターニングを行なう。反応性イオンエッチング（ＲＩＥ）によりマスク膜２０、第一のシリコン膜４、ゲート絶縁膜３、およびシリコン基板１を加工して、図２に示すように浅い素子分離領域ａ，ｂを形成する。
レジストマスク２１を除去した後、シリコン酸化膜を全面に堆積する。次いで、マスク膜２０をストッパーとして用いたＣＭＰを行なってシリコン酸化膜を平坦化することにより、素子分離領域ａ，ｂ内にシリコン酸化膜を埋め込む。これによって、図３に示すように埋め込み型素子分離絶縁膜２ａ，２ｂが形成される。
その後、ウェットエッチングによりマスク膜２０を除去して、図４に示すように隣接する素子分離絶縁膜２ａ，２ｂ間で第一のシリコン膜４を露出する。その結果、第一のシリコン膜４を底面とし、側面が素子分離絶縁膜２ａ，２ｂのシリコン酸化膜で画定された開口領域ｃが形成される。
この開口領域内を埋めるように、図５に示すように第二のシリコン５を選択成長させる。第一のシリコン膜４と同様、第二のシリコン膜５もまた、ポリシリコンおよびアモルファスシリコンのいずれを用いてもよい。第二のシリコン膜５を第一のシリコン膜４上に選択的にエピタキシャル成長する際には、第一のシリコン膜４上に形成されている自然酸化膜（図示せず）を、予め除去する。自然酸化膜が第一のシリコン膜４上に存在すると、その上に第二のシリコン膜５が成長しないためである。自然酸化膜の除去は、希釈した弗酸を用いて５〜１０ｎｍウェットエッチングすることにより容易に行なうことができる。
第二のシリコン膜５は、真空チャンバー内でウェーハを加熱後、原料ガスとしてのジクロロシラン、塩酸および水素を供給して成膜することができる。所望の膜厚で第二のシリコン膜５を選択成長させるには、原料ガスの供給量や成膜時間を制御すればよい。
図５に示されるように、第二のシリコン膜５は凸状の表面をもって、第一のシリコン膜４上に選択的に成長される。このとき、素子分離絶縁膜２ａの表面を基準に測定した第二のシリコン膜５の膜厚ｔ（以下、オーバーフィル量と称する）は、１００ｎｍ以上３００ｎｍ以下に制御することが好ましい。オーバーフィル量が３００ｎｍを越えると、第二のシリコン膜５の研磨時間が長くなって、素子分離絶縁膜２ａを構成するシリコン酸化膜のくびれを抑制することが困難になるおそれがある。一方、１００ｎｍ未満の場合には、開口領域内に堆積された第二のシリコン膜５中にボイドが発生しやすくなる。オーバーフィル量は、例えば成膜時間を制御することによって所望の範囲内に設定することができる。
次に、スラリーを用いて第二のシリコン膜５を化学的機械的に研磨して、図６に示すように平坦化する。こうして得られた第一のシリコン膜４および第二のシリコン膜５によって、フローティングゲート電極膜２２が構成される。
必要に応じて素子分離絶縁膜２ａおよび２ｂをＲＩＥにより後退させた後、常法により図７に示すように、電極間絶縁膜２３、Ｐ添加Ｓｉ膜２４、およびＷ膜２５を形成する。電極間絶縁膜２３としては、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる、いわゆるＯＮＯ膜を用いることができる。Ｐ添加Ｓｉ膜２４およびＷ膜２５は、コントロールゲート電極膜２６となる。
次に、コントロールゲート電極膜２６にＲＩＥを施してワード線のパターニングを行なう。この際、フローティングゲートがメモリセルごとに孤立される。これによって、第一のシリコン膜４および第二のシリコン膜５の積層構造からなるフローティングゲートと、Ｐ添加Ｓｉ膜２４およびＷ膜２５の積層構造からなるコントロールゲートとによって、電極間絶縁膜２３が挟持されてなる積層ゲート構造が形成される。さらに、得られた積層ゲート構造と自己整合的にシリコン基板１内に不純物をイオン注入して、ソース／ドレイン領域（図示せず）を形成する。こうしてメモリセルトランジスタ１０１を含むメモリセルトランジスタ領域１００と、周辺回路トランジスタ領域１１０とを有する半導体装置が得られる。
上述したように、本発明の実施形態にかかる方法においては、ＮＡＮＤ型フラッシュメモリのフローティングゲート電極膜を形成するに当たって、選択成長により第二のシリコン膜を形成し、この二層目のシリコン膜の研磨に特定のスラリーが用いられる。これは、以下のような理由による。
すなわち、フローティングゲート電極膜の形成に際し、素子分離絶縁膜により分離された第一のシリコン膜上に選択成長させた第二のシリコン膜の平坦化を行なうと、埋め込み型素子分離絶縁膜のパターン端に「くびれ」が生じる場合がある。
この「くびれ」が発生した状態を、図８に示す。図示するように、素子分離絶縁膜２ａ，２ｂにより分離された半導体基板１上には、ゲート絶縁膜３、第一のシリコン膜４および第二のシリコン膜５が順次設けられている。第二のシリコン膜５は、第一のシリコン膜４上に選択成長された後、研磨を行なって平坦化される。素子分離絶縁膜２ａ，２ｂ上には第二のシリコン膜５が存在しないことから、この第二のシリコン膜５の研磨が終了するまで、素子分離絶縁膜２ａ，２ｂは常に過研磨の状態にある。
特に、素子分離絶縁膜２ａ，２ｂがシリコン酸化膜からなる場合には、このシリコン酸化膜は、第二のシリコン膜５の研磨中に容易に削られて平坦性が悪化する。図８に示されるように、パターン端のシリコン酸化膜が局所的に研磨されてエロージョンが発生し、「くびれ」状の断面形状８が生じる。場合によっては、第二のシリコン膜５の表面にディッシング７が生じることもある。第一のシリコン膜上に選択成長させた第二のシリコン膜の研磨で顕在化するパターン端の「くびれ」８は、平坦性を悪化させ、デバイス特性の劣化や歩留まり低下を引き起こす。
こうした「くびれ」は、非選択成長させた第二のシリコン膜を研磨する際には、ほとんど発生することがない。非選択成長させた第二のシリコン膜は、第一のシリコン膜の上のみならず、シリコン酸化膜の上にも形成される。したがって、非選択成長させた第二のシリコン膜を研磨する場合は、研磨開始から研磨が終了するまでのほとんどの間、シリコン酸化膜は常にシリコン膜で覆われ、シリコン酸化膜が露出してからの過研磨は少なく制御できるからである。しかしながら、非選択成長によって第二のシリコン膜を、第一のシリコン膜および素子分離絶縁膜上に直接形成すると、第二のシリコン膜に空洞が残ってしまう。これは、メモリセルの微細化に伴なって、第二のシリコン膜が埋め込まれる開口領域のアスペクト比が大きくなるためである。第二のシリコン膜を平坦化する際に、この空洞が表面に露出し、その後に形成される電極間絶縁膜の電気的不良を引き起こす原因となる。
本発明の実施形態にかかる方法においては、選択成長させた第二のシリコン膜５の研磨に特定のスラリーを用いることによって、素子分離絶縁膜２ａ，２ｂのパターン端に発生する「くびれ」を大幅に低減し、実質的に防止することをも可能とする。その結果、平坦性の悪化は抑制されることから、デバイス特性の劣化や歩留まりの低下を回避することが可能となる。
以下、第二のシリコン膜５の研磨に用いられるスラリーについて詳細に説明する。本発明の実施形態にかかる方法において、第二のシリコン膜の研磨に用いられるスラリーは、研磨粒子とカチオン性界面活性剤とを含有する。
上述したようなスラリーを用いて第二のシリコン膜を研磨する際の研磨メカニズムを、図９および図１０を参照して説明する。
図９には、メモリセルトランジスタ領域の研磨メカニズムを模式的に示し、図１０には周辺回路トランジスタ領域の研磨メカニズムを模式的に示す。
研磨粒子９とカチオン性界面活性剤１０とを含有するスラリーを用いて第二のシリコン膜５の研磨を行なう場合には、カチオン性界面活性剤１０は特定の方向で配向する。具体的にはカチオン性界面活性剤１０は、図９に示されるように、親水基が親水性のシリコン酸化膜からなる素子分子絶縁膜２ａ，２ｂの表面に強く吸着し、疎水基が外側（研磨布側）に向くように配向する。
さらに、このように研磨布側に配向した疎水基と別の疎水基とが相互作用し、親水基が研磨布側に配向して、いわゆる「ミセル」１１が形成される。こうしたミセルの形成によって、素子分離絶縁膜２ａ，２ｂの表面には二層の吸着層が形成されるとともに親水性が保たれる。
一方、疎水性の第二のシリコン膜５の表面には、カチオン性界面活性剤１０の疎水基が弱く吸着し親水基が研磨布側に配向する。この結果、第二のシリコン膜５の表面には、一層の吸着層が形成されて親水性が保たれる。
シリコン酸化膜からなる素子分離絶縁膜２ａ，２ｂの表面は、ミセルが形成されたカチオン性界面活性剤１０の二層の保護膜によって、研磨粒子９の攻撃から保護されることとなる。その結果、シリコン酸化膜における研磨の進行は妨げられる。
第二のシリコン膜５の表面には、カチオン性界面活性剤１０による一層の吸着層が形成されているが、この吸着層は疎水性の第二のシリコン膜５と疎水基との弱い分子間力による相互作用である。このため、その吸着力は弱く、研磨粒子９や研磨布表面のラフネスにより容易に脱離して、研磨が進行する。
また、カチオン性界面活性剤１０の親水基は、シリコン酸化膜の表面の電位（マイナス）と逆電位であるため、シリコン酸化膜からなる素子分離絶縁膜２ａ，２ｂの表面への電気的吸着により強い吸着層が形成される。さらに、ミセル形成による二層の保護膜によって、非常に強力な保護膜が形成される。
しかも、研磨布側に配向した親水基の電位（プラス）は、研磨粒子９と逆電位であることから、研磨粒子９が引き付けられて、第二のシリコン膜５の研磨速度を高く維持することができる。
この結果、カチオン性界面活性剤１０を添加することによって、第二のシリコン膜５とシリコン酸化膜からなる素子分離絶縁膜２ａ，２ｂとの選択比が高められ、第二のシリコン膜５は、研磨粒子９によって迅速に平坦化される。一方、素子分離絶縁膜２ａ，２ｂは二層の強力な保護膜により保護されているので、過研磨を行なっても実質的に研磨されることはない。その結果、パターン端に発生しやすい「くびれ」を抑制して、高い平坦性を実現することが可能となった。
こうした効果を十分に確保するため、界面活性剤は、シリコン膜に疎水基が吸着して十分な親水性を付与できる程度に高い親水性を有することが望まれる。具体的には、ＨＬＢ値が７以上であることが好ましい。なお、ここでのＨＢＬ値は、グリフィンの式（ＨＬＢ＝２０×（親水基の重量％））によるものである。すなわち、パターン端のシリコン酸化膜においては、シリコン膜５の疎水性に引きずられて、その親水性が相殺される傾向がある。したがって、カチオン性界面活性剤の親水性が低い場合には、シリコン酸化膜のパターン端にカチオン性界面活性剤１０の親水基が吸着することができず、十分な保護効果が得られないことがあるためである。また、疎水性が高いとダストが吸着しやすく、表面欠陥が増えることによる。
本発明の実施形態にかかる方法に用いられるスラリーに含有される第一の成分である研磨粒子としては、例えば、シリカ、セリア、アルミナ、チタニア、ジルコニア、および二酸化マンガン等が挙げられる。
シリカあるいはセリアとしては、ヒュームド法で作製されたヒュームドシリカあるいはヒュームドセリアを用いることができる。また、金属アルコキシドからゾルゲル法で作製されたコロイダルシリカあるいはコロイダルセリアを用いてもよい。
研磨粒子の一次粒子径は１ｎｍ以上１０００ｎｍ以下が好ましく、３ｎｍ以上１００ｎｍ以下がより好ましい。一次粒子径が１ｎｍ未満の場合には、シリコンの研磨力が不足して、十分に大きな研磨速度を確保することが困難となる。一方、１０００ｎｍを越えるとシリコン酸化膜との選択比を十分に大きく取れなくなるおそれがある。また、研磨粒子の二次粒子径は、１０ｎｍ以上１００００ｎｍ以下が好ましく、３０ｎｍ以上１０００ｎｍ以下がより好ましい。二次粒子径が１０ｎｍ未満の場合は、シリコンの研磨力が不十分で研磨速度が低下する場合がある。一方、１００００ｎｍを越えると、ウェーハにスクラッチが発生する場合があり、また平坦性が悪化するおそれがある。
スラリー中における研磨粒子の濃度は、０．００１ｗｔ％以上３０ｗｔ％以下が好ましい。０．００１ｗｔ％未満の場合には、シリコン膜の研磨力が不十分となって研磨速度が低下するおそれがある。一方、３０ｗｔ％を越えると、ウェーハにスクラッチが発生する場合がある。また、シリコン膜とシリコン酸化膜との選択比を十分に確保することができなくなる。研磨粒子の濃度は、０．１ｗｔ％以上１０ｗｔ％以下がより好ましい。
本発明の実施形態にかかる方法に用いられるスラリーに含有される第二の成分であるカチオン性界面活性剤としては、第四級アンモニウム塩、およびアルキルアミン塩を用いることができる。
第四級アンモニウム塩としては、例えば、ラウリルトリメチルアンモニウムクロライド、ステアリルトリメチルアンモニウムクロライド、セチルトリメチルアンモニウムクロライド、ジステアリルジメチルアンモニウムクロライド、アルキルベンジルジメチルアンモニウムクロライド、およびアルキルベンジルジメチルアンモニムクロライド等が挙げられる。
アルキルアミン塩としては、例えば、ポリオキシエチレンアルキルアミン、およびアルキルアミンアセテートを用いることができる。
スラリー中におけるカチオン性界面活性剤の濃度は、０．００１ｗｔ％以上１０ｗｔ％以下が好ましい。０．００１ｗｔ％未満の場合には、添加量が少なすぎて吸着効果が不十分となり、くびれを十分に抑制することが困難となる。一方、１０ｗｔ％を越えると、シリコン膜表面への吸着が強くなってシリコン膜の研磨速度が低下するおそれがある。カチオン性界面活性剤の濃度は、０．００５ｗｔ％以上１ｗｔ％以下がより好ましく、０．０１ｗｔ％以上０．５ｗｔ％以下が最も好ましい。
上述した成分を水に配合して、本発明の実施形態において第二のシリコン膜の研磨に用いるスラリーが得られる。水としては、イオン交換水、および純水等を用いることができる。
本発明の実施形態に用いられるスラリーのｐＨは、１３以下のアルカリ領域に調整される。ｐＨが７以下の場合には、ゼータ電位がゼロに近づいて研磨粒子の分散性が悪化し、実用的な速度でシリコン膜を研磨することができない。一方、ｐＨが１３を越えると、シリコン膜とシリコン酸化膜との選択比を十分に得るのが困難になり、また、研磨粒子の溶解が生じるためである。
アンモニアおよび水酸化カリウム等の無機アルカリ、トリエタノールアミンおよびピペラジン等の有機アミン、並びにテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）等の有機アルカリといったｐＨ調整剤を添加することによって、１３以下のアルカリ領域にｐＨが調整される。ｐＨ調整剤は、０．０００１ｗｔ％以上１ｗｔ％以下の濃度でスラリー中に含有されていれば、上述した範囲内にｐＨを制御することができる。
スラリー中には、さらに、水溶性高分子が含有されてもよい。水溶性高分子としては、例えば、メチルセルロース、メチルヒドロキシエチルセルロース、メチルヒドロキシプロピルセルロース、ヒドロキシエチルセルロース、ヒドロキシプロピルセルロース、カルボキシメチルセルロース、カルボキシエチルセルロース、カルボキシメチルヒドロキシエチルセルロース等のセルロース類；キトサン等の多糖類等が挙げられる。さらに、ポリエチレングリコール、ポリエチレンイミン、ポリビニルピロリドン、ポリビニルアルコール、ポリアクリル酸およびその塩、ポリアクリルアミド、並びにポリエチレンオキシド等を用いることができる。これらの水溶性高分子は、単独でまたは２種以上を混合して使用することができる。
水溶性高分子は、素子分離領域のシリコン酸化膜の保護剤、すなわちエロージョン抑制剤として機能する。このため、水溶性高分子が含有されることによって、平坦性がよりいっそう高められる。
水溶性高分子の重量平均分子量は、５００以上１，０００，０００以下の範囲内であることが好ましい。５００未満の場合には、シリコン酸化膜への保護効果が十分に発揮されない。一方、１，０００，０００を越えると、吸着効果が大きくなりすぎて、シリコン膜の研磨速度が低下するおそれがある。さらに、スラリーの粘性が高くなりすぎて、供給するのが困難になる。水溶性高分子の重量平均分子量は、１，０００以上５００，０００以下がより好ましく、５，０００以上３００，０００以下が最も好ましい。
水溶性高分子は、０．００１ｗｔ％以上１０ｗｔ％以下の濃度でスラリー中に含有されていれば、シリコン膜に過度に吸着して研磨速度を大幅に低下させることなく効果を得ることができる。水溶性高分子の濃度は、０．０１ｗｔ％以上１ｗｔ％以下がより好ましく、０．０５ｗｔ％以上０．５ｗｔ％以下が特に好ましい。
以下、本発明の実施例を具体的に示す。まず、用いるスラリーを以下の処方で調製した。
（スラリーＮｏ．１）
研磨粒子として一次粒子径５０ｎｍのコロイダルシリカを、０．５６ｗｔ％の濃度で純水に分散させた。ここに、ｐＨ調整剤として、０．１ｗｔ％のピペラジンと０．５ｗｔ％のトリエタノールアミンとを加え、水溶性高分子としてヒドロキシエチルセルロースを０．０３ｗｔ％の濃度で添加した。最後に、カチオン性界面活性剤として０．０６ｗｔ％のラウリルトリメチルアンモニウムクロライドを添加してスラリーＮｏ．１を得た。なお、ｐＨは９に調整した。
（スラリーＮｏ．２）
カチオン性界面活性剤を０．０６ｗｔ％のアルキルアミンアセテートに変更した以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．２を調製した。なお、ｐＨは９に調整した。
（スラリーＮｏ．３）
水溶性高分子を０．０６ｗｔ％のポリビニルアルコールに変更した以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．３を調製した。なお、ｐＨは９に調整した。
（スラリーＮｏ．４）
研磨粒子として一次粒子径３０ｎｍのフュームドセリアを、０．５ｗｔ％の濃度で純水に分散させ、ｐＨ調整剤としてアンモニアを加えた。最後にカチオン性界面活性剤として０．０６ｗｔ％のラウリルトリメチルアンモニウムクロライドを添加して、スラリーＮｏ．４を得た。なお、ｐＨは８に調整した。
（スラリーＮｏ．５）
ｐＨ調整剤をＴＭＡＨに変更してｐＨを１３に調節した以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．５を調製した。
（スラリーＮｏ．６）
水溶性高分子を添加しない以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．６を調製した。
（スラリーＮｏ．７）
界面活性剤を添加しない以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．７を調製した。
（スラリーＮｏ．８）
カチオン性界面活性剤をアニオン性界面活性剤であるドデシルベンゼンスルホン酸カリウムに変更した以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．８を調製した。
（スラリーＮｏ．９）
カチオン性界面活性剤をノニオン性界面活性剤であるアセチレンジオール系ノニオン界面活性剤に変更した以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．９を調製した。
（スラリーＮｏ．１０）
界面活性剤を添加しない以外は、前述のスラリーＮｏ．４と同様の処方でスラリーＮｏ．１０を調製した。
（スラリーＮｏ．１１）
ｐＨ調整剤を硝酸に変更してｐＨを７に調節した以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．１１を調製した。
（スラリーＮｏ．１２）
ｐＨ調整剤を水酸化カリウムに変更してｐＨを１４に調節した以外は、前述のスラリーＮｏ．１と同様の処方でスラリーＮｏ．１２を調製した。
上述したように調製されたスラリーＮｏ．１〜１２を用いて、ポリシリコン膜およびシリコン酸化膜の研磨速度を調べた。ポリシリコンのベタ膜が形成されたシリコン基板と、シリコン酸化膜のベタ膜が形成されたシリコン基板とを用意した。ＣＭＰ装置としては荏原製作所製ＥＰＯ−２２２を用い、研磨布としてはニッタハース製ＩＣ１０００／Ｓｕｂａ４００を用いた。
研磨に当たっては、研磨布が貼付されたターンテーブルを５０ｒｐｍ／ｍｉｎで回転させつつ、これに半導体ウェーハを保持したトップリングを５５ｒｐｍ／ｍｉｎで回転させながら、３００ｇｆ／ｃｍ2の圧力で当接させた。研磨布上に、３２０ｃｃ／ｍｉｎの流量で各スラリーを供給して、１００秒間の研磨を行なった。
各スラリーについて、ポリシリコン膜およびシリコン酸化膜の研磨速度を、スラリーの成分とともに下記表１および表２にまとめる。
Figure 2007258510
Figure 2007258510
スラリーＮｏ．１〜６は、研磨粒子およびカチオン性界面活性剤を含有し、ｐＨが１３以下のアルカリ領域であるので、本発明の実施形態にかかる方法に用いられるスラリーである。これらのスラリーは、いずれもポリシリコン膜の研磨速度が１２４ｎｍ／ｍｉｎ以上と大きく、一方シリコン酸化膜の研磨速度は５ｎｍ／ｍｉｎ以下と小さい。よって、シリコン酸化膜に対してシリコン膜を高い選択比で研磨できることがわかる。
カチオン性界面活性剤を含有しないスラリーＮｏ．７も、ベタ膜を研磨する限りにおいては、ポリシリコン膜の研磨速度が大きく、シリコン酸化膜の研磨速度は小さい。
カチオン性界面活性剤をアニオン性界面活性剤に置き換えたスラリーＮｏ．８は、ポリシリコン膜の研磨速度が９３ｎｍ／ｍｉｎと低下している。カチオン性界面活性剤をノニオン性界面活性剤に置き換えたスラリーＮｏ．９は、ポリシリコン膜の研磨速度がさらに低下して、わずか２１ｎｍ／ｍｉｎである。スラリーＮｏ．１０は、カチオン性界面活性剤を含まない以外はＮｏ．４のスラリーと同様の組成である。しかしながら、ポリシリコン膜の研磨速度が１１４．１ｎｍ／ｍｉｎであるのに、シリコン酸化膜の研磨速度が３００ｎｍ／ｍｉｎにも達している。これらのスラリーは、シリコン酸化膜に対してポリシリコン膜を高い選択比で研磨することができない。
ｐＨが７のスラリーＮｏ．１１では、ポリシリコン膜の研磨速度が小さく、ｐＨが１４のスラリーＮｏ．１２では、シリコン酸化膜の研磨速度が大きい。しかも、これらのスラリーは、ポリシリコン膜とシリコン酸化膜の選択比が取れないことから、本発明の実施形態にかかる方法に使用しても所望の効果は得られないことが予測される。
以下、スラリーＮｏ．１〜１２を用いて第二のシリコン膜を研磨して、フラッシュメモリセルのフローティングゲートを形成した例を説明する。
（実施例１）
まず、図１に示すように、シリコン基板１上に、ゲート絶縁膜３、第一のシリコン膜４、およびマスク膜２０を形成した。ゲート絶縁膜３は、熱酸化により９ｎｍの膜厚で形成し、第一のシリコン膜４としては、ＣＶＤ法により４０ｎｍの膜厚でポリシリコン膜を形成した。また、マスク膜２０としては、ＬＰＣＶＤ法により１５０ｎｍの膜厚でシリコン窒化膜を形成した。
次いで、レジストマスク２１を形成し、マスク膜２０、第一のシリコン膜４、ゲート絶縁膜３、およびシリコン基板１をＲＩＥによりエッチング加工して、図２に示すように素子分離領域ａ，ｂを形成した。
レジストマスク２１を除去した後、全面にシリコン酸化膜を堆積した。マスク膜２０をストッパーとして用いて、このマスク膜２０上のシリコン酸化膜を除去し、素子分離領域内にシリコン酸化膜を残置した。こうして、図３に示すように、素子分離絶縁膜２ａ、２ｂが形成された。
マスク膜２０をリン酸ウェットエッチングにより除去して、図４に示すように第一のシリコン膜４を露出し、開口領域ｃを形成した。第一のシリコン膜４の表面に形成された自然酸化膜は、希フッ酸溶液で除去した。
その後、第一のシリコン４膜上に、第二のシリコン膜５を選択的にエピタキシャル成長させた。成膜装置として、アプライドマテリアル社製のＣｅｎｔｕｒａを用いた。成膜に当たっては、まず、ウェーハを８５０℃まで昇温後に圧力２４０Ｔｏｒｒで１分間の水素ベークを行なった。その後、８１５℃まで降温して圧力５２．８Ｔｏｒｒでジクロルシラン、塩酸、および水素を供給して、５４０秒間成膜した。
その結果、図５に示すように第二のシリコン膜５としてのポリシリコン膜が、第一のシリコン膜４上に選択形成された。この際、オーバーフィル量ｔは２７８ｎｍであった。
選択成長させた第二のシリコン膜５を、スラリーＮｏ．１を用いて研磨して、図６に示すように平坦化を行なった。前述と同様のＣＭＰ装置および研磨布を用い、研磨条件も前述と同様とした。
研磨後の膜厚を測定したところ、素子分離絶縁膜２ａのパターン端のくびれ量は１０ｎｍ以下であった。１５ｎｍ程度以下のくびれは、実質的に影響を及ぼさないので許容される。
第二のシリコン膜５の平坦化によって、第一のシリコン膜４と第二のシリコン膜５との積層構造からなるフローティングゲート電極膜２２が形成された。フローティングゲート電極膜２２上には、ＯＮＯ膜からなる電極間絶縁膜２３を形成した。さらに、リンが添加されたポリシリコン膜（Ｐ添加Ｓｉ膜）２４を厚さ１００ｎｍで形成し、続いて、タングステン膜（Ｗ膜）２５を８５ｎｍの厚さで形成して、コントロールゲート電極膜２６が得られた。
次に、コントロールゲート電極膜２６にＲＩＥを施してワード線のパターニングを行なった。この際、フローティングゲートがメモリセルごとに孤立され、これによって、第一のシリコン膜４および第二のシリコン膜５の積層構造からなるフローティングゲートと、Ｐ添加Ｓｉ膜２４およびＷ膜２５の積層構造からなるコントロールゲートとによって、電極間絶縁膜２３が挟持されてなる積層ゲート構造が形成された。さらに、得られた積層ゲート構造と自己整合的にシリコン基板１内に不純物をイオン注入して、ソース／ドレイン領域（図示せず）を形成した。こうして、図７に示すようにメモリセルトランジスタ１０１が形成され、メモリセルトランジスタ領域１００と周辺回路トランジスタ領域１１０とを備えた半導体装置が作製された。
本実施例で得られた半導体装置は、シリコン酸化膜からなる素子分離絶縁膜のパターン端におけるくびれが抑制され、平坦性が高められたので、良好なデバイス特性を有する。しかも、歩留まりの低下も生じることはない。
（比較例１）
スラリーＮｏ．７を用いる以外は実施例１と同様の条件で、第二のシリコン膜５を研磨した。
研磨後のシリコン酸化膜の膜厚を測定したところ、図８に示したように、素子分離絶縁膜２ａのパターン端に、２０ｎｍ程度の局所的エロージョン（くびれ）８が生じていた。さらに、第二のシリコン膜５の表面にはディッシング７が確認された。
本比較例で用いたスラリーＮｏ．７には、カチオン性界面活性剤が含有されていないので、くびれ８やディッシング７が発生して平坦性が悪化した。このくびれ８の発生は、シリコン膜５が成長せず研磨当初から表面が露出し、何ら保護がなされていないシリコン酸化膜の過剰研磨によって生じる。
パターン端に発生したくびれ８は、平坦性を悪化させて歩留まり低下の原因となる。また、シリコン膜５の表面に発生したディッシング７に起因して、セル内のシリコン膜厚バラツキが発生する。この膜厚バラツキが抵抗バラツキとなって、デバイス特性の低下を引き起こすこととなる。
（実施例２）
スラリーＮｏ．２を用いる以外は、前述の実施例１と同様の条件で第二のシリコン膜５を研磨した。その結果、素子分離絶縁膜２ａのパターン端のくびれ量は５ｎｍ未満であった。
その後、実施例１と同様に電極間絶縁膜２３およびコントロールゲート電極膜２６を形成し、エッチングおよびイオン注入を行なって、図７に示したようなメモリセルトランジスタ領域１００と周辺回路トランジスタ領域１１０とを備えた半導体装置を得た。
本実施例で作製された半導体装置は、シリコン酸化膜からなる素子分離絶縁膜のパターン端におけるくびれが抑制され、平坦性が高められたので、良好なデバイス特性を有する。しかも、歩留まりの低下も生じることはない。
（比較例２）
スラリーＮｏ．８を用い、研磨時間を３００秒に変更した以外は実施例１と同様の条件で、第二のシリコン膜５を研磨した。その結果、素子分離絶縁膜２ａのパターン端のくびれ量は３０ｎｍにも及んだ。
本比較例で用いたスラリーＮｏ．８に含有されている界面活性剤は、ドデシルベンゼンスルホン酸カリウムである。このドデシルベンゼンスルホン酸カリウムは、ポリシリコン膜への疎水部の吸着が強いため、研磨粒子による研磨が阻害されて研磨速度が遅くなる。しかも、アニオン性であることから、ドデシルベンゼンスルホン酸カリウムの電位はシリコン酸化膜と同様にマイナスである。したがって、シリコン酸化膜への親水基の吸着力が弱く、界面活性剤による保護効果が小さい。
この結果、シリコン膜を平坦化するには３００秒という長い研磨時間が必要とされる。この長時間の過研磨と界面活性剤の弱い保護効果とによって、結果的にくびれ量は増大したものと推測される。
したがって、比較例１の場合と同様、パターン端に発生したくびれは、平坦性を悪化させて歩留まり低下の原因となる。
（比較例３）
スラリーＮｏ．９を用い、研磨時間を３００秒に変更した以外は実施例１と同様の条件で、第二のシリコン膜５の研磨を試みた。その結果、素子分離絶縁膜２ａのパターン端のくびれ量は２０ｎｍにも及んだ。
本比較例で用いたスラリーＮｏ．９には、アセチレンジオール系ノニオン界面活性剤が含有されている。このアセチレンジオール系ノニオン界面活性剤は、シリコン膜への疎水部の吸着が非常に強いため、研磨粒子による研磨が阻害されて研磨速度が極端に遅くなる。
この結果、シリコン膜を平坦化するには３００秒という長い研磨時間が必要とされる。この長時間の過研磨によって界面活性剤の保護効果が消失してしまい、くびれを抑制することはできない。
したがって、比較例１の場合と同様、パターン端に発生したくびれは、平坦性を悪化させて歩留まり低下の原因となる。
（実施例３）
スラリーＮｏ．３を用いる以外は前述の実施例１と同様の条件で、第二のシリコン膜５の研磨を行なった。その結果、素子分離絶縁膜２ａのパターン端のくびれ量は５ｎｍ未満に抑制された。
その後、実施例１と同様に電極間絶縁膜２３およびコントロールゲート電極膜２６を形成し、エッチングおよびイオン注入を行なって、図７に示したようなメモリセルトランジスタ領域１００と周辺回路トランジスタ領域１１０とを備えた半導体装置を得た。
本実施例で作製された半導体装置は、シリコン酸化膜からなる素子分離絶縁膜のパターン端におけるくびれが抑制され、平坦性が高められたので、良好なデバイス特性を有する。しかも、歩留まりの低下も生じることはない。
（実施例４）
スラリーＮｏ．４を用いる以外は前述の実施例１と同様の条件で、第二のシリコン膜５の研磨を行なった。その結果、素子分離絶縁膜２ａのパターン端のくびれ量は１０ｎｍ未満に抑制された。
その後、実施例１と同様に電極間絶縁膜２３およびコントロールゲート電極膜２６を形成し、エッチングおよびイオン注入を行なって、図７に示したようなメモリセルトランジスタ領域１００と周辺回路トランジスタ領域１１０とを備えた半導体装置を得た。
本実施例で作製された半導体装置は、シリコン酸化膜からなる素子分離絶縁膜のパターン端におけるくびれが抑制され、平坦性が高められたので、良好なデバイス特性を有する。しかも、歩留まりの低下も生じることはない。
（比較例４）
スラリーＮｏ．１０を用いた以外は実施例１と同様の条件で、第二のシリコン膜５の研磨を試みた。その結果、素子分離絶縁膜２ａのパターン端には、１００ｎｍを越える大きさでくびれが発生した。
本比較例で用いたスラリーＮｏ．１０は、カチオン性界面活性剤が含有されていない以外は、実施例４で用いたスラリーＮｏ．４と同様の組成である。Ｎｏ．４およびＮｏ．１０のいずれのスラリーにも、研磨粒子としてセリア粒子が含有されている。セリア粒子が含有されていれば、１００ｎｍ／ｍｉｎ以上の速度でシリコン膜を研磨することができる。しかしながら、界面活性剤が含有されていない場合には、３００ｎｍ／ｍｉｎという大きな速度でシリコン酸化膜が研磨されてしまうことが、Ｎｏ．１０の結果に示されている。これは、セリウムとシリコンとの共合反応によるものであり、次のように説明される。すなわち、セリウムおよびシリコンはともに４価であることから、セリアとシリコン酸化膜との間における電子の授受をはじめとするケミカル的相互作用が生じる。その結果、セリア粒子によってシリコン酸化膜の研磨が進行してしまう。
セリア粒子とともに界面活性剤が含有されていれば、シリコン酸化膜の研磨が抑制されるので、シリコン膜とシリコン酸化膜との選択比を得ることができる。
この場合に用い得る界面活性剤としては、カチオン性界面活性剤が適切である。すなわち、上述したようにマイナス電位のシリコン酸化膜表面とプラス電位の親水基が電気的に強く吸着し、シリコン酸化膜の上にミセルを形成し得る。その結果、二層の保護膜を形成して、セリア粒子からシリコン酸化膜を保護するためである。
（比較例５）
スラリーＮｏ．１１を用い、研磨時間を３６０秒に変更した以外は実施例１と同様の条件で、第二のシリコン膜５の研磨を試みた。その結果、素子分離絶縁膜２ａのパターン端には、１００ｎｍを越える大きさでくびれが発生した。
本比較例で用いたスラリーＮｏ．１１は、ｐＨが７であるのでシリコン膜の研磨速度が極端に遅くなる。この結果、シリコン膜を研磨するには３６０秒という長研磨時間が必要とされる。この長時間の過研磨によって界面活性剤の保護効果が消失してしまい、くびれを抑制することはできない。
したがって、比較例１の場合と同様、パターン端に発生したくびれは、平坦性を悪化させて歩留まり低下の原因となる。
（比較例６）
スラリーＮｏ．１２を用いた以外は実施例１と同様の条件で、第二のシリコン膜５の研磨を試みた。その結果、素子分離絶縁膜２ａのパターン端には、１００ｎｍを越える大きさでくびれが発生した。
本比較例で用いたスラリーＮｏ．１２は、ｐＨが１４であるのでシリコン膜とシリコン酸化膜との選択比を得ることができず、くびれは抑制されない。
したがって、比較例１の場合と同様、パターン端に発生したくびれは、平坦性を悪化させて歩留まり低下の原因となる。
（実施例５）
第二のシリコン膜５の成膜時間を３４５秒に短縮することによって、オーバーフィル量を１７８ｎｍに変更した以外は実施例１と同様の条件で第二のシリコン膜５を研磨した。なお、オーバーフィル量の減少に伴なって、第二のシリコン膜５の研磨時間は８０秒に短縮された。
その結果、素子分離絶縁膜２ａのパターン端のくびれ量は１ｎｍ未満にまで抑制された。これは、研磨時間が短縮されたことによって、シリコン酸化膜が研磨に曝される時間が減少したためである。
（実施例６）
スラリーＮｏ．５を用いる以外は前述の実施例１と同様の条件で、第二のシリコン膜５の研磨を行なった。その結果、素子分離絶縁膜２ａのパターン端のくびれ量は、１２ｎｍ以下であった。
その後、実施例１と同様に電極間絶縁膜２３およびコントロールゲート電極膜２６を形成し、エッチングおよびイオン注入を行なって、図７に示したようなメモリセルトランジスタ領域１００と周辺回路トランジスタ領域１１０とを備えた半導体装置を得た。
本実施例で作製された半導体装置は、シリコン酸化膜からなる素子分離絶縁膜のパターン端におけるくびれが抑制され、平坦性が高められたので、良好なデバイス特性を有する。しかも、歩留まりの低下も生じることはない。
（実施例７）
スラリーＮｏ．６を用いる以外は前述の実施例１と同様の条件で、第二のシリコン膜５の研磨を行なった。その結果、素子分離絶縁膜２ａのパターン端のくびれ量は、１５ｎｍ程度であった。
その後、実施例１と同様に電極間絶縁膜２３およびコントロールゲート電極膜２６を形成し、エッチングおよびイオン注入を行なって、図７に示したようなメモリセルトランジスタ領域１００と周辺回路トランジスタ領域１１０とを備えた半導体装置を得た。
本実施例で作製された半導体装置は、シリコン酸化膜からなる素子分離絶縁膜のパターン端におけるくびれが抑制され、平坦性が高められたので、良好なデバイス特性を有する。しかも、歩留まりの低下も生じることはない。
以上の実施例および比較例におけるオーバーフィル量およびくびれ量を、用いたスラリーとともに下記表３および４にまとめる。
Figure 2007258510
Figure 2007258510
上記表３に示されるように、研磨粒子とカチオン性界面活性剤とを含有し、ｐＨが所定の範囲内のスラリーを用いた場合（実施例１〜７）には、パターン端のくびれ量は１５ｎｍ以下に低減することができる。特に、実施例５のようにオーバーフィル量を１７８ｎｍと減少させた場合には、くびれ量の発生を実質的に防止することができる。しかも、シリコン酸化膜に対して高い選択比でシリコン膜を研磨できることから、デバイス特性の良好なフラッシュメモリを高い歩留まりで作製することができる。
所定の成分が含有されないスラリー、あるいはｐＨが所定の範囲外のスラリーでは、同様の条件で研磨を行なっても、比較例１〜６に示されるようにパターン端のくびれ量を抑制できない。シリコン酸化膜に対して高い選択比でシリコン膜を研磨することもできず、デバイス特性の劣化や歩留まりの低下につながる。
本発明は、上述の実施形態に限定されるものではなく、本発明の要旨を変更しない範囲において、種々変形して実施することが可能である。
本発明の実施形態にかかる半導体装置の製造方法を示す工程断面図。 図１に続く工程を示す断面図。 図２に続く工程を示す断面図。 図３に続く工程を示す断面図。 図４に続く工程を示す断面図。 図５に続く工程を示す断面図。 図６に続く工程を示す断面図。 選択成長ポリシリコン膜の平坦化後の状態を示す概略図。 本発明の一実施形態にかかる第二のシリコン膜研磨中のメモリセルトランジスタ領域の研磨メカニズムを示す模式図。 本発明の一実施形態にかかる第二のシリコン膜研磨中の周辺回路トランジスタ領域の研磨メカニズムを示す模式図。
符号の説明
１…シリコン基板； ２ａ，２ｂ…素子分離絶縁膜； ３…ゲート絶縁膜
４…第一のシリコン膜； ５…第二のシリコン膜； ７…ディッシング； ８…くびれ
９…研磨粒子； １０…カチオン性界面活性剤； １１…ミセル； ２０…マスク膜
２１…レジストマスク； ２２…フローティングゲート電極膜； ２３…電極間絶縁膜
２４…Ｐ添加Ｓｉ膜； ２５…Ｗ膜； ２６…コントロールゲート電極膜
ｔ…オーバーフィル量。

Claims (5)

  1. 半導体基板上にゲート絶縁膜を介して第一のシリコン膜およびマスク膜を順次形成する工程、
    前記半導体基板に達して、前記第一のシリコン膜および前記マスク膜に複数の溝を形成する工程、
    前記複数の溝内にシリコン酸化膜を埋め込む工程、
    前記マスク膜を除去して、前記複数の溝内に埋め込まれた前記シリコン酸化膜の間に前記第一のシリコン膜を露出する工程、
    前記第一のシリコン膜上に第二のシリコン膜を選択的に成長させる工程、
    研磨粒子とカチオン性界面活性剤とを含有し、ｐＨ１３以下のアルカリ性のスラリーを用いて前記第二のシリコン膜を平坦化し、第一のシリコン膜および第二のシリコン膜からなるフローティングゲート電極膜を得る工程、
    前記フローティングゲート電極膜および前記シリコン酸化膜上に電極間絶縁膜を形成する工程、および
    前記電極間絶縁膜上にコントロールゲート電極膜を形成する工程
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記第二のシリコン膜は、前記シリコン酸化膜に対して１００乃至３００ｎｍのオーバーフィル量で前記第一のシリコン膜上に選択的に成長されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記スラリーに含有される前記研磨粒子は、シリカおよびセリアから選択されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記スラリーに含有される前記カチオン性界面活性剤は、第四級アンモニウム塩およびアルキルアミン塩から選択されることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記スラリーは、水溶性高分子をさらに含有することを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009262303A (ja) * 2008-04-28 2009-11-12 Nikon Corp 研磨装置および研磨方法
JP2011071303A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体装置の製造方法
JP2012531063A (ja) * 2009-06-22 2012-12-06 キャボット マイクロエレクトロニクス コーポレイション ポリシリコン除去速度の抑制のためのｃｍｐ組成物および方法
JP2013021291A (ja) * 2011-06-14 2013-01-31 Fujimi Inc 研磨用組成物
JP5333222B2 (ja) * 2007-09-21 2013-11-06 日立化成株式会社 シリコン膜研磨用ｃｍｐスラリー及び研磨方法
CN111697062A (zh) * 2019-03-12 2020-09-22 南京芯舟科技有限公司 半导体器件及其结边缘区
WO2023042490A1 (ja) * 2021-09-16 2023-03-23 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP2025502954A (ja) * 2022-12-21 2025-01-30 中▲環▼▲領▼先半▲導▼体科技股▲分▼有限公司 半導体材料、製造方法及び半導体デバイス

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080203059A1 (en) * 2007-02-27 2008-08-28 Cabot Microelectronics Corporation Dilutable cmp composition containing a surfactant
JP2012089817A (ja) * 2010-09-21 2012-05-10 Toshiba Corp 半導体記憶装置およびその製造方法
CN102601722A (zh) * 2011-01-20 2012-07-25 中芯国际集成电路制造(上海)有限公司 一种研磨方法和研磨装置
US9640407B2 (en) * 2011-06-14 2017-05-02 Fujimi Incorporated Polishing composition
WO2013122172A1 (ja) * 2012-02-17 2013-08-22 三菱化学株式会社 半導体デバイス用洗浄液及び半導体デバイス用基板の洗浄方法
US9768270B2 (en) * 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
JP6559499B2 (ja) * 2015-08-10 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9871113B2 (en) * 2016-03-08 2018-01-16 United Microelectronics Corp. Semiconductor process
JP6635088B2 (ja) * 2017-04-24 2020-01-22 信越半導体株式会社 シリコンウエーハの研磨方法
WO2020109991A1 (en) 2018-11-27 2020-06-04 University Of South Africa Non-volatile resistive random access memory and a manufacturing method therefor
WO2020170865A1 (ja) * 2019-02-20 2020-08-27 東京エレクトロン株式会社 半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138954B2 (ja) * 1982-06-21 1986-09-01 Nalco Chemical Co
JP2001284557A (ja) * 2000-04-03 2001-10-12 Sharp Corp 不揮発性半導体記憶装置の製造方法
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2004186316A (ja) * 2002-12-02 2004-07-02 Toshiba Corp 半導体装置およびその製造方法
JP2004266155A (ja) * 2003-03-03 2004-09-24 Jsr Corp 化学機械研磨用水系分散体およびこれを用いた化学機械研磨方法ならびに半導体装置の製造方法
JP2006509366A (ja) * 2002-12-06 2006-03-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 浮遊ゲート装置において結合係数が改善された自己整合シャロートレンチ分離
JP2006294813A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2007134598A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW484228B (en) 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
JP2001196476A (ja) * 2000-01-07 2001-07-19 Toshiba Corp 半導体装置及びその製造方法
KR20040038145A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7005382B2 (en) 2002-10-31 2006-02-28 Jsr Corporation Aqueous dispersion for chemical mechanical polishing, chemical mechanical polishing process, production process of semiconductor device and material for preparing an aqueous dispersion for chemical mechanical polishing
KR20040070482A (ko) * 2003-02-03 2004-08-11 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP3974127B2 (ja) 2003-09-12 2007-09-12 株式会社東芝 半導体装置の製造方法
KR20050079551A (ko) * 2004-02-06 2005-08-10 주식회사 하이닉스반도체 플래쉬 메모리소자의 소자분리막 형성방법
KR100609578B1 (ko) * 2004-12-28 2006-08-08 주식회사 하이닉스반도체 플래쉬 메모리소자의 플로팅 게이트전극 형성방법
KR100690491B1 (ko) * 2005-02-18 2007-03-09 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
JP2006303009A (ja) * 2005-04-18 2006-11-02 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138954B2 (ja) * 1982-06-21 1986-09-01 Nalco Chemical Co
JP2001284557A (ja) * 2000-04-03 2001-10-12 Sharp Corp 不揮発性半導体記憶装置の製造方法
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2004186316A (ja) * 2002-12-02 2004-07-02 Toshiba Corp 半導体装置およびその製造方法
JP2006509366A (ja) * 2002-12-06 2006-03-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 浮遊ゲート装置において結合係数が改善された自己整合シャロートレンチ分離
JP2004266155A (ja) * 2003-03-03 2004-09-24 Jsr Corp 化学機械研磨用水系分散体およびこれを用いた化学機械研磨方法ならびに半導体装置の製造方法
JP2006294813A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2007134598A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5333222B2 (ja) * 2007-09-21 2013-11-06 日立化成株式会社 シリコン膜研磨用ｃｍｐスラリー及び研磨方法
JP2009262303A (ja) * 2008-04-28 2009-11-12 Nikon Corp 研磨装置および研磨方法
JP2012531063A (ja) * 2009-06-22 2012-12-06 キャボット マイクロエレクトロニクス コーポレイション ポリシリコン除去速度の抑制のためのｃｍｐ組成物および方法
JP2011071303A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体装置の製造方法
JP2013021291A (ja) * 2011-06-14 2013-01-31 Fujimi Inc 研磨用組成物
CN111697062A (zh) * 2019-03-12 2020-09-22 南京芯舟科技有限公司 半导体器件及其结边缘区
WO2023042490A1 (ja) * 2021-09-16 2023-03-23 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP2023043419A (ja) * 2021-09-16 2023-03-29 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
KR20240005952A (ko) * 2021-09-16 2024-01-12 가부시키가이샤 스크린 홀딩스 기판 처리 방법 및 기판 처리 장치
JP7744188B2 (ja) 2021-09-16 2025-09-25 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
KR102883510B1 (ko) 2021-09-16 2025-11-12 가부시키가이샤 스크린 홀딩스 기판 처리 방법 및 기판 처리 장치
JP2025502954A (ja) * 2022-12-21 2025-01-30 中▲環▼▲領▼先半▲導▼体科技股▲分▼有限公司 半導体材料、製造方法及び半導体デバイス
JP7641447B2 (ja) 2022-12-21 2025-03-06 中▲環▼▲領▼先半▲導▼体科技股▲分▼有限公司 半導体材料、製造方法及び半導体デバイス

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KR20070096896A (ko) 2007-10-02
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