TWI321851B

TWI321851B -

Info

Publication number: TWI321851B
Application number: TW095137734A
Authority: TW
Inventors: Naoki Yasuda; Yukie Nishikawa; Koichi Muraoka
Original assignee: Toshiba Kk
Priority date: 2005-10-14
Filing date: 2006-10-13
Publication date: 2010-03-11
Also published as: US7560767B2; JP2007134681A; JP4928890B2; US20070132004A1; KR100858758B1; KR20070041374A; TW200731536A

Description

1321851 Π) 九、發明說明【發明所屬之技術領域】本發明係關於具有層積閘極構造之記憶體單元的非揮發性半導體記憶裝置。【先前技術】 N AND型快閃記憶體等非揮發性半導體記憶裝置中， φ 記憶體單元（單元電晶體）具有層積閘極構造。層積閘極構造，係指於源極/汲極擴散層間之通道上層積有浮閘電極及控制閘電極的構造。對此種記憶體單元之寫入/抹除，係施加高電場於通道與浮閘電極間之隧道絕緣膜，藉由於其等間操縱電荷（例如電子）來進行。亦即，藉由使浮閘電極內之電荷量改變，以使記億體單元之閾値電壓移動來記億資料（“0”或 “1”）。 φ 此處，爲改善寫入/抹除之效率，除須擴大記憶體單元之耦合比Θ外，亦須降低寫入/抹除時之漏電流。記憶體單元之耦合比A係定義爲（浮閘電極之電壓變化）/(控制閘電極之電壓變化）之比例，若以電容量比表示時即爲： β = CIPD/Ctot

。但是，Ctot爲控制閘電極與通道間電容量之總合，CIPD (2) 1321851 ' 爲控制閘電極與浮閘電極間之電容量。 * 以往’有關耦合比々之增大主要係藉對配置於浮閘電極與控制閘電極間之絕緣膜（所謂中介多晶矽絕緣膜）的材料加以想辦法來對應，例如一直使用ONO ( Si02/SiN/ Si 〇2 )膜作爲中介多晶矽絕緣膜至今。最近，甚爲積極進行使用具有比此更高介電常數之高介電常數（high-k )材料作爲中介多晶矽絕緣膜，以取代 # 〇N〇膜之硏究（例如參無專利文獻1 )。目前’已有鋁氧化膜（Al2〇3 )、給氧化膜（Hf〇2 ) 、以及此等之混合物或混晶（鋁酸給：Hf A10x )作爲高介電常數材料的提案。此等材料由於對矽製程之整合性良好且亦能對應記憶體單元之微細化，因此大爲期待其將來性。然而’即使使用此種高介電常數材料作爲中介多晶砂絕緣膜’隨者兀件之微細化，而有寫入/抹除時浮閘電極 ® 與控制聞電極間之漏電流會超過基準値，使記憶體單元之特性惡化之問題。〔專利文獻1〕日本特願2005-133624號【發明內容】〔發明欲解決之課題〕本發明之例中’係提案能同時實現增大親合比及降低寫入/抹除時之漏電流的技術。 (3) (3)1321851 〔用以解決課題之手段〕與本發明之例相關之非揮發性半導體記憶裝置，係具備配置於半導體基板內之源極/汲極擴散層、配置於源極/ 汲極擴散層間之通道上的第一絕緣膜、配置於第一絕緣膜上且由層積之複數層第一導電層所構成的浮閘電極、配置於浮閘電極上之第二絕緣膜、以及配置於第二絕緣膜上之控制閘電極；當以複數層第一導電層中除最上層以外之一層的第一導電層爲基準層時，基準層之工作函數爲4.OeV 以上，且自基準層以上之含基準層的複數層第一導電層之工作函數係隨著往第二絕緣膜方向逐漸變大。〔發明效果〕根據本發明之例即可同時實現增大耦合比及降低寫入 /抹除時之漏電流。【實施方式】以下，一邊參照圖式一邊詳細說明實施本發明之例的最佳形態。 1 .工作函數在說明本發明之例時，常出現「工作函數」之槪念。因此，首先說明有關此工作函數。爲測量於非揮發性半導體記憶裝置之記憶體單元的各層所使用之材料的工作函數時，則需有微小區域之工作函 (4) (4)1321851 數的評價技術。此處’以使用掃描探針顯微鏡（Scanning Probe MiCr〇SC〇Py(SPM))其中之一種的凯文探針力顯微鏡（ Kelvin Probe Force Microscopy ( KPM))之評價法（凱文探針法），作爲工作函數之評價法。飢文探針法中’係直接測量試料表面與探針電極（探針）間之電位差。探針電極之工作函數若爲已知時，即可正確求出試料表面之工作函數。凱文探針法係根據以下原理，來求出試料表面與探針電極間之電位差。首先’使探針電極與試料表面接近，以形成以兩者爲電極之電谷器。此處’若使探針電極振動時，由於電容器之電容量即改變’因此產生電荷之移動。將此電荷之移動以交流電流方式檢出。其次’施加偏壓於探針電極，當試料表面與探針電極間之電位差被抵消時，由於電容器兩端之電位變成相等，因此即不產生電荷之移動，亦無交流電流之流動。因此藉由檢測交流電流最小時之偏壓電壓，即可評價試料表面之工作函數。如非揮發性半導體記憶裝置之記憶體單元般，當須要測量微小區域之工作函數時，原理亦相同。此時，只要使探針電極夠小，一定能測量工作函數。但是，當縮小探針電極時，由於交流電流即變小，因此產生無法獲得足夠之分解能力的問題。 -8 - (5) (5)1321851 因此’凱文探針力顯微鏡中，係利用探針電極與試料表面間所產生之靜電力來取代交流電流。探針電極與試料表面間若無電位差則亦不產生靜電力。因此’藉由求出靜電力最小時之偏壓電壓，即可測量微小區域之工作函數。此外’此種凱文探針力顯微鏡（評價裝置），由於實際上有市售，因此只要準備能觀看非揮發性半導體記憶裝置之記憶體單元之截面的試料，即可很容易進行工作函數之測量。 2.锅合比本發明之例可適用於具有層積閘極構造之記億體單元的非揮發性半導體記憶裝置。此種非揮發性半導體記憶裝置中，首先採用增加浮閘電極及控制閘電極之對向面積的手法，俾記憶體單元即使微細化亦不降低耦合比/3。圖1表示該種單元構造之例。此外，同圖中係以字元線（控制閘電極）延伸之方向爲列方向，以與列方向正交之方向爲行方向。此構造之特徵在於以控制閘電極CG來覆蓋浮閘電極 FG側面之一部分。藉此，增加浮閘電極及控制閘電極之對向面積，以增大記億體單元之耦合比冷。但是，近年來由於即使如此亦無法如所欲取得夠大之耦合比/3，因此嘗試使用高介電常數（high-k )材料於中 (6) 1321851 • 介多晶矽絕緣膜來增大耦合比yS。 : 此外，以下將配置於浮閘電極與控制閘電極間之電極間絕緣膜之事總稱爲 IPD( Inter-polysilicon dielectric) ο 圖2至圖6係表示當使用高介電常數材料時圖1之單元構造之製造方法的例。首先’如圖2所示般，藉由熱氧化法於摻雜有雜質之 φ 矽基板（含井）101上，形成厚度約爲7〜8nm之隧道氧化膜 102。又，藉由 CVD( chemical vapor deposition)法 ’於隧道氧化膜102上，依序形成厚度約爲60nm之磷摻雜多晶矽膜103及用來加工元件分離區域之遮罩材料104 〇此後’於遮罩材料1 04上形成光阻，然後將此光阻曝光及顯像。接著，藉由RIE( reactive ion etching)法，將光阻圖案轉印於遮罩材料1 04。此後，即除去光阻。 • 又’以遮罩材料1〇4爲遮罩，藉由RIE法依次將多晶矽膜1 03及隧道氧化膜1 02蝕刻，形成用來分離列方向相鄰之記憶體單元之浮閘電極的狹縫l〇5a。接著’藉由RIE法將矽基板101蝕刻，於矽基板101 形成深度約爲100 nm之元件分離溝105b。其次，如圖3所示般，藉由CVD法形成完全塡滿狹縫l〇5a及元件分離溝105b之矽氧化膜106。又，藉由 CMP ( chemical mechanical polishing)法，來硏磨砂氧化膜106’直至遮罩材料104露出爲止，使矽氧化膜1〇6表 -10- (7) 1321851 . 面平坦化。 ' 此後，選擇性地除去遮罩材料104。其次，如圖4所示般，使用稀氫氟酸溶液將矽氧化膜 1 06蝕刻，使多晶矽膜1 〇3側面之一部分露出。又，藉由 ALD ( atomic layer deposition)法，形成覆蓋多晶矽膜1〇3上面及側面之一部分厚度約爲i5nm之氧化鋁膜107作爲IPD。 φ 此時，因堆積氧化鋁膜107時所使用之氧化劑的影響，於多晶矽膜1〇3與氧化鋁膜107之界面形成極薄之矽氧化膜108。因此，實質上IPD係合計厚度約爲16nm之氧化鋁膜107及矽氧化膜108的雙層構造。其次，如圖5所示般，藉由CVD法於氧化鋁膜1〇7 上形成例如由鶴砂化膜及多晶砂膜之雙層構造所構成之厚度約爲100nm的導電膜109。接著，藉由CVD法於導電膜109上形成遮罩材料110。 φ 此後’於遮罩材料11 0上形成光阻，然後將此光阻曝光及顯像。接著，藉由RIE法，將光阻圖案轉印於遮罩材料1 1 〇。此後，即除去光阻。接著，以遮罩材料110爲遮罩，藉由RIE法依次將導電膜109、氧化銘膜107、砍氧化膜1〇8、多晶砂膜1〇3、以及隧道氧化膜1 〇 2餓刻，形成浮閘電極f G及控制闊電極C G 〇其次，如圖6所示般，藉由熱氧化法完成於浮閘電極 FG及控制閘電極CG之表面形成矽氧化膜i i丨的處理後， -11 - (8) (8)1321851 藉由離子植入法以自動對準於矽基板101之表面區域形成源極/汲極擴散層1 1 2，即完成記憶體單元。最後’藉由CVD法形成覆蓋記憶體單元的層間絕緣膜 1 13。藉由此種製造方法所形成之記憶體單元中，雖可謀求增大耦合比々，但寫入/抹除時浮閘電極F G與控制閘電極 CG間之漏電流仍超過記億體元件規格所要求的基準値，導致記憶體單元特性之惡化。 3 .本發明之槪要本發明之例中，首先，如圖7所示般，由複數層導電層FG1、FG2、…FGn構成浮閘電極FG，以複數層導電層 FG1、FG2、…FGn中除最上層以外之一層導電層爲基準層。接著，使基準層之工作函數爲4. OeV以上，並使基準層以上包含基準層之複數層導電層的工作函數爲隨著往 IPD方向逐漸變大。例如，當以導電層（最下層）FG1爲基準層時，使工作函數Owl、Φ\ν2、…φ\νη從導電層FG1往導電層FGn 方向逐漸變大。又，當以導電層FG2爲基準層時，使工作函數〇)W2 、…Φ\νη從導電層FG2往導電層FGn方向逐漸變大。此時，導電層（最下層）FG1之工作函數（Dwl即使比導電層FG2之工作函數Φ w2大亦可。此處，使基準層之工作函數大於4.0eV主要在於排除 -12- 1321851

. 其工作函數比矽之工作函數小的導電材料。 • 藉此，降低於IP D所產生之漏電流。特別是例，如圖8所示般，可降低產生於寫入時因將電浮閘電極FG內的漏電流，亦即降低從浮閘電極制閘電極CG之電荷的移動。對IPD爲由高介 high-k )材料所構成時係非常有效。此外，基準層係由含雜質之導電性半導體材 φ 所構成，基準層以上之至少一層的導電層爲由金〇此處，金屬係指存在自由電子之材料，或其中存在費米面之材料。因此，只要滿足此定義，金屬元素（原子）單體外亦包含其化合物。又，控制閘電極CG之工作函數φ wx最好比工作函數大。例如，由與浮閘電極FG之最上層來構成控制閘電極。 φ 另外，如圖9所示般，亦可以複數層導電 CG2、…CGm來構成控制閘電極CG，並以具有數比基準層之工作函數大的導電材料來構成控 CG之最下層CG1。例如，以與浮閘電極FG之最上層FGn相同成控制閘電極C G之最下層C G 1 » 此時’如圖10所示般，可降低抹除時因釋極FG內電荷所產生之不理想的現象，亦即可降閘電極CG往浮閘電極FG之電荷的移動。本發明之荷注入於 FG往控電常數（料或金屬屬所構成能帶構造金屬中除基準層之相同材料 i CG1 ' 其工作函制閘電極材料來構出浮閘電低從控制 -13- (10) 1321851 - 又，根據本發明之例，可減小與隧道絕緣膜τ-〇χ·接；觸之浮閘電極FG之導電層（最下層）FG1的工作函數。此時，由於可增大隧道電流亦即增大電荷之移動量，因此可縮短寫入時間。又，若以金屬來構成浮閘電極FG之導電層（最下層 )FG1時，由於不產生因其爲多晶矽所構成時造成問題之空乏層，因此可提升記憶體單元之特性。 φ 根據本發明之構造，由於可加大“0”單元/“1”單元之閩値電壓的變化幅度，因此對例如多値化有效。 4 -本發明之原理說明有關本發明之原理。此處，關於IPD雖說明使用可明顯降低漏電流之高介電常數（hi gh-k )材料時之情形，但事先聲明本發明之例並不限於IPD爲高介電常數材料之情形。 # 若使用高介電常數材料作爲IPD時，當對記億體單元進行寫入/抹除時，係施加高電場於IP D，因此漏電流即流動。此漏電流會阻礙透過隧道絕緣膜之電荷的移動（對浮閘電極之電荷的注入/釋出）。因此’須要將此漏電流抑制在記憶體元件規格所訂定之基準値以下。經各種檢討之結果，已知該基準値約爲寫入動作剛結束前流入隧道絕緣膜之電流的1/10。例如’當隧道絕緣膜之膜厚約爲7.5nm且耦合比沒約 -14- (11) 1321851 . 爲〇·6時，施加於ipd之有效電場約爲19M(mega) V/cm • 。此時之基準値約爲5xl(T0A/cm2，可容許之IPD的漏電 • 流密度係小於該値。有效電場係以「電荷之面密度/Si02 之介電常數j來表示》此處，關於IPD，由於現階段中例如鋁酸铪（HfAlOx )爲有力候選者，因此以下使用以鋁酸飴作爲閘極絕緣膜之MOS電容器來進行實驗。 φ 關於試料，閘極絕緣膜以厚度約爲20nm之鋁酸給（

HfAlOx )，將構成閘極電極之材料種類作爲參數，並施加負極性之閘極電壓以評價漏電流_電壓特性。圖1 1係表示漏電流-電壓特性之評價結果。藉此，可知漏電流係依據閘極電極之工作函數而變化。例如，若使用工作函數約爲4eV之n+型多晶矽作爲閘極電極時，有效電場19MV/cm時之漏電流密度約爲5xl0_ 5A/cm2。 # 此外，當使用具有與n +型多晶矽之工作函數大致相同値之鋁作爲閘極電極時，亦獲得大致相同之結果。另一方面，若使用工作函數略小於5 eV之鉬作爲閘極電極時，有效電場19MV/cm時之漏電流密度約爲2X10·7A /cm2 ° 如此，藉由使閘極電極之工作函數大於半導體基板（含井）之電子親和力，即可減少漏電流，並將漏電流降低至記憶體元件規格所要求之基準値以下。又’當施加正極性之閘極電壓以評價漏電流-電壓特 -15- (12) (12)1321851 性時（其他條件與上述相同），則知漏電流密度並不依存於構成閘極電極之材料》此時，有效電場19MV/cm時之漏電流密度與構成閘極電極之材料無關，約爲6 X 1 (Γ5 A / c m 2。此値係與前面將負極性之閘極電壓施加於多晶矽閘極電極時之結果大致相等。此時，靠抑制構成閘極電極之材料的工作函數亦無降低漏電流之效果。根據以上實驗結果，藉由使注入電子之陰極側之閘極電極的工作函數大於半導體基板之傳導帶的電子親和力（從傳導帶之底至真空位準之能量差），即可降低流至IPD (例如高介電常數（high-k)材料）之漏電流。因此，重複進行寫入/抹除之非揮發性半導體記憶裝置中，最好於浮閘電極或控制閘電極之任一者使用具有較大工作函數的材料。但是，於NAND型快閃記憶體之情形，最好使用具有較大工作函數之材料來構成浮閘電極及控制閘電極雙方。其原因係NAND型快閃記憶體中，寫入及抹除均藉由使FN隧道電流流至隧道絕緣膜來進行。又，降低漏電流之效果，雖於具有較大工作函數之材料存在於IPD之電子注入側時會實現’但NAND型快閃記憶體中，係因依寫入及抹除，IPD之浮閘電極側有時變成陰極側，或ipd之控制閘電極側有時變成陰極側之緣故。此外，如上述般作爲IPD，介質常數爲15〜30範圍內之鋁酸給（HfAlOx)係有力候選者。 -16- (13) 1321851 . 其理由係介質常數適度較高且與矽製程之整合；之故。 - 此處應注意之點爲若IPD之介質常數過低時，獲得降低漏電流之效果，相反地若過高時相鄰兩個單元間之干涉則變大。因此，上述之鋁酸鈴（HfAlOx )當然適合作爲其他介質常數爲15〜30範圍內之材料亦均適合。 • 該種材料係有從Al、Hf、La、Y、Ce、Ti、Zr Si中所選擇之至少包含一種元素之材料的氧化物、、或氮氧化物。如此，藉由使注入電子之陰極側之閘極電極的數大於半導體基板之傳導帶的電子親和力，即可降 IPD之漏電流。但是，浮閘電極之工作函數請保持在半導體基子親和力左右之大小。 • 其理由在於爲消除蓄積於浮閘電極之電荷時，荷從浮閘電極透過隧道絕緣膜往通道移動，若浮閘工作函數較大時.，則該移動即變困難。因此，浮閘電極係採用配置於IPD側之具有較函數的材料，及配置於隧道絕緣膜側之具有較小工之材料所構成的層積構造。又，浮閘電極內部中不使之產生因空乏層所造容亦非常重要。係因若產生因空乏層所造成之電容憶體單元之耦合比/3即降低，並導致寫入/抹除特性較佳則無法記憶體 IPD，、以及氮化物工作函低流至板之電須使電電極之大工作作函數成之電時，記性劣化 -17- (14) 1321851 . 之故。；不使之產生因空乏層所造成之電容的一個方法爲以金 - 屬來構成浮閘電極。又’另一方法爲使浮閘電極成爲以金屬及含摻雜物（雜質）之導電性半導體材料的層積構造。導電性半導體材料係以矽爲主之材料，例如矽、於矽中添加鍺之材料等。依據後者之方法，由於與隧道絕緣膜接觸之材料爲導 φ 電性半導體材料，因此隧道絕緣膜之信賴性不會劣化。但是，於金屬與導電性半導體材料間若形成肯特基能障時，空乏層則擴張至導電性半導體材料之內部，記憶體單元之耦合比/3即降低。用來解決此問題之一個方案係使構成浮閘電極之金屬以複數種材料來構成。例如，浮閘電極由與隧道絕緣膜接觸之導電性半導體材料、導電性半導體材料側之具有較小工作函數的材料、 φ 以及IPD側之具有較大工作函數的材料來構成。但是，金屬之複數種材料係以其工作函數均比導電性半導體材料之工作函數大者。如此，於浮閘電極內之複數層導電層間所產生之工作函數的差，由於高晶格離子密度之金屬彼此間較大，金屬與導電性半導體材料間較小，因此導電性半導體材料內之空乏層不會大幅延伸，亦不會使記憶體單元之耦合比沒降低。又，另一方案係使金屬之工作函數與導電性半導體材 -18- (15) (15)1321851 料之摻雜物（雜質）濃度保持於適當之關係。關於此點，經進行模擬檢討已知藉由將浮閘電極內之金屬的工作函數定爲4.4eV以上之値，將導電性半導體材料之摻雜物（雜質）濃度設定爲5xl019cm·3以上之値時，即可抑制耦合比/3之降低。此檢討所進行之模擬的詳細如以下所述。如圖12所示般，假設爲一維記憶體單元構造，求帕松方程式與電流連續式之連立解，以計算記憶體單元之隨時間變化.的閾値電壓。此計算中，金屬/多晶矽邊界之宵特基能障，使隧道絕緣膜之厚度實質地增加，IPD之漏電流係視爲依存於陰極電極側之金屬的工作函數。又，流至隧道絕緣膜之電流係使用 FN ( Fowler-Nordheim)隧道電流之實驗式。此模擬所使用之記憶體單元，係由P型矽基板上厚度約爲7.5nm之Si02膜、其上之浮閘電極、其上厚度約爲 2.5nm介質常數約爲20之IPD(ex.HfAlOx)、以及其上之控制閘電極所構成。依此構造之耦合比沒爲0.6。此記憶體單元構造，在 5 5 nm定標法則之後的元件爲一般性。對此記憶體單元構造計算當施加1 9 V作爲控制閘電極電壓時閾値電壓隨時間之變化。圖13表示該計算結果。同圖中，以比較考量IPD之漏電流之情形（♦)及不 -19- (16) (16)1321851 考量IPD之漏電流之情形（)來表示，已知若於IpD產生漏電流時’閾値電壓在穩定値以上即不改變。此穩定値係賦予記憶體單元之寫入能力的指標。其次’調查當改變浮閘電極之各種工作函數時，閾値電壓之偏移量△ Vth如何變化。關於決定△ Vth之要因，如圖1 4所示般，係有漏電流及肯特基能障電容兩種’由於彼此以相逆之效果互相影響，因此須要調查最佳條件。圖15係表示模擬結果之彙整。此處，閾値偏移量△ Vth之“基準點”係表示當浮閘電極之工作函數（work function)爲4.0eV之n +型多晶砂時之情形’當可獲得大於此基準點之閩値偏移量時，即判斷爲提升了記億體單元之寫入特性。從此計算結果可得知以下內容。第一 ’閩値偏移量△ Vth是否大於基準點係大幅依存於多晶矽之摻雜物（雜質）濃度。若摻雜物（雜質）濃度在5x1 019cnT3以上時，閾値偏移量A vth即不至於降至基準點以下。又，於該條件下，若浮閘電極之工作函數爲4.4eV以上時，即可使漏電流降至基準値以下，並可見到寫入特性之改善。因此’作爲此之彙整’可浮閘電極係使隧道絕緣膜側之導電性半導體材料的摻雜物（雜質）濃度在5xl〇19cm-3 以上，並可使IPD側之工作函數在4.4eV以上。 -20- (17) (17)1321851 彙整有關本發明之效果。藉由將工作函數較大之導電性材料配置於浮閘電極與 IPD之界面，即可抑制電子從浮閘電極釋出至控制閘電極的現象。又，藉由將工作函數較大之導電性材料配置於控制閘電極與IPD之界面，即可抑制電子從控制閘電極注入至浮閘電極的現象。因此，可降低對快閃記憶體之動作重要之寫入/抹除時的漏電流。又，若使浮閘電極與隧道絕緣膜之界面的工作函數，保持與n +多晶矽與矽氧化膜之界面的工作函數相同或與其相同程度，快閃記憶體抹除時之隧道電流亦不會變小。此外，若與浮閘電極之隧道絕緣膜接觸的部分採用金屬材料，浮閘電極下面亦不會產生空乏層，並提升寫入/ 抹除時之特性。如以以上方式，若減少IPD之漏電流，由於可擴大寫入狀態與抹除狀態之記憶體單元的窗口（差），因此利用該差即可實現快閃記憶體之多値化。 5.實施形態第一實施形態圖1 6係表示與第一實施形態相關之非揮發性半導體記億裝置。爲有效防止於IPD (例如高介電常數（high-k )材料 -21 - (18) 1321851 . )產生漏電流，係採用以較大工作函數之材料包夾IPD的；構造’例如「金屬（CG ) /絕緣體（high-k ) /金屬（FG - )構造」。但是’爲確保通道與浮閘電極間之隧道絕緣膜（閘極絕緣膜）之信賴性，須採用例如使用含η型雜質之導電性多晶矽的「多晶矽（FG ) /絕緣體（Τ-οχ.)構造」作爲浮閘電極。 φ 因此’第一實施形態中，係使浮閘電極成爲由以與隧道絕緣膜（Τ-οχ·)接觸之導電性多晶矽（p〇iy_Si )、及與IPD (例如高介電常數（high_k )材料）接觸之金屬（ metal_l)所構成的層積構造。此金屬（metal.l )係從具有其工作函數比導電性多晶矽（P〇ly-Si)例如含n型雜質之導電性多晶矽之工作函數 4.0eV大的材料來選擇。又，金屬（metai.i)之工作函數最好在4.4eV以上、5.2eV以下》 φ 又，控制閘電極係採用金屬構造。例如，控制閘電極係低阻抗金屬（metali )、與金屬 (metald)的層積構造。該低阻抗金屬（metal ·2)係考量到配線阻抗、該金屬（metal_3 )係配置於IPD及低阻抗金屬（metal_2)間且具有其工作函數比含η型雜質之導電性多晶矽之工作函數4. OeV大。又，金屬（metal_3)亦可爲具有比低阻抗金屬（ metal_2)大之工作函數。藉此，來謀求增大具有浮閘電極及控制閘電極之記憶 -22- (19) _單元之鍋合比沒、及降低產生於IPD (例如高介電常數 ^high-k)材料）之寫入/抹除時之漏電流的同時成立。此外’若使金屬（metal.3)及金屬（metal.l)以相同材料構成時，即可簡化製程並降低製造成本。 (2 )第二實施形態圖17係表示與第二實施形態相關之非揮發性半導體記憶裝置。第二實施形態中，使浮閘電極成爲由以與隧道絕緣膜 (T-οχ.)接觸之導電性多晶矽（poly_si)、與IPD (例如高介電常數（high-k)材料）接觸之金屬（metal.l-Ι)、以及導電性多晶矽（p〇ly-Si)與金屬（metal· 1-1)間之金屬（metal.1-2)所構成之層積構造。第二實施形態之特徵在於使配置於導電性多晶矽（ poly-Si)與IPD間之金屬爲複數層（圖17之例中爲2層 )° 導電性多晶砂（P〇ly-Si)與IPD間之金屬（metal.1-1 ' metal· 1-2 )的工作函數係隨著從導電性多晶矽（p〇ly-Si )往IPD方向逐漸變大。此等金屬（metal.1-1、metal.1-2 )之工作函數係從具有其工作函數比含η型雜質之導電性多晶矽之工作函數4.〇eV大的材料來選擇。又，金屬（metal· 1-1、metal ·1-2)之工作函數最好在 4.4eV以上、5.2eV以下。藉此，減少導電性多晶矽（P〇ly-Si )與金屬（metal· -23- (20) (20)1321851 1-2)之工作函數的差，並防止產生於兩者界面之因宵特基能障所造成的耦合比Θ降低，以謀求記憶體單元特性之提升。又，與第一實施形態相同地，控制閘電極係採用金屬構造》例如，控制閘電極係低阻抗金屬（metal_2 )、與金屬 (metal ·3 )的層積構造。該低阻抗金屬（metall)係考量到配線阻抗，該金屬（metal‘3 )係配置於IPD及低阻抗金屬（metalJ)間且具有其工作函數比含η型雜質之導電性多晶矽之工作函數4.OeV大。又，金屬（metal ·3)亦可爲具有比低阻抗金屬（ metal’2 )大之工作函數。藉此，來謀求增大具有浮閘電極及控制閘電極之記憶體單元之耦合比々、及降低產生於IPD (例如高介電常數 (high-k)材料）之寫入/抹除時之漏電流的同時成立。此外，若使金屬（metal‘3)及金屬以相同材料構成時，可簡化製程並降低製造成本。 (3 )第三實施形態圖18係表示與第三實施形態相關之非揮發性半導體記憶裝置。第三實施形態中，使浮閘電極成爲由以與隧道絕緣膜 (Τ·〇Χ.)接觸之金屬（metal.l)、以及與IPD (例如高介電常數（high-k)材料）接觸之金屬（metal·2)所構成之 -24 - (21) (21)1321851 層積構造。金屬（metal. 1)之工作函數定爲矽之工作函數以上的値，金屬（metal.2)之工作函數定爲大於金屬（metal‘1) 之工作函數。金屬（metal.l、metal‘2)之工作函數係從例如具有其工作函數比含η型雜質之導電性多晶矽之工作函數4.0eV 大之材料來選擇。又，金屬（metal ·1、met a卜2)之工作函數最好在4.4eV以上、5.2eV以下。又，控制閘電極係採用金屬構造。例如，控制閘電極係低阻抗金屬（metals )、與金屬 (metal _4 )的層積構造。該低阻抗金屬（metal_3 )係考量到配線阻抗，該金屬（metal.4 )係配置於IPD及低阻抗金屬（metal，3)間且具有其工作函數比金屬（metal.l)之工作函數大。又，金屬（metal ·4 )亦可爲具有比低阻抗金屬 (metal，3 )大之工作函數。藉此’來謀求增大具有浮閘電極及控制閘電極之記憶體單元的耦合比点 ' 及降低產生於IPD (例如高介電常數 (high-k)材料）之寫入/抹除時之漏電流的同時成立。又’由於浮聞電極爲僅由金屬所構成，因此不產生因 #聞電極爲導電性多晶矽時所造成問題之空乏層。如此，即可提升記憶體單元之特性。此外’若使金屬（metal.4)及金屬（metal.2)以相同材料構成時’可簡化製程並降低製造成本。 -25- (22) (22)1321851 (4 )第四實施形態圖1 9係表示與第四實施形態相關之非揮發性半導體記億裝置。第四實施形態係第一實施形態之應用例。第四實施形態之特徵在於配置金屬（metall)於隧道絕緣膜（T-ox.)與導電性多晶矽（poly-Si )之間，其他則與第一實施形態相同。金屬（metal‘4)係用來防止因產生於導電性多晶矽（ poly-Si )之空乏層所造成之記億體單元的特性劣化。關於金屬（metal ·4 )之工作函數並無特別限制。例如，金屬（metal_4)亦可比導電性多晶矽（poly-Si)例如含 η型雜質之導電性多晶矽的工作函數4.0eV大。以此種構造亦可謀求增大記億體單元之耦合比；S、及降低產生於IPD (例如高介電常數（high-k )材料）之寫入/抹除時之漏電流的同時成立。 (5 )第五實施形態圖20係表示與第五實施形態相關之非揮發性半導體記憶裝置。第五實施形態係第二實施形態之應用例。第五實施形態之特徵在於配置金屬（metaWG)於隧道絕緣膜（T-οχ.)與導電性多晶矽（p〇ly-Si )之間，其他則與第二實施形態相同。金屬（metaW-3)係用來防止因產生於導電性多晶矽 -26- (23) 1321851 . (P〇iy-Si)之空乏層所造成之記億體單元的特性劣化。；關於金屬（metal _ 1 - 3 )之工作函數並無特別限制。例 - 如，金屬（metal_l-3)亦可比導電性多晶砍（P〇ly-Si)例如含η型雜質之導電性多晶矽之工作函數4. OeV大。以此種構造亦可謀求增大記憶體單元之耦合比Θ、及降低產生於IPD (例如高介電常數（high-k )材料）之寫入/抹除時之漏電流的同時成立。 (6 )其他本發明之例不限定記憶體單元之浮閘電極及控制閘電極的形狀。例如，如圖21(b)所示般，浮閘電極FG爲從元件分離絕緣層STI突起，控制閘電極CG爲將浮閘電極FG 側面之一部分覆蓋的構造亦可。亦可是浮閘電極FG之端部存在於元件分離絕緣層 _ STI上的鷗翼形狀。又，如圖21(c)所示般，浮閘電極FG之上面與元件分離絕緣層STI上之上面實質上—致的構造亦可。此外’圖21(a)所示行方向之截面形狀對圖2i(b )及（c)之構造係共通。構成浮閘電極之多晶矽（p〇ly_Si)，如TaSiN等亦可以含金屬之材料來取代。 6.材料例 -27- (24) 1321851 . 與本發明相關之非揮發性半導體記億裝置，係隧道絕 • 緣膜上之浮閘電極爲由複數層第一導電層所構成。 - 複數層第一導電層之最下層（與隧道絕緣膜接觸之層 )係從包含Si、Ta、Hf、Zr、A1、以及Ti中所選擇之一種以上元素的材料，或該材料之氮化物、碳化物、矽化物、以及矽氮化物或矽碳氮化物所構成。例如，複數層第一導電層之最下層係由Si、Hf、Zr、 • A1、Ti、Ta、TaSix、TaC、TaN、TiN、TaSiN、HfSix、以及HfSiN等所構成。當複數層第一導電層之最下層爲矽化物時，矽化物之組成係Si之原子數大於金屬原子之原子數。例如，複數層第一導電層之最下層爲富矽矽化合物 MSix所構成時，定爲xgl。但Μ表示金屬。複數層第一導電層之最上層（與IPD接觸之層）係由以下所構成：從包含Pt、W、Ir、Ru、Re、Mo、Ti、Ta、 # Ni、以及Co中所選擇之一種以上元素的材料；包含從Pt 、W、Ti、Ta、Ni、以及c〇中所選擇之一種以上元素之材料的矽化物；包含從W、Ti、Ta中所選擇之一種以上元素之材料的碳化物：包含從W、Mo、Ti、Ta中所選擇之一種以上元素之材料的氮化物；包含Ti之材料的矽氮化物：包含從Ir、Ru、中所選擇之一種以上元素之材料的氧化物；或此等之化合物或混合物。例如，複數層第一導電層之最上層爲Pt、W、Ir、 Ir〇2、ru、ru〇2 ' Re、TaC、TaN、Mo、MoNx、MoSix、 -28- (25) (25)1321851

TiN、TiC、TiSiN、TiCN、Ni、NixSi ' PtSix、WC、WN 、以及WSix等所構成。當複數層第一導電層之最上層爲矽化物時’矽化物之組成係金屬原子之原子數大於Si之原子數。例如，複數層第一導電層之最下層爲富金屬矽化合物 MSix所構成時，定爲χ$1。但Μ表示金屬。當控制閘電極、或當控制閘電極爲由複數層第二導電層所構成時，其最下層（與IPD接觸之層）係由以下所構成：從包含 Pt、W、Ir、Ru、Re、Mo、Ti、Ta ' Ni、以及 Co中所選擇之一種以上元素的材料；包含從Pt、W、Ti、 Ta、Ni、以及Co中所選擇之一種以上元素之材料的矽化物；包含從W、Ti、Ta中所選擇之一種以上元素之材料的碳化物；包含從W、Mo、Ti、Ta中所選擇之一種以上元素之材料的氮化物；包含Ti之材料的矽氮化物；包含從 Ir、Ru中所選擇之一種以上元素之材料的氧化物；或此等之化合物或混合物。例如，控制閘電極、或控制閘電極爲由複數層第二導電層所構成時，其最下層係由 Pt、W、Ir、Ir02、Ru、 Ru〇2、Re、TaC、TaN、Mo、MoNx ' MoSix、TiN、TiC、 TiSiN、TiCN、Ni、NixSi、PtSix、WC、WN、以及 WSix 等所構成。當複數層第二導電層之最下層爲矽化物時，矽化物之組成係金屬原子之原子數大於Si之原子數。例如，複數層第二導電層之最下層爲富金屬矽化合物 -29- (26) 1321851 . MSix所構成時，定爲x^l。但Μ表示金屬。 ' 控制閘電極之複數層第二導電層的最下層，亦可由與 - 浮閘電極之複數層第一導電層的最上層相同材料所構成。 IPD 係包含從 Al、Hf、La、Υ、ce、Ti、Zr、以及 si 中所選擇之至少一種元素之材料的氧化物、氮化物、或氮氧化物。雖視IPD以高介電常數（high-k )材料、或含此之層 φ 積構造爲有效，但不限於此。例如，亦可爲氧化矽、氮化矽、氮氧化矽、或此等之層積構造。但是，當使用高介電常數材料於IPD時，IPD由3層以上來構成’且3層以上之層中不與浮閘電極及控制閘電極雙方接觸之層，最好包含從Al、Hf、La、Y、Ce、Ti、 Zr、以及Si中所選擇之至少一種元素之材料的氧化物、氮化物、或氮氧化物。此係因當僅以高介電常數材料構成IPD時，有因載子 • 之捕獲及釋出而導致保持劣化之可能的緣故。藉由以氧化膜或氮化膜等絕緣膜將高介電常數材料包夾即可改善保持特性。具體而言，採用Si02/高介電常數材料/ Si〇2、si〇N/ 局介電常數材料/ SiON、Si3N4/Si〇2/高介電常數材料 /Si02/Si3N4、Si3N4/SiON/高介電常數材料 /Si〇N/si3N4 等之層積構造。此外’ TaC及TaN係根據其製造方法可改變工作函數於寬廣之範圍。因此，揭示爲例如浮閘電極之複數層第一 -30- (27) (27)1321851 導電層之最下層與最上層雙方均可使用的材料。 7.實施例 (1 )第一實施例圖22係表示與第一實施例相關之記憶體單元的構造。於P型砂基板上形成氮氧化矽膜（SiON)作爲險道，絕緣膜（閘極絕緣膜）。於氮氧化矽膜上形成TaSiN作胃_ β 性半導體材料。於TaSiN上形成WN作爲金屬材料。浮聞電極FG係由TaSiN及WN之層積所構成。於浮閘電極FG上形成高介電常數（high-k )材料、 HfAlOx (組成：Hf/(Hf+Al) =0_6)作爲 IPD。於

HfAlOx上形成由WN及W之層積所構成之控制閘電極cG 〇此處’ SiON之厚度例如約爲7〜8nm範圍內之値， TaSiN及WN之厚度例如均設定爲約30〜60nm範圍內之値。HfAlOx之厚度例如設定爲約20〜30nm範圍內之値。此處，構成浮閘電極FG之各材料的合計厚度須注意係依據單元電晶體之尺寸受到限制。亦即，爲抑制單元間之互相干涉，構成浮閘電極FG之各材料的合計厚度須小於單元電晶體之之任一寬度及長度。又’關於工作函數，TaSiN約爲4.OeV、WN約爲4.8 〜4.9eV、W約爲4.5eV * W之電阻係數比WN之電阻係數小。本例中，構成浮閘電極FG之2層中與隧道絕緣膜接 -31 - (28) (28)1321851 觸之層雖由TaSiN所構成，但其以外亦可使用TaN、TiN 、W、以及WSi等適合於n通道MIS電晶體之金屬閘極材料、或具有Si禁制帶中央附近之工作函數的金屬材料。又’雖使用WN作爲與IPD接觸之金屬材料，但其以外亦可使用Ru、TaC等適合於p通道MIS電晶體之金屬閘極材料、或於 Au、Pt、Co、Ni、Pd、Te、Mo、Ii·、Hf 、Zr、Y、以及La等元素或化合物中具有比si禁制帶中央附近大之工作函數的金屬材料。又’本例中雖使用鋁酸給作爲高介電常數（high_k ) 材料’此時將其組成Hf/(Hf+Al)設定於約0.3〜0.8範圍內之値時’即可獲得良好之漏電流特性及材料加工性。關於高介電常數材料，除HfAlOx外亦可使用包含A1 、Hf' La' γ、Ce、Ti、Zr、以及Si中至少—種元素之氧化物、氮氧化物、或矽氧化物，此外亦可將該等材料予以層槓。亦可將高介電常數材料與矽氧化膜、以及矽氮化膜等絕緣膜予以組合來使用作爲ipd。例如，亦可由 Sl3N4/Sl〇2/高介電常數材料 /Si02/Si3N4、Si3N4/SiON/高介電常數材料/SiON/ShN4等之層積構造來構成IPD。又，於 IPD與浮聞電極FG之界面、以及ιρ〇與控制閘電極cg 之界面’亦可分別存在有由極薄絕緣材料所構成之界面層此外’除氮氧化矽膜（SiON )外，亦可使用Si〇2/ 心J4/Si〇2、Si3：N4/Si〇2/Si3N4等之層積構造作爲隧道絕緣 -32- (29) (29)1321851 膜，，此外亦可使用由高介電常數材料及矽絕緣膜等所構成之層積構造。有關圖22之記億體單元的製造方法，基本上可直接應用圖2〜圖6所說明之製造方法。以下，僅對與圖2〜圖6不同之步驟予以說明。有關浮閘電極FG之形成係使用ALD法。首先，使用以Ta〔N(CH3) 2〕5、NH3、SiH4作爲原料氣體之ALD法，以形成構成浮閘電極FG下層之TaSiN 。此後，使用以WF6、NH3作爲原料氣體之ALD法，以形成構成浮閘電極FG上層之WN。其次，使用以 A1 ( CH3 ) 3、Hf〔 N ( CH3 ) 2〕4 與 hO作爲原料氣體之ALD法，於溫度250°C之環境中形成 HfAlOx。此後，於溫度8 50°C、〇2、130Pa之環境中進行回火。有關控制閘電極CG之形成係使用ALD法及CVD法兩種方法。首先’使用以WF6、NH3作爲原料氣體之ALD法，以形成構成控制閘電極C G下層之WN。此後，使用以W ( C〇 ) 6作爲原料氣體之CVD法，以形成構成控制閘電極 CG上層之W。此外’此處所示之製造方法不過只是一例，亦可藉由其他製造方法來形成圖22之記憶體單元。例如’有關使用於ALD法之原料氣體，亦可使用其他氣體，且對ALD法及CVD法之使用劃分亦無特別限制 -33- (30) 1321851 又’亦可藉由ALD法及CVD法以外之濺鍍法、蒸著法、雷射融磨法、以及MB E法等方法、或將此等方法組合之方法等，來形成浮閘電極FG、控制閘電極CG、以及 IPD。 (2 )第二實施例 % 圖23係表示與第二實施例相關之記憶體單元的構造於p型矽基板上形成氮氧化矽膜（SiON)作爲隧道絕緣膜（閘極絕緣膜）。於氮氧化矽膜上形成含η型雜質之多晶砂（n+poly-Si)作爲導電性半導體材料。於n+poly_ Si上形成TiN及WN作爲金屬材料。浮閘電極FG係由n + poly-Si、TiN以及WN之層積所構成。

於浮閘電極FG上形成HfAlOx (組成：Hf/ ( Hf + A1 )= 0.6)作爲高介電常數（high-k)材料。HfAlOx係作爲IPD之功能。於HfAlOx上形成由WN及W之層積所構成之控制閘電極CG。此處，SiON之厚度例如約爲7〜8nm範圍內之値， n+poly-Si之厚度例如約爲30nm’ TiN及WN之厚度例如均設定爲約30〜60nm範圍內之値。HfAlOx之厚度例如設定爲約20〜30nm範圍內之値。又，關於工作函數，n+poly-Si約爲4.0eV、TiN約爲 4.6eV、WN約爲4.8〜4.9eV、W約爲4.5eV。W之電阻係 -34- (31) (31)1321851 數比WN之電阻係數小。本例中’雖由TiN構成浮閘電極FG內之金屬材料的下層’但此外亦可使用TaN等具有Si禁制帶中央附近之工作函數’且對原子之擴散具阻隔性之材料、或具有其工作函數比S i禁制帶中央附近之工作函數小之適合於η通道ΜI S電晶體的金屬閘極材料。又，雖使用WN作爲與IPD接觸之金屬材料，但其以外亦可使用Ru、TaC等適合於ρ通道MIS電晶體之金屬閘極材料、或於 Au、Pt、Co、Ni、Pd、Te、Mo、Ir、Hf 、Zr、Y、以及La等元素或化合物中具有比Si禁制帶中央附近大之工作函數的材料。又’本例中雖使用鋁酸給作爲高介電常數（high-k) 材料’此時將其組成Hf/ ( Hf+ A1 )設定於約0.3〜0.8範圍內之値時，即可獲得良好之漏電流特性及材料加工性。關於高介電常數材料，除HfAlOx外亦可使用包含A1 、：Hf、La、Y、Ce、Ti、Zr、以及Si中一種以上元素之氧化物、氮氧化物、矽氧化物，此外亦可將該等材料予以層積。亦可將高介電常數材料與矽絕緣膜組合使用作爲IPD 。又’於IPD與浮閘電極FG之界面、以及IPD與控制閘電極CG之界面’亦可分別存在有由極薄絕緣材料所構成之界面層。有關圖23之記憶體單元的製造方法，基本上可直接應用圖2〜圖6所說明之製造方法。 -35- (32) 1321851 • 以下’僅對與圖2〜圖6不同之步驟予以說明。 • 有關浮閘電極FG之形成係使用CVD法。 • 首先，使用CVD法於溫度約爲620。(：之環境中形成構成浮閘電極FG下層之摻雜有磷（p)的n+p〇iy_si。此後 ’使用以TiCU、NHs作爲原料氣體之CVD法，於溫度約爲500°C之環境中，形成配置於金屬材料之n+p〇ly-Si側的TiN。接著’使用以w(CO) 6及NH3作爲原料氣體之 φ CVD法’於溫度約爲45〇亡之環境中形成配置於金屬材料之HfAlOx側的WN» 其次’使用以 A1(CH3) 3、Hf〔N(CH3) 2〕4 與 H2〇作爲原料氣體之ALD法，於溫度2501之環境中形成 HfAlOx。此後，於溫度850°C、〇2、130Pa之環境中進行回火。有關控制閘電極CG之形成亦使用CVD法》首先’使用以WF6及NH3作爲原料氣體之CVD法， φ 於溫度約爲450°C之環境中’在HfAlOx上形成構成控制閘電極CG下層之WN。接著’使用以w(CO) 6作爲原料氣體之CVD法，於溫度約爲4501之環境中，在WN上形成構成控制閘電極CG上層之W。此外’此處所示之製造方法不過只是一例，亦可藉由其他製造方法來形成圖23之記憶體單元。例如’有關使用於CVD法之原料氣體，亦可使用其他氣體’亦可使用對A LD法以取代CVD法。又’亦可藉由CVD法及ALD法以外之濺鍍法、蒸著 -36- (33) 1321851 法、雷射融磨法、以及MBE法等方法、或將此等方法組合之方法等’來形成浮閘電極FG、控制閘電極CG、以及 IPD。 (3 )第三實施例圖24係表示與第三實施例相關之記憶體單元的構造〇 Φ 於P型矽基板上形成氮氧化矽膜（SiON)作爲隧道絕緣膜（閘極絕緣膜）。於氮氧化矽膜上形成含η型雜質之多晶矽（n+poly-Si)作爲導電性半導體材料。於n+poly-Si上形成WN作爲金屬材料。浮閘電極fg係由n+ poly-Si及WN之層積所構成。於浮閘電極FG上形成HfAlOx (組成：Hf/ ( Hf+ A1 )=0.6)作爲局介電常數（high-k)材料。HfAlOx係作爲IPD之功能。於HfAlOx上形成由WN及W之層積所構 # 成之控制閘電極CG。此處，SiON之厚度例如約爲7〜8nm範圍內之値， n+ poly-Si之厚度例如約爲60nm，WN之厚度例如設定爲約20〜3 Onm範圍內之値。HfAlOx之厚度例如設定爲約 20〜30nm範圍內之値。此外，有關構成浮閘電極之各材料層的厚度，由於係以與隧道絕緣膜接觸之層爲主來儲存電荷，因此此層之膜厚最好不要比其他層之膜厚小。特別是如本例，與隧道絕緣膜接觸之層爲半導體材料時，更須要做此考量。 -37- (34) 1321851 • 又，關於工作函數’ n+P〇ly-Si約爲4.0eV、WN約爲 • 4·8〜4.9eV、W約爲4.5eV» W之電阻係數比WN之電阻係數小。本例中，雖由WN構成浮閘電極FG內之金屬材料，但此外亦可使用Ru、TaC等工作函數約爲5eV附近之適合於ρ通道MIS電晶體之金屬閘極材料、或工作函數約爲 4.4eV以上之金屬材料’且對原子之擴散具阻隔性之TiN _ (約 4‘6eV) 、TaN (約 4.4eV )等。浮閘電極FG內之金屬材料，由於只要工作函數約爲 4_4Ev以上即可，因此亦可使用例如Au (約5.1eV) 、Pt (約 5.3eV) 、Co (約 5.0eV) 、Ni (約 5.0eV) 、Pd (約 5.2eV) 、Mo (約 4.9eV) 、\¥(約4.56¥)等金屬、或此等之金屬化合物中工作函數約爲4.4eV以上者》又，本例中雖使用鋁酸給作爲高介電常數（high-k ) 材料’此時將其組成Hf/(Hf+Al)設定於約0.3〜0.8範 • 圍內之値時’即可獲得良好之漏電流特性及材料加工性。除HfAlOx外亦可使用包含Al、Hf、La、Y、Ce、Ti 、Zr、以及S i中至少一種以上元素之氧化物、氮氧化物、矽氧化物等作爲高介電常數材料，此外亦可將該等材料予以層積。亦可將高介電常數材料與矽絕緣膜組合使用作爲IPD 。又，於IPD與浮閘電極FG之界面、以及IPD與控制閘電極CG之界面’亦可分別存在有由極薄絕緣材料所構成之界面層。 -38- (35) (35)1321851 有關圖24之記憶體單元的製造方法，基本上可直接應用圖2〜圖6所說明之製造方法。以下，僅對與圖2〜圖6不同之步驟予以說明。首先，使用CVD法於溫度約爲62 0°C之環境中形成構成浮閘電極FG下層之摻雜有磷（P)的η+poly-Si»此時，調整原料氣體之矽烷及膦的比例，俾使n+ poly-Si中磷之濃度成爲lxl〇2()cirr3。此外，關於堆積n+ poly-Si之方法，除此之外亦可使用順序法。此方法係輪流重複藉由單獨SiH4之無摻雜多晶矽之成膜與藉由經稀釋之單獨PH3之磷吸附的方法，即可精密控制浮閘電極FG之摻雜物濃度及厚度。此後，使用以W ( C0 ) 6及NH3作爲原料氣體之CVD 法，於溫度約爲450°C之環境中在n+poly-Si上形成WN。其次，使用以 A1 ( CH3 ) 3、Hf〔 N ( CH3 ) 2〕4 與 H20作爲原料氣體之ALD法，於溫度250°C之環境中形成 HfAlOx。此後，於溫度8 50°C、0 2、130Pa之環境中進行回火。此後，使用以w ( CO) 6及NH3作爲原料氣體之CVD 法，於溫度約爲450°C之環境中，在HfAlOx上形成構成控制閘電極CG下層之WN。接著，使用以W ( CO ) 6作爲原料氣體之CVD法，於溫度約爲450 °C之環境中，在 WN上形成構成控制閘電極CG上層之W。此外，此處所不之製造方法不過只是一例，亦可藉由其他製造方法來形成圖24之記億體單元。 -39- (36) (36)1321851 (4 )第四實施例圖25係表示與第四實施例相關之記憶體單元的構造〇於p型矽基板上形成氮氧化矽膜（SiON )作爲隧道絕緣膜（閘極絕緣膜）。於氮氧化矽膜上形成含η型雜質之多晶矽（n+poly-Si)作爲導電性半導體材料。於n+p〇iy_ Si上形成WSi作爲金屬材料。浮閘電極FG係由n+ poly-Si及WSi之層積所構成。於浮閘電極FG上形成高介電常數（high-k )材料、 HfAlOx (組成：Hf/(Hf+Al) =0.6)作爲 IPD。於 HfAlOx上形成由WSi及W之層積所構成之控制聞電極 CG。此處’ SiON之厚度例如約爲7〜8nra範圍內之値， n+ poly-Si之厚.度例如約爲60nm、WSi之厚度例如設定爲約50nm。HfAlOx之厚度例如設定爲約20〜30nm範圍內之値。又，關於工作函數’ n+p〇iy_si約爲4.0eV、WSi約爲 4_4〜4.6eV、W約爲4.5eV。w之電阻係數比WN之電阻係數小。本例中，構成浮閘電極FG內之金屬材料雖由WSi所構成’但一方面注意耐熱性，一方面亦可使用其以外之 CoSiz、NiSi等其他矽化物材料。又’本例中雖使用鋁酸給作爲高介電常數（high_k ) -40- (37) 丄以1851 • 材料，此時將其組成Hf/(Hf+Al)設定於約〇·3〜0.8範 ' 圍內之値時’即可獲得良好之漏電流特性及材料加工性。關於筒介電常數材料，除HfAlOx外亦可使用包含A1 、Hf、La ' Y、Ce、Ti、Zr、以及si中至少—種以上元素之氧化物、氮氧化物、砂氧化物，此外亦可將該等材料予以層積。亦可將高介電常數材料與矽絕緣膜予以組合來使用作 • 爲1PD。又’於ipd與浮閘電極FG之界面、以及IPD與控制閘電極C G之界面’亦可分別存在有由極薄絕緣材料所構成之界面層。有關圖25之記憶體單元的製造方法，基本上可直接應用圖2〜圖6所說明之製造方法。以下’僅對與圖2〜圖6不同之步驟予以說明。首先，使用CVD法於溫度約爲62〇t之環境中形成構成浮閘電極FG下層之摻雜有磷（P)的n + p〇ly-Si。 # 此後，使用以W( CO )6作爲原料氣體之CVD法，於n+poly-Si上形成W。接著，進行第一次回火，使W與 Si反應形成準穩態之WSi，然後將未反應之W以濕處理去除。接著，進行第二次回火，使之變成穩態之WSi。其次，使用以 A1 ( CH3 ) 3、Hf〔 N ( CH3 ) 2〕4 與 H20作爲原料氣體之ALD法，於溫度25(TC之環境中形成 HfAlOx。此後，於溫度850°C、Ο 2' 130Pa之環境中進行回火。其次，使用CVD法於溫度約爲620°C之環境中，於 -41 - (38) 1321851

HfAlOx上形成厚度約50nm之摻雜有磷（P )的n+ poly-Si ο • 此後，使用以w ( CO) 6作爲原料氣體之CVD法，. 於n+ poly-Si上以足夠厚度形成W作爲低阻抗金屬。接著，進行第一次回火，使W與Si反應形成準穩態之WSi，接著，進行第二次回火，使之變成穩態之WSi。此外，此處所示之製造方法不過只是一例，亦可藉由 φ 其他製造方法來形成圖25之記憶體單元。例如，用來形成矽化物層（WSi)之回火，亦可與源極/汲極擴散層之活性化回火一體化。 (5 )第五實施例圖26及圖27係表示與第五實施例相關之記憶體單元的構造。第五實施例係有關於NAND型快閃記憶體之記憶單元 • 單位。單元單位內之各個記憶體單元具有與第一實施例之記憶體單元相同構造。此單兀單位之特徵在於彳了方向，如圖26所示般，記憶體單元爲串連連接。又，列方向係與浮閘電極之上面及元件分離絕緣層（STI)之上面大致一致，且於此等之上配置有高介電常數（high-k)材料、HfAlOx作爲IPD。 N AND型快閃記憶體之情形，由於記憶體單元之微細化相當顯著，因此此種單元單位之構造係用來一方面抑制產生於相鄰單元間之寄生電容，一方面得到高耦合比^的 -42- (39) (39)1321851 技術之一。又，浮閘電極進一步爲減少相鄰單元間之干涉，當浮閘電極之厚度、長度、以及寬度分別爲TFC、L、以及w 時’最好Tfg<L且Tfg<W。此係因浮閘電極之厚度TF(J 決定了產生於相鄰單元間之電容的大小之故。此外，NAND型快閃記憶體之記憶單元中，構成浮閘電極之複數層導電層中，與隧道絕緣膜接觸之導電層（最下層）主要係用來蓄積電荷。因此，構成浮閘電極之複數層導電層的最下層，最好爲此等複數層導電層中之最厚者。特別是與隧道絕緣膜接觸之導電層（最下層）主要爲半導體材料時，此條件爲有效。 8.適用例本發明之例係適用於具有層積閘極構造之記憶體單元的全部非揮發性半導體記億裝置。例如，本發明之例對NAND型、NOR型、AND型、 DINOR型、融合NOR型及NAND型之優點的ΝΑΝΟ型、此外一個記憶體單元具有由兩個選擇電晶體包夾之構造的 3Tr-NAND型等係有效之技術。 9.結語根據本發明之例，即使使用用來增大耦合比0之高介電常數（high-k)材料作爲IPD，於浮閘電極與IpD之間 -43- (40) 1321851 、及於控制閘電極與IPD之間，由於配置有具有函數之材料作爲金屬，因此可降低寫入/抹除時之漏電流。又，亦實現了降低讀出時之漏電流、或提升 (retention)特性等。此外，關於具有較大工作函數之金屬，藉由方式降低其工作函數來接近於多晶矽之工作函數浮閘電極內所產生之空乏層電容，即可防止因空造成之電壓降低所導致的記憶體單元之耦合比降如此，根據本發明，即使記憶體單元進行微可同時實現增大耦合比及降低漏電流。本發明之例不限於上述之實施形態，在不逸之範圍，可將各構成要素予以變形來加以具體化由將揭示於上述實施形態之複數個構成要素加以合，即可用來構成各種之發明。例如，亦可從揭之實施形態的所有構成要素中刪除幾個構成要素將不同實施形態之構成要素予以適當地組合。【圖式簡單說明】〔圖1〕係表示參考例之單元構造的截面圖〔圖2〕係表示圖1之單元構造之製造方法〇〔圖3〕係表示圖1之單元構造之製造方法較大工作流至IPD 資料保持以階段性，以抑制乏層電容低。細化，亦脫該要旨。又，藉適當地組示於上述，或亦可的截面圖的截面圖 -44 - (41) 丄J乙丄δ;)丄係表示圖〗之單元構造之製造方法的截面圖 [® 係表示圖1之單元構造之製造方法的截面圖 [S| 系表示圖〗之單元構造之製造方法的截面圖〔圖7〕係表示本發明例之槪要的截面圖β 。〔圖8〕係表示本發明例之槪要的截面圖。〔圖9〕係表示本發明例之槪要的截面圖。 t ® 1 〇〕係表示本發明例之槪要的截面圖 H〕係表示有效電場與電流密度之關係的圖。 [® 1 2 ]係表示閾値電壓隨時間變化之模擬模式的圖 [® 1 3 ]係表示閾値電壓隨時間變化之計算結果的圖〇 [Μ 1 4〕係表示求出閩値電壓變化量之最佳條件之過程的圖。 [1 5〕係表示閎値電壓隨時間變化之模擬結果的圖 16〕係表示第一實施形態之單元構造的截面圖。〔圖17〕係表示第二實施形態之單元構造的截面圖。 iS〕係表示第三實施形態之單元構造的截面圖》 C® 19〕係表示第四實施形態之單元構造的截面圖。〔圖2〇〕係表示第五實施形態之單元構造的截面圖。 -45- (42) 1321851 • 〔圖21〕係表示單元構造之變形例的截面圖。 - 〔圖22〕係表示第一實施例之單元構造的截面圖。 ' 〔圖23〕係表示第二實施例之單元構造的截面圖。〔圖24〕係表示第三實施例之單元構造的截面圖。〔圖25〕係表示第四實施例之單元構造的截面圖。〔圖26〕係表示第五實施例之單元構造的截面圖。〔圖27〕係表示第五實施例之單元構造的截面圖。【主要元件符號說明】 1 0 1 :矽基板 102 :隧道氧化膜 103:磷摻雜多晶矽膜 104 :遮罩材料 105a :狹縫 l〇5b :元件分離溝 # 1〇6 ··矽氧化膜 107 :氧化鋁膜 108 :矽氧化膜 109 :導電膜 1 10 :遮罩材料 1 1 1 :矽氧化膜 1 12 :源極/汲極擴散層 1 1 3 :層間絕緣膜 CG :控制閘電極 -46- (43) 1321851 CGI··· CGm:複數層導電層 F G :浮閘電極 F G 1 · ·· F G n ：複數層導電層 HfAlOx :銘酸給 IPD :電極間絕緣膜 metal· 1 :金屬 metal·2 :金屬

m et al·4 :金屬 metal‘1-1 :金屬 metal_l-2 :金屬 metal_l-3 :金屬 n-channeln :通道 p-Si : p型矽基板 poly-Si:導電性多晶砂 # P型Si基板：p型矽基板 STI :元件分離絕緣層 S i Ο N :氮氧化矽 T-οχ.:隧道絕緣膜 TaSiN :氮化矽鉬 TiN :氮化鈦 Φ\ν1··.Φ\νη:工作函數 Φ wx :工作函數 η+ η型雜質 -47 (44) (44)1321851

n+poly-Si: η型雜質多晶砂 W :鎢 WN :氮化鎢 W S i :矽化鎢 △ Vth :閾値偏移量 -48-

Claims

1321851 十、申請專利範圍第95 1 3 773 4號專利申請案中文申請專利範圍修正本民國98年9月15日修正 1. 一種非揮發性半導體記億裝置，其特徵爲：具備配置於半導體基板內之源極/汲極擴散層、配置 φ 於前述源極/汲極擴散層間之通道上的第一絕緣膜 '配置於前述第一絕緣膜上且由層積之複數層第一導電層所構成的浮閘電極、配置於前述浮閘電極上之第二絕緣膜、以及配置於前述第二絕緣膜上之控制閘電極；當以前述複數層第一導電層中最下層爲基準層時，前述基準層之工作函數爲4. OeV以上，且自前述基準層以上之含前述基準層的複數層第一導電層之工作函數係隨著往前述第二絕緣膜方向逐漸變大。 • 2.如申請專利範圍第1項所記載之非揮發性半導體記憶裝置，其中，前述基準層係由含雜質之導電性半導體材料所構成’前述基準層以上之至少一層的第一導電層係由金屬所構成。 3 ·如申請專利範圍第2項所記載之非揮發性半導體 §己憶裝置’其中，前述雜質係n型雜質、前述導電性半導體材料係多晶矽、前述η型雜質之摻雜物濃度爲5χ l〇19cnT3 以上。 4 .如申請專利範圍第1項所記載之非揮發性半導體 1321851 記憶裝置’其中’前述基準層及其以上之至少一層的第一導電層係由金屬所構成。 5. 如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記憶裝置’其中，前述複數層第—導電層之最下層係由含雜質之導電性半導體材料所構成。 6. 如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記憶裝置，其中，前述基準層及其以上之至少一層之第一導電層的工作函數係包含於從4.〇eV至 5.2eV爲止之範圍內。 7 ·如申請專利範圍第6項所記載之非揮發性半導體記億裝置’其中，前述基準層以上之至少一層之第一導電層的工作函數係4.4eV以上。 8 _如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記億裝置，其中，前述控制閘電極係由具有比前述基準層之工作函數大的工作函數之導電材料所構成〇 9.如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記憶裝置，其中，前述控制閘電極係由與前述複數層第一導電層之最上層相同材料所構成。 1 〇.如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記億裝置，其中，前述控制閘電極係由層積之複數層第二導電層所構成，前述複數層第二導電層之最下層係由具有比前述基準層之工作函數大的工作函數之導電材料所構成。 [S 1 -2- 1321851 . 11 ·如申請專利範圍第1 〇項所記載之非揮發性半導；體記憶裝置，其中，前述複數層第二導電層之工作函數係 - 隨著往第二絕緣膜方向而逐漸變大。 1 2 ·如申請專利範圍第1 〇項所記載之非揮發性半導體記憶裝置，其中，前述複數層第二導電層之電阻係數係隨著離開前述第二絕緣膜而逐漸變小。 1 3 .如申請專利範圍第丨〇項所記載之非揮發性半導 φ 體記億裝置，其中，前述複數層第二導電層之最下層係由與前述複數層第一導電層之最上層相同材料所構成。 1 4.如申請專利範圍第1至第4項任一項項所記載之非揮發性半導體記憶裝置，其中，以前述浮閘電極之厚度、長度、以及寬度分別爲TFG、L、以及W時，TFG < L且 T F G < W。 15.如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記億裝置，其中，前述複數層第一導電層之 φ 最下層係於前述複數層第一導電層之中最厚。 1 6.如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記憶裝置，其中，前述複數層第一導電層之最下層係由包含從Si、Ta、Hf、Zr、A1、以及Ti中所選擇之一種以上元素的材料，或該材料之氮化物、碳化物、矽化物、以及矽氮化物或矽碳氮化物所構成。 1 7 .如申請專利範圍第1 6項所記載之非揮發性半導體記憶裝置，其中，當前述複數層第一導電層之最下層爲矽化物時，前述矽化物之組成係Si之原子數大於金屬原 -3- 1321851 子之原子數。 i 8.如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記憶裝置，其中，前述複數層第一導電層之最上層係由以下所構成：包含從pt、w、Ir、Ru、Re、Mo 、Ti、Ta、Ni、以及Co中所選擇之一種以上元素的材料 ;包含從？1、'\^、1^、丁&、>!丨、以及€〇中所選擇之一種以上元素之材料的矽化物：包含從W、Ti、Ta中所選擇之一種以上元素之材料的碳化物；包含從 W、Mo、Ti、Ta 中所選擇之一種以上元素之材料的氮化物；包含Ti之材料的矽氮化物；包含從Ir、Ru中所選擇之一種以上元素之材料的氧化物；或此等之化合物或混合物。 1 9.如申請專利範圍第1 8項所記載之非揮發性半導體記憶裝置，其中，當前述複數層第一導電層之最上層爲矽化物時，前述矽化物之組成係金屬原子之原子數大於S i 之原子數。 20-如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記憶裝置，其中，前述第二絕緣膜係包含從 Al、Hf、La、Y、Ce、Ti、Zr、以及Si中所選擇之至少一種元素之材料的氧化物、氮化物、或氮氧化物。 2 1 .如申請專利範圍第1至第4項任一項所記載之非揮發性半導體記憶裝置，其中，前述第二絕緣膜係由三層以上之層所構成，前述三層以上之層中與前述浮閘電極及前述控制閘電極雙方不接觸的層，係包含從A1、H f、L a 、Y、Ce、Ti、Zr、以及Si中所選擇之至少一種元素之材 -4- 1321851 料的氧化物、氮化物、或氮氧化物。