TWI664665B - 金屬浮動閘極合成三維反及型記憶體裝置與相關聯方法 - Google Patents
金屬浮動閘極合成三維反及型記憶體裝置與相關聯方法 Download PDFInfo
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Abstract
本發明提供一種具有改良之製程邊限及增強之效能的三維反及型(3D NAND)記憶體結構。此記憶體結構可包括：一控制閘極材料及一浮動閘極材料，其配置於一第一絕緣層與一第二絕緣層之間；一金屬層，其配置於該控制閘極材料與該浮動閘極材料之間；一內層多晶介電質(IPD)層，其配置於該金屬層與該控制閘極材料之間，以使得該IPD層將該控制閘極材料與該浮動閘極材料電氣隔離；以及一隧道介電質材料，其在該控制閘極材料對面耦接至該浮動閘極材料。
Description
本發明係有關於金屬浮動閘極合成三維反及型(3D NAND)記憶體裝置與相關聯方法。
記憶體結構係給多種電子裝置提供資料儲存器之積體電路。記憶體可包括在未供電時失去所儲存資訊之易失性記憶體結構(例如，RAM-隨機存取記憶體)，及即使在未供電時仍保留所儲存資訊之非易失性記憶體結構。此非易失性記憶體之一實例為快閃記憶體。非易失性快閃記憶體可在多種可攜式裝置中使用，並且可有益於在自一個電子裝置傳遞資料至另一電子裝置時使用，其中在實體傳遞期間不供應電力。
依據本發明之一實施例，係特地提出一種製作3D NAND記憶體結構之方法，該3D NAND記憶體結構具有改良之製程邊限及增強之效能，該方法包含：將一胞格柱溝槽蝕刻至一胞格堆疊基板中，該胞格堆疊基板具有配置於一選擇閘極源區域上的交替之導電材料層及絕緣材料
層；在該等導電材料層處將多個浮動閘極凹部蝕刻至該胞格柱溝槽之側壁中；在該等多個浮動閘極凹部中形成一內層多晶介電質(IPD)層；將一金屬層沈積至該等多個浮動閘極凹部中之該IPD層上；將一浮動閘極層沈積至該等多個浮動閘極凹部中之該金屬層上以形成多個浮動閘極單元，該等多個浮動閘極單元具有由該金屬層圍繞在至少三側上的一浮動閘極核心。
102‧‧‧NAND記憶體結構
104‧‧‧控制閘極材料
106‧‧‧浮動閘極材料
108‧‧‧第一絕緣層
110‧‧‧第二絕緣層
112‧‧‧金屬層
114‧‧‧內層多晶介電質(IPD)層
116‧‧‧隧道介電質材料
202‧‧‧3D NAND記憶胞格
204‧‧‧胞格堆疊基板
206‧‧‧導電材料/導電材料層
208‧‧‧絕緣材料/絕緣材料層
210‧‧‧選擇閘極源(SGS)區域
212‧‧‧蝕刻終止層
214‧‧‧額外絕緣層
216‧‧‧胞格柱
218‧‧‧源極層
220‧‧‧NAND記憶體結構
222‧‧‧隧道介電質材料
224‧‧‧浮動閘極材料
226‧‧‧金屬層
228‧‧‧內層多晶介電質(IPD)層
402‧‧‧3D NAND記憶體結構
404‧‧‧胞格堆疊基板
405‧‧‧胞格柱溝槽
406‧‧‧絕緣材料層
408‧‧‧導電材料層
410‧‧‧浮動閘極凹部
412‧‧‧IPD層
414‧‧‧側壁
416‧‧‧底部
418‧‧‧頂部
420‧‧‧金屬層
422‧‧‧浮動閘極層(或材料)
430‧‧‧源極層
432‧‧‧隧道介電質
434‧‧‧胞格柱
圖1係根據本發明實施例之記憶體結構之一區段的示意圖；圖2係根據本發明實施例之示範性3D NAND記憶胞格之一區段的示意圖；圖3係根據本發明實施例之製作3D NAND記憶胞格之方法的流程圖；圖4A係根據本發明實施例之3D NAND記憶胞格之一區段在製造期間的示意圖；圖4B係根據本發明實施例之3D NAND記憶胞格之一區段在製造期間的示意圖；圖4C係根據本發明實施例之3D NAND記憶胞格之一區段在製造期間的示意圖；以及圖4D係根據本發明實施例之3D NAND記憶胞格之一區段在製造期間的示意圖。
雖然以下詳細描述出於例示性目的含有許多具體細節，但是一般熟習此項技術者將瞭解，可作出對以下細節之許多變化及變更並且該等變化及變更被視為包括於本文中。
因此，以下實施例係在任何所陳述請求項的一般性沒有任何損失並且不會對任何所陳述請求項強加限制的情況下加以陳述。亦應理解，本文中所使用的術語僅出於描述特定實施例之目的，並且不意欲具有限制性。除非另外定義，否則本文中所使用的任何技術及科學用詞之含義與一般熟習本揭示內容所屬技術者通常所理解之含義相同。
如本說明書及所附申請專利範圍中所使用，單數形式「一」及「該」包括複數參考對象，除非上下文明確地另外指出。因此，例如，對「一層」之參考包括多個此類層。
在本揭示內容中，「包含」、「含有」及「具有」及類似者可具有在美國專利法中賦予其的含義並且可意味「包括」及類似者，並且通常被理解為開放式用詞。「由......組成」等詞係封閉式用詞，並且可僅包括結合此類用詞並且根據美國專利法所特定列出的組件、結構、步驟或類似者。「本質上由......組成」具有通常由美國專利法賦予其的含義。特定言之，此類用詞通常為封閉式用詞，其例外情況為：允許包括不會實質上影響結合其來使用之項目之基
礎及新穎特性或功能的額外項目、材料、組件、步驟或元件。例如，存在於組合物中但不會影響組合物性質或特性之微量元素在「本質上由......組成」語言下存在時將係容許的，即使接在此術語之後的項目列表中未明確敘述。當使用例如「包含」或「包括」之開放式用詞時，應理解，亦應對「本質上由......組成」語言以及「由......組成」語言給予直接支援，就如同明確陳述一樣。
描述及申請專利範圍中的「第一」、「第二」、「第三」、「第四」等詞及類似者(若存在)係用於區分類似元件並且未必用於描述特定的順序次序或時間次序。應理解，如此使用的用詞在適當情況下可互換，以使得本文中所描述的實施例例如能夠以不同於本文中所例示或以其他方式描述之順序的順序來操作。類似地，若本文中將方法描述為包含一系列步驟，則本文中所呈現之此類步驟之次序未必為可進行此類步驟之唯一次序，並且可能可省略某些所陳述步驟，且/或可能可將本文中未描述之某些其他步驟添加至該方法。
描述及申請專利範圍中的「左」、「右」、「前」、「後」、「頂部」、「底部」、「上方」、「下方」等詞及類似者(若存在)係用於描述性目的並且未必用於描述永久的相對位置。應理解，如此使用的用詞在適當情況下可互換，以使得本文中所描述的實施例例如能夠以不同於本文中所例示或以其他方式描述之定向的定向來操作。如本文中所使用的「耦接」一詞係定義為以電氣或非電氣方式直接或間接
地連接。本文中描述為彼此「相鄰」之物件針對使用該片語之情境視情況可彼此形成實體接觸，彼此緊靠，或彼此處於相同的一般區域或區中。片語「在一個實施例中」或「在一個態樣中」在本文中的出現未必全部指代相同的實施例或態樣。
如本文中所使用，「大致上」一詞指代動作、特性、性質、狀態、結構、項目或結果之完整或近乎完整的範圍或程度。例如，「大致上」封閉的物件將意味該物件完全封閉或近乎完全封閉。與絕對完整性之確切可允許偏差度在一些情況下可取決於特定情境。然而，一般來說，近乎完成將使得具有相同的整體結果，就如同獲得絕對且總體完成一樣。「大致上」的使用在以貶義使用時同等地可用來指代動作、特性、性質、狀態、結構、項目或結果之完全或近乎完全缺乏。例如，「大致上沒有」顆粒之組合物將完全沒有顆粒，或近乎完全沒有顆粒，其程度使得效果將與其完全沒有顆粒相同。換言之，「大致上沒有」一成分或元素之組合物仍可實際上含有此項目，只要其沒有可量測的效果即可。
如本文中所使用，「約」一詞用來藉由假設給定值可「略高於」或「略低於」端點而給數值範圍端點提供靈活性。
如本文中所使用，為了便利起見，可在共同列表中呈現多個項目、結構元素、組成元素及/或材料。然而，此等列表應被視為好像列表之每一成員係單獨識別為單獨
且唯一的成員。因此，在沒有相反指示的情況下，此列表之個別成員應僅基於其在共同群組中的呈現而被視為相同列表之任何其他成員之實際等效物。
濃度、數量及其他數值資料可在本文中以範圍格式表達或呈現。應理解，此範圍格式僅為了便利及簡潔起見加以使用，且因此應靈活地理解為不僅包括明確敘述為範圍之限值的數值，而且包括該範圍內所包含的所有單獨數值或子範圍，就如同明確敘述了每一數值及子範圍一樣。作為例示，數值範圍「約1至約5」應被理解為不僅包括約1至約5之明確敘述值，而且包括在所指示範圍內的單獨值及子範圍。此數值範圍內所包括是：諸如2、3及4之單獨值及諸如1至3、2至4及3至5等之子範圍，以及單獨的1、2、3、4及5。
此相同原理適用於敘述僅一個數值來作為最小值或最大值之範圍。此外，不管所描述的範圍或特性之寬廣度如何，此理解均應適用。
本說明書全篇中對「一實例」之參考意味結合該實例所描述的特定特徵、結構或特性包括於至少一個實施例中。因此，片語「在一實例中」在本說明書全篇中各種位置的出現未必全部指代相同實施例。
下文提供技術實施例之初始綜述，並且接著更詳細地描述特定技術實施例。此初始概述意欲幫助閱讀者更快地理解技術，但其不意欲識別技術之關鍵或主要特徵，
亦不意欲限制所請求之標的物之範疇。
3D NAND記憶體通常包括多個記憶胞格，該等記憶胞格包括浮動閘極電晶體。目前的3D NAND記憶胞格可包括圍繞中央胞格柱佈置於三個維度中之多個NAND記憶體結構。記憶體結構可通常包括浮動閘極，該浮動閘極藉由稱為隧道介電質層(亦即，隧道氧化物層)之薄介電質層與支撐半導體基板電氣隔離。導電材料(亦即，控制閘極)定位成與浮動閘極相鄰並且藉由內層多晶介電質(IPD)層與浮動閘極電氣隔離。內層多晶介電質可為分層結構，並且在一些態樣中可包括夾在兩個氧化矽層之間的氮化矽層。浮動閘極通常包含導電材料，其充當用於電荷的電荷儲存元件。此電荷儲存元件界定與其相關聯的特定電晶體之記憶體狀態。浮動閘極與周圍的導電材料電氣隔離，且因此其中所儲存之電荷即使在裝置的電力被中斷時仍保留。
已發現，在各種3D NAND技術中，來自浮動閘極之導電材料在製造期間可脫離出來並且累積在胞格柱底部。此可導致電氣短路，因此降低裝置之效率。藉由在製造期間使金屬層與浮動閘極材料相關聯，可減少或消除位於胞格柱底部或靠近胞格柱底部之缺陷及碎屑，因此增加裝置之效率及效能。
因此，在一個態樣中，如圖1所示，提供具有改良之製程邊限及增強之效能的NAND記憶體結構102。記憶體結構可包括配置於第一絕緣層108與第二絕緣層110之間
的控制閘極材料104及浮動閘極材料106。金屬層112定位於控制閘極材料104與浮動閘極材料106之間，以使得金屬層112沿浮動閘極材料106之至少三個側配置或包覆在該等至少三個側周圍。內層多晶介電質(IPD)層114配置於金屬層112與控制閘極材料104之間，以使得IPD層114將控制閘極材料104與浮動閘極材料106電氣隔離。IPD層114沿金屬層112之至少三個側配置或包覆在該等至少三個側周圍。該結構可進一步包括隧道介電質材料116，其在控制閘極材料104對面耦接至浮動閘極材料106。在另一態樣中，金屬層112可沿浮動閘極材料106之至少四個側配置或包覆在該等至少四個側周圍。在又一態樣中，IPD層114沿金屬層112之至少四個側配置或包覆在該等至少四個側周圍。
此NAND記憶體結構可用作單個NAND裝置，或該記憶體結構可併入於包括多個此類結構之裝置中。此外，本文中所描述的特定架構佈局不應被視為限制性的，並且應理解，想到了用以將多個此類記憶體結構整合於一裝置中的其他架構。在一個態樣中，例如如圖2所示，因此提供具有改良之製程邊限及增強之效能的3D NAND記憶胞格202。此記憶胞格可包括胞格堆疊基板204，其具有配置於選擇閘極源(SGS)區域210上的交替之導電材料層206及絕緣材料層208。在一些態樣中，SGS區域配置於蝕刻終止層212與額外絕緣層214之間。胞格柱216可相對於多個交替層206、208以大致上垂直的定向定位於胞格堆疊基板204內。胞格柱延伸穿過SGS區域，進入下伏源極層218。此外，
多個NAND記憶體結構220圍繞胞格柱216以三維組配來佈置。多個NAND記憶體結構220與胞格堆疊基板204之導電材料層206對準。在一個態樣中，導電材料層206可充當控制閘極材料，而在其它態樣中，單獨的控制閘極材料可定位於導電材料層與NAND記憶體結構之間。
隧道介電質材料222可定位於胞格堆疊基板204與胞格柱216之間，因而將NAND記憶體結構220與胞格柱216電氣隔離。每一NAND記憶體結構包括浮動閘極材料224，其配置於絕緣材料層208之間並且與導電材料層206對準。金屬層226定位於導電材料層206(或控制閘極)與浮動閘極材料224之間，以使得金屬層226沿浮動閘極材料224之至少三個側配置或包覆在該等至少三個側周圍。內層多晶介電質(IPD)層228配置於金屬層226與導電材料層206之間，以使得IPD層228將導電材料層206與浮動閘極材料224電氣隔離。IPD層228沿金屬層226之至少三個側配置或包覆在該等至少三個側周圍。在另一態樣中，金屬層226可沿浮動閘極材料224之至少四個側配置或包覆在該等至少四個側周圍。在又一態樣中，IPD層228沿金屬層226之至少四個側配置或包覆在該等至少四個側周圍。
在另一態樣中，提供一種製作3D NAND記憶體結構之方法，該3D NAND記憶體結構具有改良之製程邊限及增強之效能。如圖3所示，此方法可包括：302將胞格柱溝槽蝕刻至胞格堆疊基板中，該胞格堆疊基板具有配置於選擇閘極源區域上的交替之導電材料層及絕緣材料層；304
在導電材料層處將多個浮動閘極凹部蝕刻至胞格柱溝槽之側壁中；以及306在多個浮動閘極凹部中形成內層多晶介電質(IPD)層。該方法可進一步包括：308將金屬層沈積至多個浮動閘極凹部中之IPD層上；以及310將浮動閘極層沈積至多個浮動閘極凹部中之金屬層上以形成多個浮動閘極單元，該等多個浮動閘極單元具有在至少三個側上由金屬層圍繞的浮動閘極核心。
在另一態樣中，如圖4A所示，展示出在製作過程中的3D NAND記憶體結構402。胞格柱溝槽405已蝕刻至胞格堆疊基板404中。胞格堆疊基板404包括多個交替之絕緣材料層406及導電材料層408。多個浮動閘極凹部已在導電材料層408處蝕刻至胞格柱溝槽405之側壁中。因此，浮動閘極凹部410藉由絕緣材料層406彼此隔離。
圖4A亦展示出形成於浮動閘極凹部410中之IPD層412。在一些態樣中，IPD層係沿胞格柱溝槽405之側壁414形成，並且因此自胞格柱溝槽405之底部416至頂部418形成連續IPD層。在其他態樣中，IPD在此製造階段係不連續的。IPD層可由可用於此材料之任何已知的材料製成。在一個態樣中，IPD層可為分層結構，其包含配置於兩個氧化矽層之間的氮化矽層。此三層在此項技術中稱為「ONO」或「氧化物-氮化物-氧化物」層。請注意，IPD層412經定位來將依序沈積至浮動閘極凹部410中之材料與導電材料層408電氣隔離。
展示出金屬層420沈積於浮動閘極凹部410中之
IPD層412上。在一些態樣中，金屬層420係自胞格柱溝槽405之底部416至頂部418沿IPD層412沈積，並且因此形成連續層。在其他態樣中，金屬層在此製造階段係不連續的。在一個態樣中，金屬層420可沿胞格柱溝槽405之底部416沈積。金屬層可為在3D NAND記憶胞格或記憶體結構之製造或使用中具有有益性質之任何金屬材料。在一個態樣中，金屬層可為金屬氮化物。在另一態樣中，金屬層材料之非限制性實例可包括及TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON、WxNx及類似者，其中包括上述各者之適當組合。在又一態樣中，金屬層可為TiN。雖然金屬層之厚度取決於裝置之架構可變化，但是在一個態樣中，金屬層之厚度可為約1nm至約6nm。在另一實施例中，厚度可為約3nm。在又一態樣中，金屬層之厚度可為導電材料層408之厚度的約15%至約30%。另外，金屬層可根據任何已知的技術形成，該技術包括但不限於化學氣相沈積、物理氣相沈積、原子層沈積及類似技術。
圖4A亦展示出沈積於浮動閘極凹部410中之金屬層420上的浮動閘極層(或材料)422。在一些態樣中，浮動閘極層422係自胞格柱溝槽405之底部416至頂部418沿金屬層420沈積，並且因此形成連續層。在其他態樣中，浮動閘極層在此製造階段係不連續的。在一個態樣中，浮動閘極層422可沿胞格柱溝槽405之底部416沈積於金屬層420上。因此，浮動閘極凹部410中之浮動閘極材料在至少三個側上由金屬層圍繞，並且在一些態樣中在至少4個或5個側上由
金屬層圍繞。換言之，金屬層可取決於裝置之架構在不同程度上「包覆在」浮動閘極凹部中之浮動閘極材料周圍。類似地，在一些態樣中，浮動閘極凹部中之金屬層在至少三個側上由IPD層圍繞，並且在一些態樣中在至少4個或5個側上由IPD層圍繞。亦可將此描述為IPD層在不同程度上「包覆在」金屬層周圍。請注意，浮動閘極材料可為可用於創建浮動閘極之任何材料。在一個特定態樣中，浮動閘極材料可為多晶矽。
轉至圖4B，可自胞格柱溝槽405之側壁及底部416蝕刻浮動閘極層422來曝露金屬層420。在沒有金屬層之一些胞格結構中，由於不完全的浮動閘極蝕刻，來自浮動閘極材料之碎屑及其他殘餘缺陷可存在於胞格柱溝槽之底部。此類碎屑及其他殘餘缺陷可不利地影響記憶胞格之效能。雖然經由清洗及進一步蝕刻可減少此類缺陷，但是此進一步蝕刻常常導致對浮動閘極之不良侵蝕，尤其在靠近胞格柱溝槽之頂部的上部浮動閘極層中。定位於浮動閘極材料422下方的金屬層420允許對浮動閘極材料之更具侵蝕性的蝕刻，尤其在傳統上難以清洗的胞格柱溝槽405之底部416及底部轉角區處。因而，所有或大致上所有碎屑及殘餘缺陷可藉由此清洗製程得以消除，並且增加製程邊限增益。
浮動閘極層422可根據選擇性地蝕刻浮動閘極多晶矽材料而不會顯著蝕刻下伏金屬層之任何製程加以蝕刻。各種濕式清洗及乾式清洗方法係此項技術中已知的。在一些示範性態樣中，可使用習知的濕式DHF(稀氫氟酸)
蝕刻或清洗蝕刻製程。在其他態樣中，可使用乾式蝕刻或清洗製程，諸如但不限於：使用可購自日本Tokyo Electron Limited(TEL)公司之Certas機器的以選擇性氧化物膜蝕刻為目標之無電漿氣體化學蝕刻系統；或使用來自Santa Clara,Calif.之Applied Materials公司之機器、使用HF+NH3蒸汽/HF+NH3電漿的SiCoNi蝕刻製程。在一個特定態樣中，可使用Certas機器在10C至100C之溫度下用TMAH(氫氧化四甲銨)將浮動閘極材料蝕刻0.5%至10%。一個示範性化學品包括：<10%的TMAH、<2%的非離子界面活性劑、用於範圍8至10的pH緩衝劑，以及任擇的螯合劑及/或錯合劑。
在蝕刻浮動閘極層422之後，可用適當蝕刻自胞格柱溝槽405之側壁及底部416蝕刻金屬層420，如圖4C所示。此清洗步驟可進一步自胞格柱溝槽之底部及底部轉角清洗碎屑及殘餘缺陷。在一個態樣中，例如，可將金屬層420蝕刻至胞格柱溝槽405之底部416中足夠深來消除大致上所有或所有浮動閘極材料。取決於金屬層中所使用的金屬材料，所使用的蝕刻可變化。在TiN金屬層的情況下，例如SCl化學品可為有用的。SCl化學品係熟知的，並且常常包括NH4OH、H2O2及去離子水之溶液。一個示範性化學品包括：在70C下，比率為1：1：5之28%的NH4OH、30%的H2O2及去離子水。在另一態樣中，可利用APM蝕刻。例如，一個配方可為在55C溫度下以100：3：2的比率混合之去離子水、H2O2及NH4OH。可蝕刻金屬的其他化學品包括但不限於熱磷酸、HF/O3、HF/H2O2、HF蒸汽、NH3蒸汽，以及
H2SO4/H2O2、HF/HNO3。請注意，金屬層蝕刻沿側壁曝露IPD層並且曝露浮動閘極凹部中之良好界定的浮動閘極422及金屬層422區域。金屬層蝕刻可曝露位於胞格柱溝槽405之底部416的源極430。
請注意，可利用多種技術來偵測胞格柱溝槽中之殘餘缺陷及碎屑。一旦用胞格柱材料填充胞格柱溝槽，則此類缺陷及碎屑可導致電氣短路。因而，可偵測此等短路並且可量化缺陷計數。亦可使用SEM或其他適當技術對記憶胞格進行成像及視覺檢查來發現缺陷。
如圖4D所示，IPD層412被蝕刻掉來曝露胞格柱溝槽405之側壁。接著可沿溝槽之側壁形成隧道介電質(亦即，隧道氧化物)432。隧道介電質係熟知的，並且可為充當隧道介電質之任何絕緣材料。非限制性實例可包括氧化物及氮化物，諸如SiO2、SiON及類似者。在一個態樣中，隧道介電質可為已被處理來允許金屬材料上之均勻生長之氧化物。在一個特定態樣中，隧道介電質可為已被原位蒸汽產生(ISSG)氧化之DEP多孔襯裡(30A)。在形成隧道介電質之後，可在隧道介電質上形成襯裡層(未圖示)，並且可將胞格柱溝槽405之該底部416沖孔蝕刻穿過該襯裡層及隧道介電質432來曝露源極層430。接著可將胞格柱434沈積至胞格柱溝槽405中並且因此填充胞格柱溝槽405。在一個非限制性態樣中，胞格柱434可為多晶矽材料。
所得的裝置及結構可展現出多種改良之效能特性，其可至少部分歸因於金屬層/浮動閘極合成材料之存在
以及對胞格柱溝槽底部的殘餘缺陷之改良之清洗及消除。例如，在一個態樣中，此在另一態樣中，一3D NAND記憶胞格可具有約8V至約15V之程式/抹除窗口。在另一態樣中，窗口可為約10v至約13v。在又一態樣中，窗口可為約8v至約13v。在另一態樣中，3D NAND記憶體結構可具有約500個循環至約10,000個循環的循環耐久性。在另一態樣中，耐久性可為約750至約8000。在又一態樣中，耐久性可為約500個循環至約5000個循環。
在另一實例中，本文中所描述的裝置及結構可具有與其他裝置或結構相比有所改良之程式斜率。在一個實施例中，斜率可為約0.6V至約1V。在另一態樣中，斜率可為約0.8V至約1V。
在一個實例中，製作3D NAND記憶體結構之方法可包括：將胞格柱溝槽蝕刻至胞格堆疊基板中，該胞格堆疊基板具有配置於選擇閘極源區域上之交替的導電材料層及絕緣材料層；在導電材料層處將多個浮動閘極凹部蝕刻至胞格柱溝槽之側壁中；在多個浮動閘極凹部中形成內層多晶介電質(IPD)層；將金屬層沈積至多個浮動閘極凹部中之IPD層上；以及將浮動閘極層沈積至多個浮動閘極凹部中之金屬層上以形成多個浮動閘極單元，該等多個浮動閘極單元具有在至少三個側上由該金屬層圍繞之浮動閘極核心。
在一個實例中，記憶體結構可提供與無金屬層之結構相比有所改良之製程邊限及有所增強之效能。
在一個實例中，多個浮動閘極單元可具有在至少4個側上由金屬層圍繞之浮動閘極核心。
在一個實例中，在多個浮動閘極凹部中形成形成IPD層進一步包括沿胞格柱溝槽之側壁形成IPD。
在一個實例中，將金屬層沈積至多個浮動閘極凹部中之IPD層上進一步包括沿胞格柱溝槽之側壁沈積金屬層。
在一個實例中，將浮動閘極層沈積至多個浮動閘極凹部中之金屬層上進一步包括沿胞格柱溝槽之側壁將浮動閘極層沈積至金屬層上。
在一個實例中，本文中之方法可進一步包括：自胞格柱溝槽之側壁蝕刻浮動閘極層以曝露金屬層；以及自胞格柱溝槽之側壁蝕刻金屬層以曝露IPD層。
在一個實例中，本文中之方法可進一步包括自胞格柱溝槽之側壁蝕刻IPD層以曝露胞格堆疊基板。
在一個實例中，蝕刻金屬層會曝露源極材料之一部分，源極材料定位於基板之選擇閘極源區域下方並且在交替之導電材料層及絕緣材料層對面。
在一個實例中，蝕刻金屬層進一步自胞格柱溝槽之底端移除殘餘缺陷。
在一個實例中，蝕刻金屬層進一步包含蝕刻金屬層足夠深以自胞格柱溝槽之底端消除大致上所有浮動閘極材料。
在一個實例中，蝕刻金屬層進一步包含蝕刻金屬
層足夠深以自胞格柱溝槽之底端消除所有浮動閘極材料。
在一個實例中，本文中之方法可進一步包括：沿胞格柱溝槽之側壁形成隧道介電質層；沿胞格柱溝槽之側壁在隧道介電質層上形成襯裡層；將胞格柱溝槽之底側沖孔蝕刻穿過襯裡層並且穿過隧道介電質層來曝露基板之源極層；以及填充胞格柱溝槽來形成胞格柱。
在一個實例中，填充胞格柱溝槽進一步包括用多晶矽材料填充胞格柱溝槽。
在一個實例中，金屬層包括選自由TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON、WxNx及其組合組成的群組之材料。
在一個實例中，金屬層為TiN。
在一個實例中，金屬層之厚度為約1nm至約5nm。
在一個實例中，金屬層之厚度為導電材料層之厚度的約15%至約30%。
在一個實例中，具有改良之製程邊限及增強之效能的NAND記憶體結構可包括：控制閘極材料及浮動閘極材料，其配置於第一絕緣層與第二絕緣層之間；金屬層，其配置於控制閘極材料與浮動閘極材料之間，其中金屬層係沿浮動閘極材料之至少3個側配置；內層多晶介電質(IPD)層，其配置於金屬層與控制閘極材料之間，以使得該IPD層將控制閘極材料與浮動閘極材料電氣隔離，其中IPD層係沿金屬層之至少3個側配置；以及
隧道介電質材料，其在控制閘極材料對面耦接至浮動閘極材料。
在一個實例中，金屬層係沿浮動閘極材料之至少4個側配置。
在一個實例中，IPD層係沿金屬層之至少4個側配置。
在一個實例中，金屬層包括選自由TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON及其組合組成的群組之材料。
在一個實例中，金屬層為TiN。
在一個實例中，金屬層之厚度為約1nm至約5nm。
在一個實例中，具有改良之製程邊限及增強之效能的3D NAND記憶胞格可包括：胞格堆疊基板，其具有配置於選擇閘極源區域上的交替之導電材料層及絕緣材料層；胞格柱，其相對於多個交替層以大致上垂直的定向定位於胞格堆疊基板內；以及多個NAND記憶體結構，如本文中所敘述，其圍繞胞格柱以三維組配來佈置，其中多個NAND記憶體結構與導電材料層對準並且電氣耦接至導電材料層。
在一個實例中，多個NAND記憶體結構圍繞胞格柱按行佈置。
在一個實例中，胞格柱之底端大致上不含殘餘缺陷。
在一個實例中，胞格柱之底端不含殘餘缺陷。
在一個實例中，記憶胞格之程式/抹除窗口為約8V至約15V。
在一個實例中，記憶胞格之程式斜率為約0.6V至約1.0V。
在一個實例中，記憶胞格之循環耐久性為約500個循環至約10,000個循環。
在一個實例中，記憶胞格之循環耐久性為約500個循環至約5000個循環。
雖然前述實例例示出一或多個應用中的特定實施例，但是一般熟習此項技術者將顯而易見，在不脫離本文中明確表達之原理及概念的情況下，可作出實行方案之形式、用途及細節的眾多修改。因此，除了由以下陳述之申請專利範圍進行限制，不意欲任何限制。
Claims (25)
- 一種製作一3D NAND記憶體結構之方法，該方法包含：蝕刻一胞格柱溝槽以進入一胞格堆疊基板中，該胞格堆疊基板具有配置於一選擇閘極源區域上的交替之導電材料層及絕緣材料層；在該等導電材料層處蝕刻多個浮動閘極凹部以進入該胞格柱溝槽之側壁中；在該等多個浮動閘極凹部中形成一內層多晶介電質(IPD)層；將一金屬層沈積至該等多個浮動閘極凹部中之該IPD層上；將一浮動閘極層沈積至該等多個浮動閘極凹部中之該金屬層上以形成多個浮動閘極單元，該等多個浮動閘極單元具有由該金屬層圍繞在至少三側上的一浮動閘極核心。
- 如請求項1之方法，其中該等多個浮動閘極單元具有由該金屬層圍繞在至少四側上的一浮動閘極核心。
- 如請求項1之方法，其中：在該等多個浮動閘極凹部中形成該IPD層進一步包括沿該胞格柱溝槽之該等側壁形成該IPD；將該金屬層沈積至該等多個浮動閘極凹部中之該IPD層上進一步包括沿該胞格柱溝槽之該等側壁沈積該金屬層；以及將該浮動閘極層沈積至該等多個浮動閘極凹部中之該金屬層上進一步包括沿該胞格柱溝槽之該等側壁將該浮動閘極層沈積至該金屬層上。
- 如請求項3之方法，其進一步包含：自該胞格柱溝槽之該等側壁蝕刻該浮動閘極層以曝露該金屬層；以及自該胞格柱溝槽之該等側壁蝕刻該金屬層以曝露該IPD層。
- 如請求項4之方法，其進一步包含自該胞格柱溝槽之該等側壁蝕刻該IPD層以曝露該胞格堆疊基板。
- 如請求項4之方法，其中蝕刻該金屬層曝露一源極材料之一部分，該源極材料定位於該基板之該選擇閘極源區域下方並且相對於該等交替之導電材料層及絕緣材料層。
- 如請求項6之方法，其中蝕刻該金屬層進一步自該胞格柱溝槽之一底端移除殘餘缺陷。
- 如請求項6之方法，其中蝕刻該金屬層進一步包含蝕刻該金屬層足夠深以自該胞格柱溝槽之一底端消除大致上所有浮動閘極材料。
- 如請求項6之方法，其中蝕刻該金屬層進一步包含蝕刻該金屬層足夠深以自該胞格柱溝槽之一底端消除所有浮動閘極材料。
- 如請求項1之方法，其進一步包含：沿該胞格柱溝槽之該等側壁形成一隧道介電質層；沿該胞格柱溝槽之該等側壁在該隧道介電質層上形成一襯裡層；將該胞格柱溝槽之一底側強力蝕刻穿過該襯裡層並且穿過該隧道介電質層以曝露該基板之一源極層；以及填充該胞格柱溝槽以形成一胞格柱。
- 如請求項10之方法，其中填充該胞格柱溝槽進一步包括用一多晶矽材料填充該胞格柱溝槽。
- 如請求項1之方法，其中該金屬層包括選自由氮化鈦(TiN)、氮碳化鈦(TiCN)、氮化鉭(TaN)、氮化鈦矽(TiSiN)、矽化鎢(WSix)、氮化鈦釕(RuTiN)、氧化釕(RuOx)、氮化矽鉭(TaSiN)、氮氧碳化鉭(TaCON)、氮氧碳化鈦(TiCON)、氮化鎢(WxNx)及其組合組成的群組之一材料。
- 如請求項1之方法，其中該金屬層為TiN。
- 如請求項1之方法，其中該金屬層具有約1nm至約5nm之一厚度。
- 如請求項1之方法，其中該金屬層具有該導電材料層之厚度的約15%至約30%之一厚度。
- 一種NAND記憶體結構，其包含：一控制閘極材料及一浮動閘極材料，其配置於一第一絕緣層與一第二絕緣層之間；一金屬層，其配置於該控制閘極材料與該浮動閘極材料之間，其中該金屬層係沿該浮動閘極材料之至少3側配置；一內層多晶介電質(IPD)層，其配置於該金屬層與該控制閘極材料之間，以使得該IPD層將該控制閘極材料自該浮動閘極材料電氣隔離，其中該IPD層係沿該金屬層之至少3側配置；以及任擇地，一隧道介電質材料，其耦接至相對於該控制閘極材料之該浮動閘極材料。
- 如請求項16之結構，其中該金屬層係沿該浮動閘極材料之至少4側配置。
- 如請求項17之結構，其中該IPD層係沿該金屬層之至少4側配置。
- 如請求項16之結構，其中該金屬層包括選自由氮化鈦(TiN)、氮碳化鈦(TiCN)、氮化鉭(TaN)、氮化鈦矽(TiSiN)、矽化鎢(WSix)、氮化鈦釕(RuTiN)、氧化釕(RuOx)、淡化矽鉭(TaSiN)、氮氧碳化鉭(TaCON)、氮氧碳化鈦(TiCON)，及其組合組成的群組之一材料。
- 如請求項16之結構，其中該金屬層為TiN。
- 如請求項16之結構，其中該金屬層具有約1nm至約5nm之一厚度。
- 一種3D NAND記憶胞格，其包含：一胞格堆疊基板，其具有配置於一選擇閘極源區域上的交替之導電材料層及絕緣材料層；一胞格柱，其相對於該等多個交替層以一大致上垂直的定向定位於該胞格堆疊基板內；以及多個如請求項16之NAND記憶體結構，其圍繞該胞格柱以一三維組態來佈置，其中該等多個NAND記憶體結構係與該等導電材料層對準並且電氣耦接至該等導電材料層。
- 如請求項22之記憶胞格，其中該等多個NAND記憶體結構以圍繞該胞格柱按行佈置。
- 如請求項22之記憶胞格，其中該胞格柱之一底端不含殘餘缺陷。
- 如請求項22之記憶胞格，其中記憶胞格具有：約8V至約15V的一規劃/抹除窗口，或約0.6V至約1.0V的一規劃斜率，或約500個循環至約10,000個循環的一循環耐久性，或約500個至約5000個循環的一循環耐久性，上述各者之一組合。
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