TWI308765B

TWI308765B - Non-volatile memory device and methods using the same

Info

Publication number: TWI308765B
Application number: TW095123754A
Authority: TW
Inventors: Chung Zen Chen; Jo Yu Wang
Original assignee: Elite Semiconductor Esmt
Priority date: 2006-02-21
Filing date: 2006-06-30
Publication date: 2009-04-11
Also published as: TW200802402A; US20070195635A1; US7336543B2

Description

1308765 _ ?件^月<曰修正替換頁九、發明說明： -- 【發明所屬之技術領域】本發明係關於一種半導體記憶體裝置，尤指一種頁緩衝區（page buffer)電路具有雙暫存器（dual register)之非揮發性（non-volatile)記憶體裝置及其操作方法。【先前技術】發明名稱為“頁緩衝區具有雙暫存器之非揮發性記憶體裝置及其操作方法”的美國專利第6,671,204號描述一種具馨有快取式程式化寫入（cache program)及拷貝回存 (copy-back)功能之頁緩衝區設計。圖1係一說明頁暫存器 (page register)及感應放大器（sense amplifier)區塊 120 之示意圖。該頁暫存器及感應放大器區塊120耦接於一記憶體晶胞陣列（memory cell array) 110與一 Y閘控電路130之間。該頁暫存器及感應放大器區塊120包含一位元線（bit line)控制電路140及一頁緩衝區122。該頁缓衝區122具有一經由感應節點E連接至該位元線控制電路140之感應線125。 ^ 該位元線控制電路140包含四個NM0S電晶體141、142、 143及144。該NMOS電晶體141及142串聯地耦接於位元線 BLE與BLO之間，且分別由控制IfL號VBLE及VBLO控制。該電晶體141及142之汲極共同地耦接至一訊號線 VIRPWR。該NMOS電晶體143耦接於該位元線BLE與該感應節點E之間，且由一控制訊號BLSHFE控制。該NMOS電晶體144耦接於該位元線BLO與該感應節點E之間，且由一控制訊號BLSHFO控制。 1308765 _____ 游叫列修正替換頁該頁緩衝區122具有一主暫存器15〇及一輔助暫存器 170 ;該等暫存器均連接至該感應線125。該主暫存器15〇包含二NMOS電晶體151及152、二反相器153及154，及一 PMOS電晶體155。資料儲存於由反相器153及154形成之一主鎖存器156中。一PMOS電晶體155用作該主鎖存器156之預充電（pre-charge)電路。該辅助暫存器17〇包含二：^%〇8電晶體171及172、二反相器173及174，及一PMOS電晶體175。該反相器173及174形成一辅助鎖存器170。該PMOS電晶體 175用作§亥辅助鎖存器176之預充電電路。由一控制訊號 PDUMP控制之一 NM0S電晶體181用作一開關，用於控制該辅助暫存器170與該主暫存器15〇之間經由該感應線125的資料傳輸。NM0S電晶體182及183分別經由外部控制訊號 DI及nDI控制自該資料線131至該輔助暫存器17〇之資料儲存。一PMOS電晶體148在讀取（read)期間經由該感應線125 將電流提供至該位元線BLE及BL〇。該pM〇s電晶體148連 • 接於一電源電壓與該感應線125之間，且由一控制訊號 PLOAD控制。當待程式化寫入之資料自該主暫存器15〇傳送至選定之位元線BLE或BL0時，開啟一 NMOS電晶體184以連接該主暫存器150及該選定之位元線BLE或BL〇。由一控制訊號 PBD0控制之— NM〇s電晶體185將讀出資料自該選定之位元線輸出至該頁緩衝區122外部。一電晶體1 86用以檢查可红式化寫入之狀態，並在該主暫存器15〇之節點B處提供程式化寫入是通過或失敗的資訊。 1308765 修正賴h 該Y閘控電路130在該頁暫存器及感應放大忒貝料線131之間。該γ閘控電路13〇由二NM〇s電晶體U2 及I33構成，分別由訊號YA及YB所控制。在快取式程式化寫入操作期間，外部輸入資料首先儲存於該辅助暫存裔170中’且接著經由該感應線125傳輸至該主暫存器15G°在拷貝回存操作期間，首先讀出該記憶體^ 胞陣列110中之資料，並儲存至該辅助暫存器17〇,在新資料輸入至該輔助暫存器17峻，整頁f料傳送至該主暫存器 15〇作為程式化寫人及驗證（ve他ad。小因為資料必須在該主暫存器150與該輔助暫存器⑺之間傳送，所以其輕式化寫入程序相對複雜，並且資料在該二暫存器之間傳送i 需耗費更多時間。【發明内容】本發明之目的在於提供—種頁緩衝區電路具有雙暫存器之非揮發性記憶體裝置，其可省略在程式化寫人時資料; 該-暫存H之間傳送賴作，使得程式提高。此外，在拷貝回存之鞀合± 午J ”、具耆得之程式化寫入時，僅一個暫存署 P可完成，使得操作得以簡化。。成乂上目的’本發明揭示-種頁緩衝區具有雙暫存益之非揮發性記憶體裝非禮細例如一快閃(flash)記憶體。該

非揮發性記憶體裝置 Z 路及-頁緩衛㈣々陣列、一選擇器電以田路，該選擇器電路耦接至-外部資料缘之頁緩衝區電路耦接於誃 …/ η己隐體日日胞陣列與該選擇器 1308765 年*月<曰修正替換頁 = [暫存器與該第二暫存器共同 P，'"貞料節點而並聯柄接。在程式化寫人時，該第-=第二暫存器交替地將資料寫入記憶體晶胞陣列，當該第-及該第二暫存器其中之一執行程式化寫入時，另一暫存斋同時儲存來自該資料線之資料。換言《，當該第一暫存器在執行程式化寫入時，該第二暫存器儲存來自該資料

=之資，’而當該第二暫存n在執行程式化寫人時，該第暫存器儲存來自該資料線之資料。 _，記憶體晶胞陣列包含至少二晶胞串㈣st_)，且該曰曰胞串、‘由一位元線而耦接至該頁緩衝區電路。在第一實施例中，該晶胞串包含-經由-位元線電連接至該頁緩衝區電路之第-端，及—電連接至—具有—接地電壓之共源極（common source)線之第二端。 u二位元線與一位元線控制電路之電晶體相連，該位元線控=電路選擇該二位元線之―’並使得該選定位元線及 =應節·1Μ目連接。此外’該位元線控制電路提供適當偏壓 4位70線，以存取該記憶體晶胞陣列中之記憶體晶胞。 &該第-及第二暫存器均包含：一鎖存器，其用於保持（yd) 資2 ; 一第一讀取控制電路，其用於在讀取或程式化寫入驗也或拷貝回存之程式化寫入驗證操作期間將位元線資料鎖存至該鎖存器；一第一程式化寫入控制電路，其用於在程式化寫入操作期間將該資料線中之資料傳送至該鎖存 ~ ’ 一第二程式化寫入控制電路，其用於控制自該鎖存器至感應節點之資料傳輸；及一第一預設（pre_set)控制電路， 1308765

I *^^"*"*** --- I J 其用於在程式化京 p年日紅替換頁為-財值。㈣心存操作期間將該"^^ =於-快閃記憶體，存在四種操作模式，即程式、喂拷貝回存及抹除驗證（erase vedfi ，，’、入作模式均涉及快心μ曰 venfl_〇n)。後三種操、°己隐體日日胞之感應，而程式化窵a & 涉及自暫存HI ^ 狂找化冩入刼作膂存斋騙動快閃記憶體交替執行程式化寫人M y 亥弟及第二暫存器 _ ^ 寫刼作，但在讀取、拷貝回# 4 ^ 證操作期間僅第 u存次抹除驗步包含第，-啟動。因此’該第一暫存器進一抹除驗讀取控制電路，其用於在拷貝回存讀取或 ^除驗_作期間將該資料線之資料鎖存至該鎖存器；一第四讀取控制電路，t 其用於在讀取刼作期間將該鎖存器中之資料傳送至該資料線；以及一第二預設控制電路，直用於在讀取操作期間將該鎖存器設定為_預定值。在-程式化寫入操作期間，對非程式化寫入之記憶體晶胞需將其相應之位元線預充電至一電源電遂，對程式化寫入之記憶體晶胞將其相應之位元線拉低至一接地電塵。在讀取操作期間，該位元線首先放電至一接地電壓並接著預充電至某f;壓準位。當所存取之記憶體晶胞處於一抹除狀態（erased State)時，共源極（c〇mm〇n c〇urce)線上之接地電壓將相應之位元線拉至一接地電壓準位，而所存取之記隱體βθ胞處於可程式化寫入之狀態（pr〇grammed state)時，其相應之位元線處於某一電壓準位。因此，可區別所存取之记憶體晶胞之狀態。此外，本發明第_實施例揭示一種可在相反方向上操作 1308765 mV月别修正替換頁之非揮發性記憶體，即將連接至一位元線之記憶體晶胞串之—側視為一源極節點，且將該晶胞串之另一側視為—汲極側，该汲極侧電連接至一耦接至一電源電壓之共汲極 (common drain)線。同樣地，在程式化寫入操作期間，程式化寫入之記憶體曰曰胞其相應之位元線偏壓至接地電壓以進行程式化寫入，對非程式化寫入之記憶體晶胞需將其相應之位元線偏壓至 _ 電源電壓以抑制程式化寫入。程式化寫入機制可為F_n 隨L(F N tunneling)傳輸或源極側注入（injecti〇n)。然而，在璜取操作期間，位元線放電至一接地電壓，且省略隨後之位兀*線預充電處理程序。接著，共汲極線上之電源電壓將所讀取之晶胞相應之位元線拉至一電源電壓準位因該所凟取之記憶體晶胞因開啟而處於抹除狀態時。相反地位兀*線電壓將在該所讀取之記憶體晶胞處於一可程式化寫入之狀態時保持接地電壓準位。 _ 為達成上述功庇•性，需要修正此類型非揮發性記憶體之頁緩衝區電路。將一源極接地iNM〇s電晶體添加至該位元線控制電路以在讀取操作期間用於位元線放電。添加一由感應節點控制之反相器以使該感應節點之邏輯狀態相反。因為此類型非揮發性記憶體在拷貝回存操作時不存在反相讀取（inverse read)，所以與第一實施例相比，該第二讀取控制電路連接至該鎖存器之另一側。如上所述，該頁緩衝區電路之該第一及第二暫存器交替執行程式化寫入。並且在該第一暫存器執行程式化寫入 -10- 1308765 _ 游吲抑修正替換頁 N·該第一暫存器同時儲存待程式化寫入之資料。因此，可省略該頁緩衝區之該二暫存器之間的資料傳送，且可簡化相關之控制訊號。此外’對於在相反方向上操作之記憶 ϋ晶胞陣列，在讀取操作期間不需要預充電處理，因此可減少記憶體存取時間及功率消耗。【實施方式】

圖2(a)係本發明之快閃記憶體裝置2〇〇之示意圖，該記憶體裝置200包含一記憶體晶胞陣列21〇、複數個頁緩衝區電路220、221、…及2ΝΝ，及一選擇器電路23〇。該頁緩衝區電路220、221、…及2ΝΝ耦接於該記憶體晶胞陣列210與該選擇器電路230之間。圖2(b)係本發明第一實施例之該記憶體晶胞陣列21〇之示意圖。該記憶體晶胞陣列21 〇包含複數個晶胞串21 〇 1，每一該晶胞串2101包含一第一端ρ及一第二端q，該第一端ρ 經由位元線BLE或BLO電連接至相應之該頁緩衝區電路 220、22卜…或2ΝΝ;該第二端Q電連接至一共源極線CSL。該晶胞串2101包含一耦接至該位元線BLE之串選擇電晶體 (string selection transistor)STl、一耦接至共源極線CSL之接地選擇電晶體（ground selection transistor)ST2，及串聯搞接於該串選擇電晶體ST1與該接地選擇電晶體ST2之間之記憶體晶胞Μ1 -Mm。該位元線BLE經由該電晶體ST 1連接至該記憶體晶胞Ml之汲極節點，而該共源極線CSL經由該電晶體ST2連接至該記憶體晶胞Mm之源極節點。該串選擇電晶體S1H、該記憶體晶胞Ml-Mm及該接地選擇電晶體ST2分 -11- 1308765 __ 竹年^月^日修正替換頁別搞接至一串選擇線（string selection line)SSL、字線（word line)WLl-WLm 及一接地選擇線（ground selection line)GSL。該SSL、該WLl-WLm及該GSL等線電連接至一列解碼器電路22，該共源極線CSL連接至接地電壓，二相鄰該位元線BLE及BLO形成連接至該頁緩衝區電路220之一位元線對（bit line pair) ’且其他位元線對分別連接至該頁緩衝區電路221、222、…及2NN。圖2(c)係該頁緩衝區電路220之電路圖，該頁緩衝區電路 ® 220包含一位元線控制電路240、一預充電電路290、一第一暫存器250及一第二暫存器270。該位元線控制電路240包含四個NM0S電晶體241、242、 243及244。該NM0S電晶體241及242串聯耦接於位元線BLE 與BL0之間，且由其相應之控制訊號VBLE及VBLO控制。該電晶體241及242之汲極共同耦接至一訊號線VIRPWR。該 NMOS電晶體243耦接於該位元線BLE與一感應節點SO之 φ 間，且由一控制訊號BLSHFE控制。該NMOS電晶體244耦接於該位元線BL0與該感應節點SO之間，且由一控制訊號 BLSHF0控制。該預充電電路290包含一 PM0S電晶體292,其耦接於一電源電壓與該感應節點SO之間，且由一控制訊號PL0AD控制。該PM0S電晶體292經由該感應節點SO將電流提供至該位元線BLE及BL0。該第一暫存器250包含：一由反相器253a及反相器253b組成之鎖存器L1、一由NMOS電晶體25 la及25 lb組成之一第 •12- 1308765 __ ”年;ι月抑修正替換頁一讀取控制電路251、一由NMOS電晶體256a及256b組成^~~ 一第二讀取控制電路256、一由NMOS電晶體257組成之一第四讀取控制電路、一由NMOS電晶體252a及252b組成之一第一程式化寫入控制電路252、一由NMOS電晶體255組成之一第二程式化寫入控制電路、一由PMOS電晶體254組成之一第一預設控制電路及一由PMOS電晶體258組成之一第二預設控制電路。該NMOS電晶體255耦接於一第二鎖存器節點B與該感應 > 節點SO之間，且由一控制訊號BLSLT1控制。該NMOS電晶

體252a耦接於該鎖存器L1之一第一鎖存器節點A與一資料節點DI之間，且由一控制訊號DI1控制；而該NMOS電晶體 252b耦接於該鎖存器L1之該第二鎖存器節點B與該資料節點DI之間，且由一控制訊號NDI1控制。該NMOS電晶體251a 及25 1 b串聯耦接，且分別由該感應節點SO及一控制訊號 PBLCHM1控制。該NMOS電晶體256a及256b串聯耦接，且 g 分別由該感應節點SO及一控制訊號CPLCHM控制。該PMOS 電晶體254耦接於一電源電壓與該第二鎖存器節點B之間，且由一控制訊號CPRST1控制。該PMOS電晶體25 8耦接於一電源電壓與該第一鎖存器節點A之間，且由一控制訊號 PBRST控制。該NMOS電晶體257耦接於該第二鎖存器節點 B與該資料節點DI之間，且由一控制訊號PBD0控制。該第二暫存器270包含：一由反相器273a及273b組成之一鎖存器L2、一由NMOS電晶體27 la及27 lb組成之一第三讀取控制電路271、一由NMOS電晶體272a及272b組成之一第 -13· 1308765 今件^月啡修正替換頁三程式化寫入控制電路272、一由NMOS電晶體275組成之一第四程式化寫入控制電路及一由PMOS電晶體274組成之一第三預設控制電路。該NMOS電晶體275耦接於一第三鎖存器節點C與該感應節點SO之間，且由控制訊號一 BLSLT2控制。該NMOS電晶體272a耦接於一第四鎖存器節點D與該資料節點DI之間，且由一控制訊號DI2控制；而該NMOS電晶體272b耦接於該第三鎖存器節點C與該資料節點DI之間，且由一控制訊號 NDI2控制。該NMOS電晶體271a及271b串聯耦接，且分別由該感應節點SO及一控制訊號PBLCHM2控制。該PM0S電晶體274耦接於一電源電壓與該感應節點SO之間，且由一控制訊號CPRST2控制。圖3及圖4描述本發明之第一實施例之快取式程式化寫入方法。圖3所示為施加至圖2(c)之電路之指令訊號。橫座標分成9段，分別標為1至9。圖4所示為資料如何在圖2(c)之電路中傳送，其應根據標記與圖3同時參看。首先（時段1)，將該鎖存器L1及L2預設為預定值，藉由在選定間隔期間啟動該控制訊號CPRST1及CPRST2為邏輯低準位而開啟該PM0S電晶體254及274。在時段2,該第一暫存器250之該鎖存器節點B處於邏輯高準位。待程式化寫入之第一組資料儲存於該第一鎖存器L1 中。因此該資料線DL中之資料“Γ或“0”藉由分別啟動該控制訊號DI1或NDI1為邏輯高準位而儲存至該鎖存器 L1。換言之，DI1及NDI1處於相反狀態。 -14- 1308765 竹年^月 <日修正替換頁在時段3，該感應節點SO藉由在選定之短時間間隔期間啟動該控制訊號PLOAD為邏輯低準位而預充電。在時段4，所有訊號上均不轉換。在時段5，該位元線BLE及BLO藉由將該訊號VIRPWR拉為邏輯高準位並啟動該控制訊號VBLE及VBLO為邏輯高準位而預充電，此防止非選定之記憶體晶胞不正確操作。若該BLE為選定之位元線，則該訊號VBLE在時段5為邏輯高準位，並在隨後之時段6切換為邏輯低準位，而該訊號VBLO 在隨後之時段6則保持邏輯高準位。在時段6及7，二動作同時發生，待程式化寫入之資料藉由啟動該訊號BLSLT1及BLSHFE為邏輯高準位而自該第一暫存器250傳送至選定之該位元線BLE，且接著資料自選定之該位元線BLE傳送至該記憶體晶胞陣列110。同時，來自該資料線DL之待程式化寫入之第二組資料儲存於該第二暫存器270中。該資料線DL中之資料“ Γ或“ 0”藉由分別啟動該控制訊號DI2或NDI2為邏輯高準位而儲存（或载入）於該第二鎖存器L2中。因為該第一暫存器執行資料程式化寫入且該第二暫存器同時載入資料，此即為快取式記憶體操作，所以可大幅地減少載入及程式化寫入時間。在時段8，程式化寫入之驗證開始。後文將更詳細地描述驗證時之讀取操作。在時段9,該位元線VBLE及VBLO再次預充電以進行下一次載入/程式化寫入操作。同樣地，在下一次快取式程式化寫入操作中，待程式化 -15- 1308765 寫入之資料藉由啟動該職乃訊號及該位元線 240之類似操作而自該第二暫存器別傳送至選定之該位元線则视◦，且同時來自該資料義之待程心寫入之第三組資料儲存於該第一暫存器25〇中。

/換言之’當來自-暫存器之資料正執行程式化寫入時，待程式化寫人之下-資料载人另—暫存器内，且反之亦然。此^資料直接自暫存器程式化寫人至該記憶體晶胞串使得本發明不再需要如先前技術中所提及之自一暫存器至另暫存器之資料傳輪的中間處理。圖5及圖6描述頁緩衝區電路22〇之正常讀取操作，其中資料自該記憶體晶胞陣列21〇讀出，且待讀取之記憶體晶胞之閘極控制訊號經由字線來施加適當電壓。圖5所示為施加至圖2(c)之電路之指令訊號，橫座標分成6 段，分別標為1至ό。圖6所示為資料如何在圖2(匀之電路中傳送，其應根據標記與圖5同時參看。

1修正替換頁在時段1，該位元線BLE及BL〇首先藉由使該訊號 VIRPWR歸零並啟動該控制訊號VBLE&VBL〇為邏輯高準位，而經由該NMOS電晶體241及242放電。同時，該PBRST 訊號在選定間隔期間自邏輯高準位切換至邏輯低準位以開啟該電晶體258’使得該第一暫存器25〇之鎖存器節點a轉為邏輯高準位，即將鎖存器L1設定為預定值。在時段2，該PLOAD訊號轉為邏輯低準位以開啟該pM〇s 電晶體292。將近似電壓（例如，J ·5 v)施加至該NM〇s電晶體243之該控制訊號BLSHFE，以將該位元線BLE預充電至 -16- 1308765 竹年以月 <日修正替換頁預充電電壓。因此，該感應節點so之電壓將等於預充電電壓。在時段3，該訊號BLSHFE轉為接地電壓之邏輯低準位，且隨後該訊號PLOAD切換為邏輯高準位，將使該電晶體243 及292關閉。位元線之預充電電壓根據選定之記憶體晶胞之狀態而變化。在選定之記憶體晶胞處於可程式化寫入之狀態的情況下，位元線保持預充電電壓。在選定之記憶體晶胞處於抹除狀態的情況下，位元線之預充電電壓逐漸拉至接地電壓。因此，該感應節點SO之電壓視記憶體晶胞係處於可程式化寫入或抹除狀態而定。在時段4，該NMOS電晶體251b之該閘極控制訊號 PBLCHM1轉為邏輯高準位，且該訊號BLSHFE在選定之短時間間隔期間偏壓於1.0V，而該NM0S電晶體251 a根據該感應節點SO之狀態開啟或關閉。該電晶體251 a在選定記憶體晶胞處於可程式化寫入之狀態時開啟，且在選定記憶體晶胞處於抹除狀態時關閉。結果，該感應節點SO之狀態儲存於鎖存器L1中。換言之，選定記憶體晶胞之資料狀態儲存於該第一暫存器250中。在時段5，該NMOS電晶體241、242、243及244開啟，即該控制訊號VBLE、VBLO、BLSHFE及BLSHFO處於邏輯高準位，使得該位元線BLE及BLO及該感應節點SO經由具有邏輯低準位之該訊號VIRPWR放電。在時段6，儲存於該第一暫存器250中之資料經由受該控 -17· 1308765

制訊號PBDO控制該之NMOS電 DL。圖7及圖8描述拷貝回存操作，

至另一晶胞中。 ’其中資料自該記憶體晶胞並拷貝回存

時段5、6、7、8、9、二11，段1、2、3及4為讀取操作時期， 9、10及11為程式化寫入操作時期。首先（時段1)，控制訊號與圖5令所示相同（即讀取操作），除該PMOS電晶體254藉由在一段短時期内啟動該控制訊號 CPRST1為邏輯低準位而開啟以外，使得該第一暫存器之該鎖存器節點B轉為邏輯高準位，且該訊號PBRST保持在邏輯高準位。在時段2及3，所有控制訊號與先前在讀取操作中所述相同。在時段4’控制訊號與先前在讀取操作中所述相同，除該 NMOS電晶體256b之該閘極控制訊號CPLCHM在一段短時期内轉為邏輯高準位，且該訊號PBLCHM1訊號保持在邏輯低準位以外a該NMOS電晶體256a根據感應節點s〇之邏輯狀態而開啟或關閉。因此，該電晶體256a在選定之記憶體晶胞處於可程式化寫入之狀態時開啟，且在選定之記憶體晶胞處於抹除狀態時關閉。結果，該感應節點S〇之狀態儲存於鎖存器L1中。換言之，選定記憶體晶胞之資料狀態儲存於該第一暫存器250中。由該電晶體256a及256b組成之該 18- 1308765 r?年^月抑修正替換頁第二讀取控制電路256用於所謂的反向讀取（inverse read) —J 操作。在時段5、6、7、8、9、10及11，所有控制訊號與說明程气化寫入操作之圖3之時段3、4、5、6、7、8及9中的控制 °孔號相同。在時段1至4讀取之資料經程式化寫入該記憶體晶胞陣列210中之另一晶胞。關於第二暫存器270之第三讀取控制電路271、第三程式化寫入控制電路272、第四程式化寫入控制電路275及第三預設控制電路274之功能與第一暫存器25〇之相應裝置的功能類似。然而，在正常讀取操作及拷貝回存操作時僅由該第一暫存器250執行，使得該第三讀取控制電路271僅在程式化寫入驗證期間啟動，且該第三預設控制電路274僅在程式化寫入操作期間啟動。另外’存在二PMOS電晶體259及279。該電晶體259及279 之閘極分別連接至該第二鎖存器節點B及該第三鎖存器節 • 點C。訊號NWDD1及NWDD2用於指示該第一暫存器25〇及該第二暫存器270之驗證結果。該第二讀取控制電路256亦用於抹除驗證操作，在抹除操作後，4感應節點S Ο應處於邏輯低準位，且該電晶體2 5仍關閉。但若抹除處理失敗，則該感應節點S〇應處於邏輯高準位，且該電晶體256b將開啟。當該CPLCHM之脈衝處於邏輯高準位時’接著該第二鎖存器節點B拉至邏輯低準位，且該電晶體259將開啟，因此該訊號nwDD 1將拉至邏輯高準位。 -19- !3〇8765

朽年1 ν月 <日修正替I

取控制電路251亦用於該第—暫存器25〇之程式寫入驗證及拷貝回存之程式化寫入驗證。在程式化寫入 2貝回存之程式化寫人操作後，該感應節點⑽處於邏 °门準位且a電晶體251&將開啟。當該卩机⑶⑷之脈衝處 ;L輯〇準位妗，接著該第一鎖存器節點A拉至邏輯低準該第一鎖存器節點B拉至邏輯高準位，因此該電晶體259 字關閉冑訊號NWDD1將不被拉至邏輯高準位，因此若訊號NWDD1被拉至邏輯高準位，則程式化寫人或拷貝回存之程式化寫人處理即屬失敗。類似地，若訊號nwdd2被拉至 k輯冋準位’則該第二暫存器27Q之程式化寫人處理亦為失敗。圖9(a) 9(b)及1〇至15說明本發明之第二實施例之頁緩衝區電路及其方法，其中NAND快閃記憶體之晶胞在相反方向上操作。參考圖9(a)，一記憶體晶胞陣列91〇具有複數個晶胞串9101，每一晶胞串91〇1包含一經由位元線BLE或bl〇電連接至相應頁緩衝區電路920之第一端P，及一電連接至共汲極線（CDL)之第二端Q。該晶胞串91〇丨包含一耦接至位元線BLE之串選擇電晶體ST卜一耦接至共汲極線CDL之電源電壓選擇電晶體ST2，及串聯耦接至該串選擇電晶體ST1 及該電源電壓選擇電晶體ST2之記憶體晶胞Ml -Mm。該位元線BLE經由該電晶體ST 1連接至該記憶體晶胞μ 1之源極節點’該共汲極線CDL經由該電晶體ST2連接至記憶體晶胞 Mm之汲極節點。該串選擇電晶體ST1、記憶體晶胞Ml-Mm 及電源電壓選擇電晶體ST2分別耦接至一串選擇線SSL、字 1308765 q件丨^月说修正替換頁線WLl-WLm及一電源電壓選擇線PSL。該SSL、WLl-WLm 及PSL等線電連接至一列解碼器電路92，該共汲極線CDL 連接至電源電壓。圖9(b)說明根據本發明之第二實施例之頁緩衝區電路 92〇。與圖2(c)中之電路相比，由一訊號DIS控制之一NMOS 電晶體945添加至一位元線控制電路940，由NMOS電晶體 956a及956b組成之一第二讀取控制電路956置放接近於該鎖存器節點A處而非接近於該鎖存器節點B處，在該感應節點SO與該第一暫存器950之該第一讀取控制電路251之間添加一反相器9500,在該感應節點SO與該第二暫存器970之該第三讀取控制電路271之間添加一反相器9700。一 NMOS電晶體9501及一PM0S電晶體9502串聯耦接以形成該反相器 9500。該電晶體251a由反相器9500之輸出節點P1控制，因為該電晶體95〇2之控制訊號MP處於邏輯低準位，所以該節點P1處於該感應節點SO之相反邏輯狀態。類似地，一NMOS 電晶體9701及一 PMOS電晶體9702串聯耦接以形成該反相器9700。該電晶體271a由該反相器9700之輸出節點Q1控制，電晶體9702之控制訊號MP處於邏輯低準位，因此該節點Q1處於該感應節點SO之相反邏輯狀態。圖10及圖11描述第二實施例之快取式程式化寫入方法，圖10所示為施加至圖9(b)之電路之指令訊號，橫座標分成9 段，分別標為1至9，圖11所示為資料如何在圖9(b)之電路中傳送，其應根據標記與圖1 〇同時參看。在時段1，將該第一暫存器950及該第二暫存器970預設為 -21 - 竹年，v月^修正替換頁 1308765 預定值，該PMOS電晶體254及274分別藉由在一段短時期内啟動該控制訊號CPRST1及CPRST2為邏輯低準位而開啟。因此，該暫存器950及970之鎖存器節點B及C處於邏輯高準位。在時段2’該電晶體252a及252b分別藉由該啟動控制訊號 DI1或NDI1為邏輯高準位而開啟，因此該資料線DL中之資料 1或儲存於該第一鎖存器L1中。在時段4，該電晶體241及242藉由啟動該控制訊號VBLE 及VBLO為邏輯高準位而開啟，以對該位元線BLE及BLO預充電。在時段5及6,二動作同時發生。待程式化寫入之資料藉由啟動該訊號BLSLT1及BLSHFE為邏輯高準位（即開啟電晶體25 5)而自該第一暫存器950傳送至選定之該位元線 BLE，且接著資料自選定之該位元線BLE傳送至該記憶體晶胞陣列910。同時，該電晶體272a或272b分別藉由啟動該控制訊號DI2或NDI2為邏輯高準位而開啟，例如，該DI2在此實施例中為邏輯高準位。因此，該資料線DL中之資料“ Γ 或“ 0”儲存於該第二鎖存器L2中，意即，來自該資料線 DL之待程式化寫入之下一資料儲存於該第二暫存器970 中。一旦該訊號BLSLT1在時段6返回至邏輯低準位，程式化寫入之驗證即開始。該NMOS電晶體945藉由啟動該控制訊號DIS為邏輯高準位而開啟，使該位元線BLE放電。在時段7，讀取操作繼續，該PBLCHM1之脈衝用於鎖存位元線訊號。接著（時段8)，該位元線BLE及BLO再次預充 -22- 1308765 _ ”年+月 <曰修正替換頁電以進行下一快取式程式化寫入操作。 1 參考圖12及圖13，舉例說明該頁缓衝區電路920之正常讀取操作。首先（時段1 )，該位元線BLE首先藉由啟動該控制訊號 BLSHFE及DIS為邏輯高準位而經由該NMOS電晶體243及 945放電。該電晶體242藉由啟動控制訊號VBLO為邏輯高準位而開啟，以使得當該訊號VIRPWR處於邏輯高準位時將該位元線BLO拉至邏輯高準位，以防止非選定之記憶體晶胞 | 不正確操作。同時，該PBRST訊號在一段短時期内自邏輯高準位切換至邏輯低準位以開啟該電晶體258，因此該第一暫存器950之鎖存器節點A設定至邏輯高準位。與第一實施例之讀取操作相比，第二實施例中不存在位元線預充電操作，因此在時段2及時段3在所有訊號上並無轉換。在選定之記憶體晶胞處於可程式化寫入之狀態的情況下，位元線之電壓繼續處於邏輯低準位。在選定之記憶體 ® 晶胞處於抹除狀態的情況下，位元線之電壓拉至邏輯高準位。換言之，該感應節點SO具有與記憶體晶胞相反之狀態。因此，該反相器95 00用於使SO之狀態相反，以試圖指示所存取之晶胞之正確狀態。在時段4，該PBLCHM1之脈衝用於將位元線訊號鎖存至該第一暫存器950之該鎖存器L1。在時段5，該位元線BLE及BLO與該感應節點SO藉由啟動該控制訊號DIS、BLSHFE及BLSHFO為邏輯高準位而經由 -23- 1308765 1 __ " 11 _l_ ”年…月 >介修正替換頁

該NMOS電晶體945放電。 -----J 在時段6，儲存於該第-暫存器95〇中之資料經由受該控制訊號PBDO控制之該NM0S電晶體257傳送至資料線。圖14及圖15係說明圖9(b)之裝置之拷貝回存操作，圖14 所示為施加至圖9(b)之電路之指令訊號。橫座標分成u段，分別標為1至11，時段卜2、3及4為讀取操作時期，時段5、 6、7、8、9及1 〇為程式化寫入操作時期。在時段1、2及3，所有控制訊號與圖12中所示相同，即皆 • 為讀取操作。在時段4,控制訊號與讀取操作相同，除一cpLcHM之脈衝替代PBLCHM1之脈衝用於將位元線訊號鎖存至該第一暫存器950的該鎖存器Lm外。因為在拷貝回存操作中在讀取操作期間並無反相讀取，所以與圖2⑷中之該電路加及25讣相比，包含該電晶體956a及956b之該第二讀取控制電路956置放於該鎖存器L1之另一側上。 φ 在時奴5、6、7、8、9及10，所有控制訊號與圖10中所示 5 6、7及8之控制訊號相同，即皆為程式化寫入操作。如第實施例中所述，該第二讀取控制電路956亦用於抹 :驗也操作，在抹除驗證操作後，若該訊號NWDD1拉至邏輯尚準位’則抹除驗證處理即屬失敗。 °亥第3賣取控制電路251亦用於該第一暫存器950之程式化寫入驗證及拷貝回存之程式化寫入驗證。在程式化寫入或拷貝回存夕& 心柱式化寫入操作後，若該訊號NWDD1拉至邏 -24- 1308765 灼年吋听修正替換頁輯高準位，則程式化寫入或拷貝回存之程式屬失敗。類似地，若該訊號>^¥01；)2拉至邏輯高準位，則該第二暫存器970之程式化寫入處理亦屬失敗。如上所述，頁緩衝區電路之第一及第二暫存器交替執行程式化寫入操作，並儲存來自資料線之待程式化寫入之資料，此可省略頁緩衝區之二暫存器之間的資料傳送，且因此裝置可更有效地工作。此外，本發明第二實施例所揭示 T在相反方向上操作之記憶體晶胞陣列，在讀取操作期間不需要預充電處理，因此可減少記憶體存取時間及功率消耗。本發明之技術内容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包含各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。【圖式簡單說明】圖1係習知之頁缓衝區電路之示意圖；圖2(a)係本發明之快閃記憶體裝置；圖2(b)係本發明第一實施例之記憶體晶胞陣列之示意圖；圖2(c)係本發明第一實施例之頁緩衝區電路之電路圖；圖3係本發明第一實施例之程式化寫入操作之時序圖；圖4係本發明第一實施例之程式化寫入操作之資料流向示意圖； -25- 1308765 圖5係本發明第一實施例之讀取圖6係本發明第一實施例之讀取圖7係本發明第一實施例之拷貝圖8係本發明第一實施例之拷貝意圖；

年月曰修正替換頁才喿作之時序圖；操作之資料流向示意圖；回存操作之時序圖；回存操作之資料流向示圖9(a)係本發明第圖9(b)係本發明第圖10係本發明第二圖11係本發明第二示意圖；幻之《己fe體晶胞陣列之示意圖；實施例之頁緩衝區電路之電路圖；幻之程式化寫入操作之時序圖；實施例之程式化寫入操作之資料流向圖12係本發明第圖13係本發明第園，二實施例之讀取操作之時序圖；二實施例之讀取操作之資料流向示意圖14係本發明第二實施例之拷貝及回存操作之時序圖；以

圖15係本發明第二實施例之拷貝意圖。回存操作之資料流向示【主要元件符號說明】 110 記憶體晶胞陣列 120頁暫存器及感應放大器區塊 122 頁緩衝區 125 感應線 130 Y閘控電路 131 資料線 132及133電晶體 140 位元線控制電路 26- 1308765 -? 竹年丨 >月^1修正替換頁 141、142、143、144 及 148 電晶體 150主暫存器 153及154 反相器 170 輔助暫存器 173及174 反相器 151、152及155電晶體 156主鎖存器 171、172、175 電晶體 17 6 輔助鎖存器 181、182、183、184、185 及 186 電晶體 2〇〇快閃記憶體裝置210記憶體晶胞陣列

2101晶胞串 220~2NN頁緩衝區電路 230選擇器電路 240位元線控制電路 241 ' 242、243 及 244 電晶體 250第|存器 251第一讀取控制電路 252第一程式化寫入控制電路 256第二讀取控制電路 253a及253b反相器鎖存器 251a、251b、252a、252b 258及259電晶體 270 第二暫存器、254、255、256a、256b、257、 271第三讀取控制電路 272弟二程式化寫入控制電路 273a及273b反相器 L2鎖存器 271a ' 271b、272a、272b、274、275 及 279 電晶體 290 預充電電路 -27-

Claims

Γ308765 十、申請專利範圍： 1 ·—種非揮發性記憶體裝置，包含：一記憶體晶胞陣列；一選擇器電路’其耦接至-資料線；以及。一頁緩衝區電路，其包含―第—暫存器及—苐器且輕接m憶體晶胞陣列與該選擇子該::及該第二暫存器經由-感應節點心=第中存之程子心在讀取或程式化寫人驗證或拷貝、程式化寫人驗證操作期間鎖存該記憶體資料的第一讀取控制電路，及一用於在拷貝回存之請= 抹除驗證操作期間鎖存該記憶體晶胞/ 讀取控制電路；（貧料的第二

、申該第-及該第二暫存器交替地將資料程 :該記憶體晶胞陣列;當該第一及該第二暫存器其中二資Ζ程式化寫人時，另一暫存器同時儲存來自該資料線之其中僅該第一暫 …根據請求項1之非揮發性記憶體裝置，存器在讀取操作期間啟動。 3.根據請求項1之非揮發性記憶體裝置，纟中僅該第一暫 4存器在拷貝回存操作㈣啟動。 ’根據睛求項1之非揮發性記憶體襄置，其中該頁緩衝區仇元線控制電路，該位元線控制電路具有接於該兮地-J. °己隐體晶胞陣列與該感應節點之間的二位元線。 103986.doc 1308765 5. 根據請求項4之非揮發性記憶體裝置，其中該記憶體晶胞陣列包含一晶胞串，該晶胞串具有一經由該位元線電連接至該頁緩衝區電路之第一端，及—電連接至一接地電壓之一共源極線之第二端。、 6. 根據請求項4之非揮發性記憶體裝置，其中該頁緩衝區電路另包含一預&電電⑬，該肖充電電路耦接於該感應節點與該第一暫存器之間以對該位元線進行預充電。 7. 根據請求項1之非揮發性記億體裝置，其中該第一暫存 ’器另包含：一用於鎖存資料之第-㈣器，肖第-鎖存器具有一第一鎖存器節點及一第二鎖存器節點；一第一程式化寫入控制電路，其耦接於該第—及該第二鎖存器節點與一耦接至該選擇器電路之資料節點之間，用以在一程式化寫入操作期間將該資料線上之資料傳送至該第一鎖存器； ♦ 一第二程式化寫入控制電路，其耦接於該第二鎖存器節點與該感應節點之間’用以將該第一鎖存器中之資料傳送至該感應節點；一第一預設控制電路，其耦接至該第二鎖存器節點，用以在程式化寫入或拷貝回存操作期間將該第一鎖存器設定為一預定值；以及一第二預設控制電路，其耦接至該第一鎖存器節點，用以在一讀取操作期間將該第一鎖存器設《為_預> 值。疋 103986.doc 1308765 '8·根據請求項7之非揮發性記憶體裝置，其中該第-讀取控制電路耦接於該第一鎖存器節點與接地端之間。 9·根據請求項7之非揮發性記憶體裝置，其中該第二讀取控制電路耗接於該第_及該第二鎖存器節點其中之—與接地端之間。彳據請求項7之非揮發性記憶體裂置，其中該第-暫存器另包含：

-第四讀取控制電路，其耦接於該第二鎖存器節點與 °玄資料知點之間’用以在讀取操作期間將該第—鎖存器中之資料傳送至該資料線。根據績求項1之非揮發性記㈣裝置，其中該第一讀取控制電路包含争聯耗接之二NMOS電晶體·’其中一 NM〇s 電晶體曰曰、有一耦接至該感應節點之閘極，且另一 NM〇s 電晶體具有一麵接至一控制訊號之閘極。 13. 根據凊求項7之非揮發性記憶體控制電路係-電晶體。其中H 14. 根據請求頂7 > 化寫入二:::發性記._置其中該第，晶體輕接於紋第^ — NMQS電日日體，其中"* NM0S ' NM〇S電1辦Γ鎖存器節點與該資料節點之間，另" 間，且在ΓΓ接於該第二鎖存器節點與該資料節點： .根據請求項1間該二N刪電晶體僅其中之—開啟= 之非揮發性記憶體裝置，其中該第—及言 103986.doc 1308765 第一暫存器並聯耦接至該感應節點及一資料節點。 16. 根據4求項1之非揮發性記憶體裝置，其中該第二讀取控制電路包含二串聯搞接之NMOS電晶艘；其中之一 M〇S電晶體具有一耦接至該感應節點之閘極，且另一 NMOS電晶體具有一耦接至一控制訊號之閘極。 17. 根據請求項1G之非揮發性記憶體裝置，》中該第四讀取控制電路係一電晶體β 18. 根據請求項7之非揮發性記憶體裝置’其中該第二預設控制電路係一電晶體。 19. 根據锖求項丨之非揮發性記㈣裝置，其中該第二暫存器另包含：一用於鎖存資料之第二鎖存器，該第二鎖存器具有一第二鎖存器節點及—第四鎖存器節點；第一讀取控制電路，其耦接於該第四鎖存器節點與接地端之間，用以在程式化寫入驗證操作期間將位元線資料鎖存至該第二鎖存器；第一程式化寫入控制電路，其搞接於該第三及該第四鎖存器節點與該資料節點之間，用以在程式化寫入操作期間將該資料線上之資料傳送至該第二鎖存器；一第四程式化寫入控制電路，其耦接於該第三鎖存器節點與該感應節點之間，用以將該第二鎖存器中之資料傳送至該感應節點；以及一第三預設控制電路，其搞接至該第三鎖存器節點，用以在一程式化寫入操作期間將該第二鎖存器設定為一 103986.doc 1308765 預定值。根據清求項1之非揮發性記憶體裝置，其另包含一反相器電路，該反相器電路耦接於該第一暫存器與該感應節點之間以使該感應節點之邏輯狀態相反。根據請求項20之非揮發性記憶體裝置，其中該記憶體晶胞陣列包含一晶胞串，該晶胞串具有—經由其位元線電連接至該頁緩衝區電路之第一端，及一電連接至一具有一電壓準位之共汲極線的第二端。 22.根據請求項i之非揮發性記愧體裝置，其另包含一反相器電路’該反相器電路耦接於該第一讀取控制電路與該感應知點之間以使該感應節點之邏輯狀態相反。 23 ·根據睛求項22之非揮發性記愧體裝置，#中該第一讀取控制電路包含串聯耦接之二NMOS電晶體；其中之一 NMOS電晶體具有一經由該反相器電路耦接至該感應節點之閘極，且另一 NM〇S電晶體具有一耦接至一控制訊號之閘極。 24. 根據請求項2〇之非揮發性記憶體裝置，纟中該反相器電路包含串聯耦接之一 PMOS電晶體及一 NMOS電晶體，且*亥NMOS電晶體具有一耦接至該感應節點之閘極。 25. —種非揮發性記憶體裝置之程式化寫入方法，其包含以下步驟：將來自一資料線之第一資料儲存至一頁緩衝區之一第一暫存器中；將该第一資料程式化寫入一記憶體晶胞陣列之一記憶 103986.doc 1308765 體晶胞中，並同時將來自該資料線之第二資料儲存至該頁緩衝區之一第二暫存器中；以及將該第二資料程式化寫入該記憶體晶胞陣列之另一記憶體晶胞中，並同時將來自該資料線之第三資料儲存於該頁緩衝區之該第一暫存器中β 26.根據請求項25之非揮發性記憶體裝置之程式化寫入方法，其中該第一資料係一整頁資料。 φ 27.根據請求項25之非揮發性記憶體裝置之程式化寫入方法，其中該第一及該第二資料經由一耦接於並聯的該第一與該第二暫存器之間的感應節點而被程式化寫入該記憶艘晶胞中a 28.根據請求項25之非揮發性記憶體裝置之程式化寫入方法，其另包含步驟：在將該第一資料儲存至該第一暫存器t之前’預設該第一及該第二暫存器。：29.根據請求項27之非揮發性記億體裝置之程式化寫入方 • 法，其中程式化寫入該記憶體晶胞中之該第一資料包含以下步驟：對該感應節點預充電；以及對輕接於該頁緩衝區電路與記憶體晶胞陣列之間之位疋線預充電’以防止非選定之記憶體晶胞不正確操作。 30. —種非揮發性記憶體裝置之拷貝回存方法，其包含以下步驟：使柄接於一頁緩衝區與一記憶體晶胞陣列之間之二位元線放電； 103986.doc 1308765 選擇該二位元線其中之一；將耦接至該記憶體晶胞陣列之一記憶體晶胞之該選定位元線的資料鎖存至該頁緩衝區之一暫存器；以及直接將該暫存器之該鎖存資料程式化寫入至該記憶體晶胞陣列之另一記憶體晶胞。 31.根據請求項30之非揮發性記憶體裝置之拷貝回存方法，其另包含步驟：在選擇該二位元線其中之一後，對該選定之位元線進行預充電。

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