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JP2004192780A - デュアルレジスタ構造のページバッファを有するメモリ装置 - Google Patents

デュアルレジスタ構造のページバッファを有するメモリ装置 Download PDF

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JP2004192780A JP2003208600A JP2003208600A JP2004192780A JP 2004192780 A JP2004192780 A JP 2004192780A JP 2003208600 A JP2003208600 A JP 2003208600A JP 2003208600 A JP2003208600 A JP 2003208600A JP 2004192780 A JP2004192780 A JP 2004192780A
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興 洙 任
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Abstract

【課題】デュアルレジスタ構造のページバッファを有するメモリ装置を提供する。
【解決手段】第１及び２データレジスタをそれぞれ有し、動作可能な状態で互いに連結された第１及び第２センスアンプと、第２センスアンプのデータを貯蔵する貯蔵回路と、第２データレジスタの内容を検査してメモリセルが成功的にプログラムされたか否かを確認するパス／フェイルチェック回路と、第２データレジスタをリセットして十分にプログラムされるまで再プログラムが実行されるようにする再貯蔵回路とを含む。
【選択図】 図５

Description

【０００１】
【発明が属する技術分野】
本発明は半導体メモリ装置に係り、特に、デュアルレジスタ構造のページバッファを有するフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
【特許文献１】米国特許５，８３１，９００号
【特許文献２】米国特許５，９９６，０４１号
【特許文献３】米国特許６，０３１，７６０号
最近の半導体装置は揮発性(例えば、ＤＲＡＭまたはＳＲＡＭ)でも不揮発性(例えば、フラッシュメモリ)でも高集積化及び大容量化しており、高速で動作するシステムを支援するように設計されている。
【０００３】
フラッシュメモリ装置は、一般的にＮＯＲ型とＮＡＮＤ型とに区分される。ＮＯＲ型フラッシュメモリが少量の情報を非順次に、高速で読み出すのに使用される一方、ＮＡＮＤ型フラッシュメモリは情報を順次に読み出すのに主に使用される。
【０００４】
フラッシュメモリでデータを貯蔵するメモリセルはセルトランジスタを含んでおり、各々のセルトランジスタはコントロールゲートとフローティングゲートとを有する。フラッシュメモリは、絶縁膜を介したトンネリング現象を利用して情報を貯蔵するので、情報貯蔵において、多少の時間を要する。
【０００５】
多量のデータを短時間に貯蔵するために、ＮＡＮＤ型フラッシュメモリは、ページバッファ回路と称するレジスタを利用する。外部から供給された多量のデータはいったんレジスタに貯蔵された後に該当するメモリセルに貯蔵される。
【０００６】
通常のＮＡＮＤ型フラッシュメモリでは、一ページ分のデータが５１２バイト（Ｂｙｔｅｓ）を越さない。ＮＡＮＤ型フラッシュメモリでプログラム時間(または情報貯蔵時間)が２００〜５００μｓであり、１バイトのデータが外部から１００ｎｓ以内にページバッファ回路にローディングされると仮定すれば、５１２バイトの一ページデータはおおよそ５０μｓ内にページバッファ回路に貯蔵される。
【０００７】
図１は従来のページバッファ回路の一例として、
【特許文献１】のＦｉｇ．７に開示されている。
【０００８】
図１の回路は、ページバッファ２０−ｉが周辺回路によりリセットされた後に、データラインＩ０からデータがラッチ３０にローディングされることを示す。
ラッチにローディングされたデータはプログラム命令信号によりトランジスタＱ４を通じてメモリセル２−１、２−２、２−３にプログラムされる。このようなプログラム過程はＮＡＮＤフラッシュメモリで通常的に実行される。
【０００９】
しかし、そのようなプログラム過程には限界がある。もしデータがラッチ３０にローディングされるのであれば、以前にローディングされたデータに対するプログラムが以前のプログラムサイクルで終わるまで待たなければならない。ラッチ３０にデータがバイト単位(例えば、８ビット)でローディングされるので、実際に、２ページに該当する２０４８バイトをローディングするには相当の時間がかかる。これは、レジスタの情報が該当するメモリセルに貯蔵されるまでラッチ３０がデータを貯蔵していなければならないためである。
【００１０】
従来の技術における他の問題点は、コピーバック動作にある。コピー動作は、時々一番目のページから二番目のページに進行されなければならない場合がある。一番目のページのメモリセルデータがトランジスタＱ７を通じてラッチ回路３０に貯蔵された後に、コピー動作を実行することを所望すれば、ラッチされたデータはトランジスタＱ４を通じて二番目のページにプログラムされる。この場合に、二番目のページにコピーされたプログラムデータはラッチ回路により反転される。すなわち、“１”は“０”に、“０”は“１”に反転される。このような問題点を、従来はメモリセルアレイにフラッグセルを提供してデータが反転されたか否かによって、その値を更新することによって解決していた。
【００１１】
図２は従来の技術のコピーバック動作での前述の問題点の一例を示す。図２は
【特許文献２】のＦｉｇ．８及びＦｉｇ．９に開示されている。
【００１２】
図２で、メモリセルアレイ内の一番目のページに属したデータはページバッファにローディングされた後に、そのデータは他のページにコピーされる。右側のビットはフラッグセルとして、データが反転されていることを表示する。
【００１３】
図２の従来技術はメモリ装置の大きさによる限界がある。例えば、ページバッファ回路が２０４８バイトの情報を一時に貯蔵することができると仮定すれば、１００ｎｓの周期で、１バイトの情報が前記ページバッファ回路にローディングされる間、２０４８バイトが全部ローディングされるには、総２００μｓの時間がかかる。したがって、ローディング時間が２００〜５００μｓを要する情報貯蔵時間(またはプログラム時間)とほとんど同一になる。したがって、ＮＡＮＤ型フラッシュメモリの情報貯蔵の特性が前記ローディング時間により深刻な影響を受ける。
【００１４】
ＮＡＮＤフラッシュメモリの集積度が増加することによって、データは一層大容量で処理されるので、情報貯蔵特性の衰退なく、データを処理することが必要である。
【００１５】
本出願の親出願に開示された構成を示した図２２及び図２３を参照すれば、ページバッファはラッチからなる二つのレジスタを含む。 第１レジスタは第１ラッチＬＡＴＣＨ１を有し、第２レジスタは第２ラッチＬＡＴＣＨ２を有する。このような構造に関しては、米国での親出願Ｎｏ．１０／０１３１９１に詳細に説明されている。図２２及び図２３に示したように、プログラムされるデータは図２３のプログラム段階Ｆ１の間データラインを通じてＬＡＴＣＨ１のノードＮ４にローディングされる。その次に、データはプログラム段階Ｆ２の間、ノードＮ４からＬＡＴＣＨ２のノードＮ３に送信される。ノードＮ３でのデータの状態に従って、データはプログラム段階Ｆ３の間メモリセルアレイの第１ページにプログラムされる。ノードＮ３のデータが“０”(接地レベルとしてプログラム状態であることをを意味する)であれば、該当するメモリセルはプログラムされる。
一方、ノードＮ３のデータが“１”(Ｖｃｃレベルとしてプログラム禁止状態であることを意味する)であれば、該当するメモリセルはプログラムされない。ここで、一連のメモリセルを含む一つのページは一つのワードラインによって制御されることを理解しなければならない。
【００１６】
プログラムの後に、１ページのメモリセルが成功的にプログラムされたか否かを検査する。このような検査過程は図２３の段階Ｆ４で進行され、“プログラム検証読み出し”と称する。プログラム検証読み出し過程で、プログラムされなければならないメモリセルがプログラムされなかったら、ノードＮ３の状態は“０”でリセットされ、プログラムされなければならないメモリセルがプログラムされれば、ノードＮ３の状態は“１”でリセットされる。プログラムすることができなかったメモリセルは、上述のプログラム過程に従って再びプログラムされる。
【００１７】
すべてのメモリセルが成功的にプログラムされれば、ノードＮ３は段階Ｆ５で“１”でリセットされ、第１ページに対するプログラムが終了する。
【００１８】
第１ページに対するプログラムが進行される間、第２ページのデータはＬＡＴＣＨ１のノードＮ４に同時にローディングされる。その結果、二つのの動作が与えられたページに対して同時に実行される。
【００１９】
一方、
【特許文献３】（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｐｒｏｇｒａｍｍｉｎｇ ｔｈｅ Ｓａｍｅ）のＦｉｇ．５には、単一のセンスアンプが一つのラッチ回路のみを有している典型的通常的形態であるシングルラッチメモリ装置が開示されている。
【００２０】
【発明が解決しようとする課題】
本発明の課題は信頼性あるプログラム機能を有する不揮発性メモリ装置を提供することにある。
【００２１】
本発明の課題はまたプログラムされないメモリセルがプログラムされたと誤認される問題を解決する不揮発性メモリ装置を提供することにある。
【００２２】
本発明の課題はまたプログラムの時に、データローディング時間を短縮することができる不揮発性メモリ装置を提供することにある。
【００２３】
本発明の課題はまたプログラム状態で誤認識されたメモリセルが存在しても、これを再プログラムすることができる不揮発性メモリ装置を提供することにある。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態に関して添付した図面を参照して詳細に説明する。 本発明による図面において、実質的に同一の構成と機能を有する構成要素に対しては同一の参照符号を使用する。
【００２５】
図３参照すれば、本発明によるメモリ装置１００はＮＡＮＤフラッシュメモリとして、データを貯蔵するメモリセルのアレイ１１０、 ページレジスタ／センスアンプＳ／Ａブロック１２０及びメモリセルのグループに貯蔵されたデータを伝送するためのＹゲート回路１３０を有する。ページレジスタ／センスアンプブロック１２０はメモリセルアレイ１１０とＹゲート回路１３０との間に連結される。
【００２６】
ページレジスタ／センスアンプブロック１２０はページバッファ１２２を含む。ページバッファ１２２は本発明によるデュアルレジスタを含み、これに関しては詳細に後述する。
【００２７】
メモリ装置１００はまた、データ、アドレス及びコマンド信号を処理するために、Ｘバッファラッチ及びデコーダ、Ｙバッファラッチとデコーダ、コマンドレジスタ、制御ロジッグ及び高電圧発生器、 及びグロバールバッファを含む。
【００２８】
図４はメモリセルアレイ１１０の構成を例示的に示す。多数のビットラインでＢＬｅは偶数番目のビットラインを示し、ＢＬｏは奇数番目のビットラインを示す。多数のメモリセルＭ１〜Ｍｍは各ビットラインに連結される。
【００２９】
メモリセル(例えば、Ｍ１)のグループは一つのワードライン(例えば、ＷＬ１)により制御され、一つのページを形成する。
【００３０】
図５を参照すれば、Ｙゲート回路１３０はページレジスタ／センスアンプブロック１２０とデータライン１３１との間に連結され、データライン１３１は８ビットのデータＤ０〜Ｄ７を伝送するように構成される。
【００３１】
Ｙゲート回路１３０は信号ＹＡ及びＹＢにより制御される二つのＮＭＯＳトランジスタ１３２及び１３３で構成される。信号ＹＡ及びＹＢは行アドレス情報により生成される。
【００３２】
ページレジスタ／センスアンプブロック１２０はセンスノードＥを含むセンスライン１２５を有するページバッファ１２２を含む。一つまたはその以上のビットラインはノードＥでページバッファ １２２に連結される。図５の例では、二つのビットラインＢＬｅ及びＢＬｏがノードＥに連結される。
【００３３】
トランジスタ１４１のソースは対応するビットラインＢＬｅに連結され、ドレインは信号ＶＩＲＰＷＲを提供するノードに連結され、ゲートはゲート制御信号ＶＢＬｅに連結される。
【００３４】
トランジスタ１４２のソースは対応するビットラインＢＬｏに連結され、ドレインは信号ＶＩＰＷＲを提供するノードに連結され、ゲートはゲート制御信号ＶＢＬｏに連結される。
【００３５】
信号ＶＩＰＲＷＲを提供する前記ノードは第１及び第２供給電圧のうちいずれか一つの電圧に充電される。したがって、トランジスタ１４１及び１４２はゲート制御信号ＶＢＬｅ及びＶＢＬｏに各々応答してビットラインＢＬｅ及びＢＬｏに第１または第２供給電圧を印加する。
【００３６】
ＮＭＯＳトランジスタ１４３は信号ＢＬＳＨＦｅに応答してビットラインＢＬｅをノード Eに連結し、ＮＭＯＳトランジスタ１４４は信号ＢＬＳＨＦｏに応答してビットラインＢＬｏをノードＥに連結する。
【００３７】
ページバッファ１２２はセンスライン１２５上のノードＥを通じてビットラインＢＬｅ及びＢＬｏに連結される。ＰＭＯＳトランジスタ１４８は読み出し動作の間、センスライン１２５を通じてビットラインＢＬｅ及びＢＬｏに電流を供給する。ＰＭＯＳトランジスタ１４８は電源供給電圧と前記センスラインとの間に連結された状態で制御信号ＰＬＯＡＤに従ってターンオンまたはターンオフされる。
【００３８】
ここで、ページバッファ１２２は二つのレジスタ１５０及び１７０を有し、これは従来の単一レジスタ構成とは区別されることに注目しなければならない。この二つのレジスタはセンスライン１２５に連結される。
【００３９】
第２レジスタ１５０はメインレジスタとして作用する。メインレジスタ１５０は二つのＮＭＯＳトランジスタ１５１及び１５２、二つのインバータ１５３及び１５４、及びＰＭＯＳトランジスタ １５５を含む。データはインバータ１５３及び１５４で構成されたメインラッチ１５６に貯蔵される。ＰＭＯＳトランジスタ１５５はメインラッチ１５６のためのプリチャージ回路を形成する。
【００４０】
第１レジスタ１７０は補助レジスタとして作用する。補助レジスタ１７０は二つのＮＭＯＳトランジスタ１７１及び１７２、二つののインバータ１７３及び１７４、及びＰＭＯＳトランジスタ１７５を含む。データはインバータ１７３及び１７４で構成されたメインラッチ１７６に貯蔵される。ＰＭＯＳトランジスタ１７５はメインラッチ１７６のためのプリチャージ回路を形成する。
【００４１】
本発明によるページバッファのデュアルレジスタ(二つのレジスタ１５０及び１７０で構成された)構造は、ページバッファの性能を向上させるなど機能的に従来のものに比べて多くの長所を提供する。
【００４２】
図５の回路で、他の付加的な構成は、二つのページバッファレジスタ１５０及び１７０とメモリセルアレイ１１０及びＹゲート回路 １３０との間のデータ伝送を実行し、制御するためである。
【００４３】
制御信号ＰＤＵＭＰにより制御されるＮＭＯＳトランジスタ１８１がターンオンされれば、補助レジスタ１７０とメインレジスタ１５０との間にデータ送信が行われ、ターンオフされれば、補助レジスタ１７０とメインレジスタ１５０とは電気的に分離される。 このようなデータ伝送はセンスライン１２５を通じて行われる。ＮＭＯＳトランジスタ１８１は分離スイッチとして作用する。
【００４４】
ＮＭＯＳトランジスタ１８２及び１８３は補助レジスタ１７０に情報を貯蔵するために提供され、外部から印加される信号ＤＩ及びｎＤＩに各々応答する。
【００４５】
ＮＭＯＳトランジスタ１８４は、プログラムされる情報がメインレジスタ１５０から選択されたビットラインに伝送された時に、メインレジスタ１５０をビットラインＢＬｅ及びＢＬｏのうちいずれか一つに連結、またはいずれか一つから電気的に分離させる。
【００４６】
制御信号ＰＢＤＯにより制御されるＮＭＯＳトランジスタ１８５は選択されたビットラインから読み出されたデータを選択された時間の間、ページバッファ１２２の外部に出力する。
【００４７】
トランジスタ１８６はプログラム状態を検査するために、メインレジスタ１５０のノードＢにプログラムフェイル／パス情報を提供する。
【００４８】
以下、本発明の回路動作に関して説明する。
【００４９】
まず、図６乃至図８、図４を参照して、メモリ装置の外部からのデータがメモリ装置の内部に入力されるプログラム動作を説明する。
【００５０】
図６のフローチャートで進行される動作は図３の回路１００によって実行される。
【００５１】
段階６１０では、外部から第１データがＹゲート回路１３０を通過した後に、ページバッファ１２２に伝送される。この時のデータは単一のデータビットまたは複数のデータビットあるいは１ページ分量のデータである。
【００５２】
次に、段階６２０では、段階６１０で入力されたデータはページバッファの第１レジスタ(例えば、補助レジスタ１７０)に貯蔵される。
【００５３】
次に、段階６３０では、スィッチ(例えば、ＮＭＯＳトランジスタ１８１)がターンオンされて第１レジスタと第２レジスタ(例えば、メインレジスタ１５０)とを連結する。
【００５４】
段階６４０では、第１レジスタに貯蔵された第１データが第２レジスタに貯蔵される。
【００５５】
段階６５０では、スイッチにより第１レジスタが第２レジスタから電気的に分離される。
【００５６】
段階６６０では、第１レジスタに貯蔵された第１データがメモリセルアレイに貯蔵される。 このような過程をプログラムという。これと同時に、外部から第２データが第１レジスタに貯蔵される。したがって、情報保存動作はローディング時間の増加なしに実行することができる。
【００５７】
図３の実施形態では、段階６６０の同時的な動作(第１データのプログラムと第２データのローディング)が前記第１レジスタと第２レジスタとを電気的に分離することにより可能である。しかし、これに限定されず、他の方法でも可能である。
【００５８】
図７及び図８を参照して、本発明のプログラム動作に関してさらに詳細に説明する。図７は図５の回路に印加されるコマンド信号を示す。図７のタイミング図では、時間の経過に従って９個の動作区間に区分されている。
【００５９】
図８は図７のコマンド信号を印加することにより、図５の回路でのデータ伝送の様態を示している。図８は図７とともに参照され、図７の時間的な動作区間に応じて説明される。
【００６０】
まず、第１段階(時間区間(1))で、データライン１３１は接地電位に設定され、トランジスタ１７５はＰＢＳＥＴによってターンオンされる。このような動作は一番目のページをセッティングする動作としてよく知られている。
【００６１】
その後(時間区間(2))、補助ラッチ１７６のノードＤはハイ状態になり、ＮＭＯＳトランジスタ１３２及び１３３はターンオンされる。 これによって、データライン上のデータ“０”または“１”は信号ＤＩ及びｎＤＩの印加により補助ラッチ１７６に貯蔵される。この動作は、前述の段階６１０に該当する過程として、一番目のページに対するデータローディング過程である。
【００６２】
ついで(時間区間(3))、補助ラッチ１７６に貯蔵されたデータは制御信号ＰＤＵＭＰがハイ状態になることによって、補助レジスタ１７０からセンスライン１２５に伝送される。データがメインレジスタ１５０に伝送される前に、センスライン１２５とラッチ１５６のノードＡはトランジスタ１４８及び１５５により各々プリチャージされる。
【００６３】
ついで(時間区間(4))、前記信号は０Ｖになり、高電圧ＨＶが駆動される。
【００６４】
そうすると(時間区間(5))、ビットラインＢＬｅ及びＢＬｏのうちから該当するビットラインがプリチャージされることによってセットアップされる。
【００６５】
時間区間(6)及び(7)では、前述の段階６６０に該当する二つの動作が同時に進行される。プログラムされるデータは、信号ＢＬＳＬＴによりメインレジスタ１５０から選択されたビットラインＢＬｅに伝送された後に、該当するメモリセルに伝達される。また、これと同時に、プログラムされる次のデータがメモリ装置の外部から入力されて補助レジスタ１７０に貯蔵(またはローディング)される。
【００６６】
通常に、プログラム動作はビット単位で進行されるのに対し、データローディング動作はバイト単位で進行される。プログラムとは、メインレジスタ１５０0からメモリセルアレイ１１０のメモリセルにデータが伝送される動作を意味し、データローディングとは、データラインから補助レジスタ１７０にデータが伝送される動作を意味する。また、前述のように、ページ単位とは、一つのワードラインに連結され、制御される複数のメモリセルを意味する。
【００６７】
このように、二つの動作が同時に実行されるので、大容量のデータでも、データローディング特性が維持される。ページバッファ回路に補助レジスタ１７０を具備しても、ページバッフア回路の大きさを大きく増加させることは無い。
【００６８】
次に、時間区間(8)では、読み出し動作が実行され、時間区間(9)では、ビットラインが次のローディング／プログラム動作のために再びプリチャージされる。
【００６９】
図９及び図１０を参照して、図３の装置で実行される読み出し動作に関して詳細に説明する。ここで、メモリセルアレイ１１０のメモリセルのうちの一つのメモリセルからデータが読み出され、読み出されたメモリセルのゲート制御信号が適する電圧でワードラインに印加されると仮定する。
【００７０】
図９は図５の回路に印加されるコマンド信号の動作タイミングを示している。時間の経過により６個の区間に分ける。
【００７１】
図１０は図９のコマンド信号を印加することによる、図５の回路でのデータ送信様態を示している。図１０は図９とともに参照され、図９の時間的な動作区間に応じて説明される。
【００７２】
読み出し動作はは補助レジスタ１７０をバイパス(ｂｙｐａｓｓｉｎｇ)し、メインレジスタ１５０を直接通じて実行される。 すなわち、補助レジスタ１７０は読み出し動作には参加せず、前述のようにプログラムとデータローディング動作にだけ関係する。
【００７３】
安定的な読み出し動作を実行するために、ビットラインＢＬｅ及びＢＬｏは０Ｖの信号ＶＩＲＰＷＲとハイ状態の制御信号ＶＢＬｅ 及びＶＢＬｏによりＮＭＯＳトランジスタ１４１及び１４２を通じていったん放電する(時間区間(1))。
【００７４】
これと同時に、信号ＰＢＲＳＴがハイ状態からロー状態に遷移することによって、メインレジスタ１５０(またはインバータ１５３の入力)の状態は所定の状態(すなわち、ハイ状態)に設定される。
【００７５】
その後に、信号ＰＬＯＡＤがロー状態になれば、ＰＭＯＳトランジスタ１４８はターンオンされる。ＮＭＯＳトランジスタ１４３の制御信号ＢＬＳＨＦはビットラインプリチャージ電圧とＮＭＯＳトランジスタ１４３のスレッショルド電圧を合わせた電圧を有する。ビットラインＢＬｅをプリチャージした後に、信号ＢＬＳＨＦは接地電圧に該当するロー状態になる(時間区間(2))。
【００７６】
ビットラインのプリチャージ電圧は選択されたメモリセルの状態に従って変わる。例えば、選択されたメモリセルがオフセル(ｏｆｆ−ｃｅｌｌ)の場合には、ビットラインのプリチャージ電圧がそのまま維持される。これに対し、選択されたメモリセルがオンセル(ｏｎ−ｃｅｌｌ)の場合には、ビットラインのプリチャージ電圧が低くなる(時間区間(3))。
【００７７】
信号ＢＬＳＨＦが前記プリチャージ電圧と以前のＢＬＳＨＦ信号レベルとの間の電圧に変わると、センスライン１２５の電圧は選択されたメモリセルがオフセルである時に、ターンオフされることにより、電源供給電圧のレベルに維持される。しかし、そうではない場合には、センスライン１２５の電圧はビットラインＢＬｅの電圧に従って低くなる(またはビットラインＢＬｅと同期して低くなる)。信号ＢＬｅがロー状態になる中間時点で、信号ＰＬＯＡＤは電源供給電圧のレベルに転換する。
【００７８】
その後、ＮＭＯＳトランジスタ１５２のゲート制御信号ＰＢＬＣＨＭは電源供給電圧のレベルであるハイ状態になり、ＮＭＯＳトランジスタ１５１はセンスラインの状態に従ってターンオンまたはターンオフされる。その結果、センスライン１２５の状態はメインレジスタ１５０に貯蔵される(時間区間(4))。
【００７９】
そうすると、メインレジスタ１５０に貯蔵されたデータは制御信号ＰＢＤＯ及びＹゲート回路１３０の制御によりＮＭＯＳトランジスタ１８５を通じてデータラインに伝送される(時間区間(6))。
【００８０】
本発明によるコピーバック動作を説明する。コピーバック動作は読み出し動作が実行される間に、一番目のアドレスに該当する一番目のページから二番目のアドレスに該当する二番目のページにデータをコピーするページコピー動作である。
【００８１】
図１１のフローチャート１１００は本発明の実施の形態によるコピーバック動作の過程を示し、図３の装置１００で実行される。
【００８２】
図１１の段階１１１０では、一番目のメモリセルのデータがページバッファの第１レジスタ(すなわち、補助レジスタ１７０)に貯蔵される。この動作は補助レジスタ１７０とメインレジスタ１５０との間で読み出されたデータを伝送することによってなされる。読み出し動作に関しては前述した通りである。
【００８３】
段階１１２０では、前記第１レジスタに貯蔵されたデータがページバッファの第２レジスタ(すなわち、メインレジスタ１５０)に貯蔵される。この動作は、補助レジスタ１７０とメインレジスタ１５０との間で読み出されたデータを伝送することによってなされる。そのようなデータ伝送は前記第１レジスタを前記第２レジスタに連結するスイッチを選択的に動作させることによって行なわれる。
【００８４】
段階１１３０では、前記第２レジスタに貯蔵されたデータがメモリセルアレイの二番目のメモリセルに貯蔵(すなわち、プログラム)される。
【００８５】
図１２乃至図１４を参照して、図３に示した装置で実行されるコピーバック動作に関してさらに詳細に説明する。ここで、メモリセルアレイ１１０のメモリセルから読み出された後に、他のメモリセルにコピーされると仮定する。
【００８６】
図１２は図５の回路に印加されるコマンド信号の動作タイミングを示している。図１２では、時間の経過によって１１個の区間に分ける。
【００８７】
先に、メモリセルからデータが読み出された後に、ページバッファに伝送される。初めの４個の時間区間(1)〜(4)で信号の状態は、メインレジスタ１５０に代えて補助レジスタ１７０に読み出されることを除いては、図１０に示したのと実質的に同一である。
【００８８】
図１３では、0ページバッファにデータが読み出される状態を示す。 空いている部分は図２の従来技術において、貯蔵されたデータの論理状態を表示するために付加的な指示ビットが必要だった部分である。
【００８９】
再び図１２を参照すれば、時間区間(5)及び(6)にわたって補助レジスタ１７０からメインレジスタ１５０にデータが伝送される。
【００９０】
次に、データは時間区間(7)〜(11)の間、メインレジスタ１５０からメモリセルアレイの他のメモリセルにプログラムされる。時間区間(5)〜(11)にわたって信号の動作状態は図８と実質的に同一である。
【００９１】
図１４では、再プログラムされるデータの状態を示す。ここで、データが元のメモリセルに貯蔵された状態から反転されず、他のメモリセルに貯蔵されることを理解することができる。したがって、図２の従来の技術のように、指示ビットが不要であるので、メモリ空間を節約することができる。
【００９２】
本発明による消去動作を説明する。通常、消去はメモリセルに貯蔵されたデータを一括的にダンプ(ｄｕｍｐ)させる動作である。 フラッシュメモリの消去の時には、メモリセルに高電圧が印加されることによって、スレッショルド電圧は−１Ｖから−３Ｖの間の値に設定され、レジスタのデータがダンプされる。
【００９３】
図１５のフローチャート１５００は、本発明の他の実施形態に従って、消去の後の検証読み出し動作の過程を示す。フローチャート１５００の過程は図３の装置で実行される。
【００９４】
段階１５１０で、一番目のメモリセルのデータはページバッファの第１レジスタ(すなわち、補助レジスタ１７０)を通じてダンプされる。
【００９５】
段階１５２０で、ページバッファ回路の第１レジスタのデータは第２レジスタ(すなわち、メインレジスタ１５０)を通じてダンプされる。
【００９６】
段階１５３０では、第１レジスタに貯蔵されたデータに対してトランジスタ１８６によるメモリセル状態のパス/フェイルチェックが実行される。
【００９７】
図１６及び図１７を参照して、図３の装置で実行される消去方法を以下説明する。図１６のタイミング図は図５の回路に印加されるコマンド信号の状態を示し、時間経過経に従って７個の区間に区分される。
【００９８】
図１７は図１６のコマンド信号が印加されることによって図５の回路でデータが消去される様態を示す。図１７では図１６に表示された時間区間に関する参照符号を同一に使用し、図１６と連関して説明する。
【００９９】
時間区間(1)及び(2)では、消去実行コマンドが受信される。時間区間(3)では、ビットラインＢＬｅ及びＢＬｏが放電して接地電圧になる。時間区間(4)では、検証読み出し(ｖｅｒｉｆｙ ｒｅａｄ) 動作が一番目のセルに対して実行される。時間区間(5)では、二番目のセルに対して検出読み出し動作が実行される。
【０１００】
時間区間(6)では、データが第１レジスタを通じてダンプされる。 この時のデータはメモリセルのデータとメインレジスタ１５０及び補助レジスタ１７０からのデータとを含む。時間区間(7)では、連結論理和(ｗｉｒｅｄ ＯＲ)演算が実行されてメインレジスタ１５０のノードＢのデータがダンプされる。
【０１０１】
本発明では、ページの大きさが増加しても、プログラム時間(または情報増加時間)がわずかに増加、またはまったく増加しないという利点がある。ページバッファ回路にデータをローディングする時間は、増加したページの大きさに比例して増加する。
【０１０２】
図１８、図１９、図２０及び図２１では、大容量のデータを本発明によって効率的に処理する例を示す。
【０１０３】
図１８は二つのメモリ装置Ａ及びＢを例としてあげて、メモリの容量を算定する方式を示す。
【０１０４】
図１８で立体型のボックスは、メモリ装置のすべての容量を示し、メモリブロックが積層されていると思えば良い。また、各メモリブロックはページが積層されて構成されることとして理解すれば良い。各ページ(または各メモリブロック)は１バイト（ｂｙｔｅ：１Ｂ）のデータ幅を有し、ここで１バイトは８ビット(例えば、Ｉ／００〜Ｉ／０７)に該当する。
【０１０５】
メモリ装置Ａの場合では、１ページは５２９Ｂ(５１２＋１６)のデータの長さになっている。各メモリブロックが３２個のページで構成されていると仮定すれば、２０４８個のメモリブロックは２５６Ｍｂｉｔのメモリ容量を形成する。
【０１０６】
メモリ装置Ｂの場合では(本発明の実施形態に適用可能な場合)、１ページは２１１２Ｂ(２０４８＋６４)のデータの長さになっている。 各メモリブロックが６４のページで構成されていると仮定すれば、１０２４個のメモリブロックは１Ｇｂｉｔのメモリ容量を形成する。
【０１０７】
図１９は図１８に示したメモリ装置を含んで多様な方式でメモリ装置を構成することができることを示す。
【０１０８】
図２０は３２個のページ(図１８のメモリ装置Ａの場合)になったメモリブロックを６４個のページ(図１８のメモリ装置Ｂの場合)メモリブロックの構造に変換させるために、ページを続いて奇数と偶数で区分して設計する方式を示す。
【０１０９】
本発明の構造によれば、従来の場合よりデータローディング時間をさらに短縮することができる。これに関して、定量的な例をあげて説明する。まず、下記のように仮定する。
Ｔ１＝１Ｂのローディング時間＝０．１μｓ
Ｆ２＝１ページ (５２８Ｂまたは２１１２Ｂ)
Ｔ３＝プログラム時間＝２００μｓ
Ｆ４＝１メモリブロック(ここでは３２個のページで構成される)
【０１１０】
そうすると、従来のメモリ装置でデータローディングとプログラムとが連続して繰り返されるのにかかる時間は次の通りである。
＜式１＞
総時間(従来の技術)=[(Ｔ１×Ｆ２)＋Ｔ３]×Ｆ４
【０１１１】
式１によれば、５２８Ｂのメモリ装置では、総時間８，０８９．６μｓが必要とされ、２１１２Ｂのメモリ装置では、総時間１３，１５８，４μｓが必要とされる。したがって、短時間内にページバッファ内に大容量の情報を貯蔵することが不可能である。すなわち、情報貯蔵性能が低下する問題がある。
【０１１２】
図２１を参照すれば、本発明によりデータが従来の技術に比べてさらに効率的にローディングされ、プログラムされることを理解することができる。本発明によれば、総時間は次の通りである。
＜式２＞
総時間(本発明)=(Ｔ１×Ｆ２)＋(Ｔ３×Ｆ４)
【０１１３】
式２によれば、１ページの大きさが２１１２Ｂであるメモリ装置では、総時間６６１１．２μｓが必要とされ、これは式１による従来の場合に比べて半分程度に該当する。これは大容量(例えば、２０４８Ｂ以上)のページバッファ回路を使うことができることを意味する。
【０１１４】
図２４乃至図２９は本発明の他の実施の形態を示す。
【０１１５】
図２４はＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイ１００を示す。
メモリセルアレイは複数のメモリセルからなる複数のストリングで構成される。
各ストリングは各ビットラインに連結される。ストリングは共通ソースラインＣＳＬに並列に連結される。共通ソースラインＣＳＬは接地電圧に連結される。
【０１１６】
ＮＡＮＤ型フラッシュメモリ装置において、一つのワードラインに連結されたすべてのメモリセルは同時にプログラムされる。すなわち、ワードラインＷＬ１が活性化されれば、すべてのメモリセルＭＣ０がビットラインの状態に従ってプログラムされる。ビットラインが“０”であれば、プログラムは実行され、ビットラインが“１”であれば、プログラムは実行されない。
【０１１７】
プログラム以後のプログラム検証過程では、メモリセルの状態がデータノード(図２６のラッチ２のＮ３)にラッチされる。
【０１１８】
ビットラインの状態が“０”である時に、すべてのメモリセルは一番目のプログラム段階でプログラムされない。
【０１１９】
通常、メモリセルは何度かのプログラム段階を経た後に、成功的にプログラムされる。半導体製造工程の変化などによりメモリセルの結合比(ｃｏｕｐｌｉｎｇ ｒａｔｉｏ)が互いに異なるので、該当するビットラインが“０”であっても、プログラムされなければならないすべてのメモリセルが一度のプログラムサイクルまたは段階で必要とするだけプログラムされない。一般的に、プログラムを始める前に、すべてのメモリセルに対する消去を行い、それによって、メモリセルのスレッショルド電圧はマイナスの値を有する。何回かのプログラム段階を実行した後には、すべてのメモリセルのスレッショルド電圧が検証電圧以上のプラスの値になる。複数のメモリセルを含む一つのページにおいて、一番目のページに対するプログラムが終われば、プログラム検証期間の間、スレッショルド電圧が検証電圧より低いか否かを判別する。検証電圧に関しては、図２５に示されている。メモリセルの一部は、成功的にプログラムされたが（“０”）、大部分のメモリセルのスレッショルド電圧は前述した理由により検証電圧より低いレベルに位置しているのが普通である。
【０１２０】
図２４を参照すれば、プログラム検証期間の間、共通ソースラインＣＳＬの電圧は抵抗Ｒ０、Ｒ１、Ｒ２、．．．Ｒｍと電流Ｉｃ０、Ｉｃ１、．．．Ｉｃｍによって増加する(Ｖ＝ＩＲ)。Ｒ０〜Ｒｍは共通ソースラインに常に存在する寄生抵抗を示し、Ｉｃ０0〜Ｉｃｍはビットラインから共通ソースラインに流れ込む電流成分を示す。このような電流は消去された状態または十分にプログラムされることができないメモリセルを通じて流れる。
【０１２１】
結果的に、共通ソースラインＣＳＬの電圧はストリングを通じて流れる電流により増加し、電圧レベルの流動はＣＳＬノイズの起因となる。
【０１２２】
このような現象はメモリ装置の状態により一番目のプログラム段階の以後に容易に現われる。しかし、プログラム段階が何回か経過した後には、メモリセルを通じて流れる電流量が微々たるものなので、共通ソースラインの電圧の上昇またはノイズなどは最小化される。
【０１２３】
図２５を参照すれば、ＣＳＬノイズのため、プログラム検証の間に、メモリセルのスレッショルド電圧が実際に検証電圧より低いにもかかわらず、ラッチ２はノードＮ３をプログラムされた状態“１”としてセットする。その結果、十分にプログラムされることができないメモリセルが成功的にプログラムされたセルであると誤認識される。
【０１２４】
例えば、一番目のプログラムの後に、メモリセルＭＣ０のスレッショルド電圧が０．３Ｖであれば、ＣＳＬの電圧はノイズにより０．７Ｖになり、メモリセルＭＣ０のスレッショルド電圧はプログラム検証の過程で０．７Ｖになる。
【０１２５】
もし検証電圧が０．７Ｖであれば、該当するメモリセルはプログラムされたものとページバッファで認識される。したがって、ラッチ２のノードＮ３は“１”になる。
【０１２６】
すなわち、メモリセル(図２４ＭＣ０)が十分にプログラムされないにもかかわらず、ラッチ２のノードＮ３がハイ状態“１”になることがある。もしメモリセルが二番目の段階でプログラムされても、ラッチ２のノードＮ３は“１”の状態を維持しているので、メモリセルＭＣ０のスレッショルド電圧は０．３Ｖで変わらない。
【０１２７】
本発明は、このような問題を解決しようとするものである。
【０１２８】
本発明は、またプログラムされてはいけないメモリセルをプログラム禁止状態に置き、プログラムされなければならないメモリセルがプログラムされず、プログラム検証過程でプログラムされたと誤認識されても、再プログラムすることができるようにする。
【０１２９】
図２６は本発明による回路構造を示す。図２６では、本願の親出願である米国特許出願Ｎｏ．１０／０１３１９１の実施形態には開示されない貯蔵回路と再貯蔵回路とが含まれている。
【０１３０】
図２６と図２７とを参照して本発明による実施形態を説明する。
【０１３１】
図２６において、ページバッファは第１センスアンプ１、第２センスアンプ２、パス／フェイルチェック回路、貯蔵回路及び再貯蔵回路を含む。センスアンプ１または２は前記親出願でのレジスタに該当する。
【０１３２】
図２７の段階Ｆ１で、プログラムされるデータとプログラム禁止されるデータとがデータレジスタであるラッチ１のノードＮ４にローディングされる。プログラムされるデータは“０”(ＧＮＤ)であり、プログラム禁止されるデータは“１”(ＶＤＤ)である。
【０１３３】
段階Ｆ２において、データ“０”及び“１”はノードＮ＿ＤＡＴＡにダンプされる。段階Ｆ２の前に、ノードＮ＿ＤＡＴＡは信号ＰＲＥによりＶＤＤレベルにプリチャージされる。
【０１３４】
段階Ｆ３において、ノードＮ４のデータはトランジスタＴＲ１２を通じて他のデータレジスタであるラッチ２のノードＮ３にダンプされる。ノードＮ３でのデータの位相はノードＮ４のデータ位相と同一であり、貯蔵回路のノードＮ＿ＤＡＴＡでのデータ位相とは反対である。
【０１３５】
段階Ｆ４において、ラッチ２のノードＮ３の状態によりメモリセルがプログラムされる。ノードＮ３の状態が“０”であれば、メモリセルがプログラムされ、ノードＮ３の状態が“１”であれば、メモリセルはプログラムされない。プログラム状態とは、メモリセルのスレッショルド電圧が検証電圧より高いレベルになることを意味し、検証電圧はプログラムされたメモリセルのスレッショルド電圧と消去されたメモリセルのスレッショルド電圧との間に位置する。
【０１３６】
段階Ｆ５において、ノードＮ３のデータが貯蔵回路の状態に従って再貯蔵される。ノードＮ＿ＤＡＴＡの状態が“１”であれば、ノードＮ３が“０”でリセットされ、ノードＮ＿ＤＡＴＡの状態が“０”であれば、ノードＮ３は現在のデータを維持する。
【０１３７】
段階Ｆ６では、プログラム検証読み出しが実行される。一番目のプログラム検証読み出し段階では、十分にプログラムされることができないメモリセルがラッチ２でプログラムされた状態で表示される。しかし、そのメモリセルは何度かのプログラム段階の後に、ＣＳＬノイズによりプログラムされないとして表示される。ノードＮ３が貯蔵回路の状態に従って、“０”でリセットされているので、不十分にプログラムされたメモリセルは次のプログラム段階でプログラムされる。
【０１３８】
段階Ｆ７において、ラッチ２のノードＮ３の状態はパス／フェイルチェック回路によりパス／フェイルチェックされる。ノードＮ３の状態が“１”に変われば、プログラム動作は終わる。そうではなければ、段階Ｆ４に再び復帰する。
【０１３９】
図２８は本発明によるプログラム及び検証方法を示すタイミング図である。段階Ｆ１からＦ７にかけて実行される。関連する制御信号はＸデコーダ信号ＳＳＬ、Ｗ／Ｌ(選択)、Ｗ／Ｌ(非選択)、ＧＳＬ及び共通ソースライン信号ＣＳＬである。またページバッファに関連する信号は電源電圧ＶＩＲＰＷＲ、偶数番目のビットライン電圧ＶＢＬｅ、奇数番目のビットライン電圧ＶＢＬｏ、偶数番号目のビットラインシフト電圧ＢＳＬＨＦｅ、奇数番目のビットラインシフト電圧ＢＬＳＨＦｏ、ゲート制御信号ＰＢＬＣＨＭ、ＰＢＬＣＨＣ、ＰＬＯＡＤ、ＰＢｓｅｔ、ＰＤＵＭＰ１選択されたビットライン信号ＢＬＳＬＴ、入力データＤＩ、反転された入力データｎＤＩ、プリチャージ信号ＰＲＥ、ＲＥＳＥＴ及びＰＤＵＭＰ２である。このような信号に対しては親出願に開示された事項からほとんど通常に理解することができるであろう。
【０１４０】
図２８に示したように、ＰＤＵＭＰ２(区間Ｆ２)がＰＤＵＭＰ１(区間Ｆ３)より先行することによって、前述のように、段階Ｆ４で復帰して再プログラムが必要である場合に、ラッチ２のノードＮ３の以前の状態がノードＮ３に一時的に再貯蔵される。
【０１４１】
表１は本発明によるメモリ装置でのプログラムと検証のために使われる電圧を示す。
【表１】
Figure 2004192780
【０１４２】
プログラム過程でワードラインの電圧は、プログラムと検証とが繰り返されて次のように段階的に増加する。
１５．５Ｖ―＞検証―＞１６Ｖ−＞検証―＞１６．５Ｖ−＞．．．
【０１４３】
本発明の実施の形態によれば、プログラム過程でワードライン電圧は最大１２段階にわたって増加し、段階ごとに０．５Ｖずつ増加する。ワードライン電圧が増加する最大段階数と増加量とは選択的に変更が可能である。通常、プログラムは５または６段階で完了するので、最大段階数までは実行されない。
【０１４４】
最後に、図２９は本発明によるプログラムを実行した後に、設定されるメモリセルのスレッショルド電圧分布を示すグラフである。図２５の場合と比較すれば、図２９では、メモリセルのスレッショルド電圧を検証電圧より高い領域に設定することによって、成功的にプログラムされたビット数が效果的に増加したことが分かる。すなわち、検証電圧と“０”でプログラムされたビットとの間のオーバーラップが存在しない。
【０１４５】
上述の実施の形態で示した本発明の手段または方法に依拠し、本発明の技術分野で通常の知識を持つ者は本発明の範囲内で本発明の変形及び応用が可能である。
【０１４６】
【発明の效果】
上述の本発明の実施形態によれば、大容量のデータをプログラムする時に、ローディング時間を減らすことによって、効率的なプログラム機能が提供される。
【０１４７】
本発明はまたプログラムされてはいけないメモリセルをプログラム禁止状態に置き、プログラムされなければならないメモリセルがプログラムされず、プログラム検証過程でプログラムされたと誤認識されても、再プログラムすることができるようにする。
【図面の簡単な説明】
【図１】従来のページバッファを有するメモリ装置に関する図である。
【図２】従来の技術でデータを反転させるためのフラッグビットを使用するコピーバック動作を示す図である。
【図３】本発明の実施の形態による半導体メモリ装置のブロック図である。
【図４】図３のメモリ装置のメモリセルアレイの構成を示す図である。
【図５】図３のメモリ装置でＹゲート回路とページレジスタとの構成を示す回路図である。
【図６】本発明の実施の形態によるプログラム過程を示すフローチャートである。
【図７】図６のプログラム過程を実行するのに使用される信号のタイミング図である。
【図８】図７の信号が印加される間、図５の回路でのデータの流れを示す図である。
【図９】図３のメモリ装置で読み出し動作を実行するのに使用される信号のタイミング図である。
【図１０】図９の信号が印加される間、図５の回路でのデータの流れを示す図である。
【図１１】本発明の実施形態によるコピーバック動作を示すフローチャートである。
【図１２】図３のメモリ装置で本発明の実施の形態によるコピーバック動作を実行するのに使用される信号のタイミング図である。
【図１３】図１２の第1部分に該当する信号によりページバッファからメモリセルにデータが伝送される状態を示す図である。
【図１４】図１２の第２部分に該当する信号によりページバッファからメモリセルにデータが伝送される状態を示す図である。
【図１５】本発明の実施形態による消去動作を示すフローチャートである。
【図１６】図３のメモリ装置で消去動作を実行するのに使用される信号のタイミング図である。
【図１７】図１６の信号が印加される間、図５の回路でのデータの流れを示す図である。
【図１８】メモリ装置の貯蔵容量によるメモリ構成を比較して示す図である。
【図１９】メモリ装置の設計仕様によるメモリ構成を示すブロック図である。
【図２０】一つのメモリブロックに該当する構成状態を示すブロック図である。
【図２１】より大きい容量を収容するために、本発明によってデータがローディングされる過程を示す図である。
【図２２】本願の親出願に開示されたデュアルレジスタメモリ装置の構成を示す回路図である。
【図２３】本願の親出願に詳細に説明されたデュアルレジスタメモリ装置のプログラム過程を示すフロチャートである。
【図２４】本発明で問題とする通常のメモリ装置の様態を示す回路図である。
【図２５】本発明で問題とするメモリセルスレッショルド電圧の分布を示すグラフである。
【図２６】本発明の実施の形態により改良したデュアルレジスタメモリ装置の構成を示す回路図である。
【図２７】本発明によるデュアルレジスタメモリ装置のプログラム過程を示すフローチャートである。
【図２８】本発明によるプログラムに使用される信号のタイミング図である。
【図２９】本発明により改善したメモリセルスレッショルド電圧の分布を示すグラフである。

Claims (19)

  1. 不揮発性メモリ装置において、
    データを貯蔵するメモリセルのアレイと、
    前記メモリセルのグループに貯蔵されるデータをゲイティングするＹゲート回路と、
    センスノードを通じて前記メモリセルアレイと前記Ｙゲート回路との間に連結され、第１センスアンプと第２センスアンプとを含むページバッファと、
    貯蔵信号に応答して前記第１センスアンプのデータを貯蔵する貯蔵回路とを具備し、
    前記第１センスアンプが第１データレジスタを含み、前記第２センスアンプが第２データレジスタを含み、前記第２データレジスタが前記第１データレジスタとともに前記センスノードに動作可能な状態に連結されることを特徴とする不揮発性メモリ装置。
  2. 前記第２センスアンプに動作可能な状態に連結され、前記メモリセルが成功的にプログラムされたか否かを表示する信号を発生するパス/フェイルチェック回路をさらに具備することを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記第２センスアンプと前記貯蔵回路との間に連結され、再貯蔵信号に応答して前記貯蔵回路の内容によって前記第２データレジスタの内容をリセットする再貯蔵回路をさらに具備することを特徴とする請求項１に記載の不揮発性メモリ装置。
  4. 前記貯蔵回路が、
    前記貯蔵信号により駆動されるゲートと、前記第１データレジスタに連結されるソースまたはドレインを有する第１トランジスタと、
    前記貯蔵回路の出力されるデータノードで前記第１トランジスタのソースまたはドレインに各々連結され、基準電圧に連結されたドレインまたはソースと、プリチャージ信号により駆動されるゲートを有する第２トランジスタとを具備することを特徴とする請求項１に記載の不揮発性メモリ装置。
  5. 前記パス／フェイルチェック回路が、ゲートが前記第２データレジスタに連結され、ソースまたはドレインが基準電圧と反転されたチェック信号に連結されたトランジスタを具備することを特徴とする請求項２に記載の不揮発性メモリ装置。
  6. 前記再貯蔵回路が、
    前記第２データレジスタの出力に連結されたドレインまたはソースと、前記再貯蔵信号により駆動されるゲートを有する第１トランジスタと、
    前記第１トランジスタのドレインまたはソースと基準電圧に連結されたドレインまたはソースを有する第２トランジスタをと具備することを特徴とする請求項３に記載の不揮発性メモリ装置。
  7. 前記第１データレジスタが第１ダンプ信号により駆動されるトランジスタを通じて前記第２データレジスタに連結され、
    前記第２データレジスタが前記ページバッファ内でメモリセルをプログラムするのに使用され、
    前記貯蔵回路のデータをプログラムした後に、前記第２データレジスタが再貯蔵されることを特徴とする請求項１に記載の不揮発性メモリ装置。
  8. 選択されたメモリセルがプログラムされた後に、プログラム検証が行われ、前記メモリセルのうちの一つまたはその以上が成功的にプログラムされない場合に、すべてのメモリセルがプログラムされたこととして検証されるまで、より高いプログラム電圧で繰り返してプログラムを実行するメモリ装置でのプログラム装置において、
    キャッシュデータレジスタと、
    プログラムのために前記キャッシュデータレジスタからデータを貯蔵するメインデータレジスタと、
    検証のために前記キャッシュデータレジスタからデータをもたらす貯蔵回路と、
    前記メインデータレジスタのデータが成功的にプログラムされたか否かを判別するパス／フェイルチェック回路とを具備することを特徴とするプログラム装置。
  9. 前記貯蔵回路の内容に従って前記メインデータレジスタをリセットする再貯蔵回路をさらに具備することを特徴とする請求項８に記載のプログラム装置。
  10. 前記貯蔵回路が、
    前記貯蔵信号により駆動されるゲートと、前記キャッシュデータレジスタの出力に連結されたソースまたはドレインを有する第１トランジスタと、
    前記パス／フェイルチェック回路が応答する前記貯蔵回路の出力されるデータノードで前記第１ランジスタのソースまたはドレインに各々連結され、基準電圧に連結されたドレインまたはソースと、プリチャージ信号により駆動されるゲートを有する第２トランジスタとを具備することを特徴とする請求項８に記載のプログラム装置。
  11. 前記パス／フェイルチェック回路が、前記メインデータレジスタの出力に連結されたゲートと基準電圧と反転されたチェック信号に連結されたソースまたはドレインを有するトランジスタとを具備することを特徴とする請求項８に記載のプログラム装置。
  12. 前記再貯蔵回路が、
    前記メインデータレジスタの出力に連結されたドレインまたはソースと、前記再貯蔵信号により駆動されるゲートを有する第１トランジスタと、
    前記第１トランジスタのドレインまたはソースと基準電圧に連結されたドレインまたはソースを有する第２トランジスタとを具備することを特徴とする請求項９に記載のプログラム装置。
  13. 前記キャッシュデータレジスタの出力が第１ダンプ信号により駆動されるトランジスタを通じて前記メインデータレジスタに連結され、
    前記メインデータレジスタの出力が前記ページバッファ内でメモリセルをプログラムするのに使用され、
    前記貯蔵回路のデータをプログラムした後に、前記メインデータレジスタが再貯蔵されることを特徴とする請求項１に記載のプログラム装置。
  14. 不揮発性メモリ装置において、
    データを貯蔵するメモリセルのアレイと、
    前記メモリセルのグループに貯蔵されるデータをゲイティングするＹゲート回路と、
    センスノードを通じて前記メモリセルアレイと前記Ｙゲート回路との間に連結され、第１データレジスタを有する第１センスアンプと、前記第１データレジスタとともに前記センスノードに動作可能な状態に連結された第２データレジスタを含む第２センスアンプを含むページバッファと、
    前記第１データレジスタの反転データを収容する貯蔵回路と、
    前記第２データレジスタと前記貯蔵回路との間に連結され、再貯蔵信号に応答して前記貯蔵回路の内容に従って前記第２データレジスタの内容をリセットする再貯蔵回路と、
    前記第２センスアンプに連結され、メモリセルが成功的にプログラムされたか否かを示す信号を発生するパス／フェイルチェック回路とを具備することを特徴とする不揮発性メモリ装置。
  15. 前記パス／フェイルチェック回路が、前記第２データレジスタの出力に連結されたゲートと基準電圧と反転されたチェック信号に連結されたソースまたはドレインを有するトランジスタとを具備することを特徴とする請求項１４に記載の不揮発性メモリ装置。
  16. 不揮発性メモリ装置のプログラム方法において、
    第１データレジスタにデータを貯蔵する段階と、
    前記データの反転されたデータを貯蔵回路に伝送する段階と、
    前記第１データレジスタから第２データレジスタにデータをダンプする段階と、
    前記第２データレジスタに貯蔵された前記データに従ってメモリセルをプログラムする段階と、
    前記メモリセルを検証して前記メモリセルの状態を前記第２データレジスタに貯蔵する段階と、
    パス／フェイルチェック回路により前記第２データレジスタを検査して前記メモリセルがプログラムされたか否かを確認する段階とを具備することを特徴とするプログラム方法。
  17. 前記プログラム段階の後に、前記貯蔵回路の前記反転されたデータに従って前記第２データレジスタの内容をリセットする段階をさらに具備することを特徴とする請求項１６に記載のプログラム方法。
  18. 前記リセット段階の後に、前記第２データレジスタの内容に従って前記メモリセルを再プログラムする段階をさらに具備することを特徴とする請求項１７に記載のプログラム方法。
  19. 前記再プログラム段階の電圧レベルが前記プログラム段階の電圧レベルよりさらに高いことを特徴とする請求項１８に記載のプログラム方法。
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