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TWI304999B - Semiconductor device with multi-gate dielectric layer and method for fabricating the same - Google Patents

Semiconductor device with multi-gate dielectric layer and method for fabricating the same Download PDF

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TWI304999B
TWI304999B TW094118197A TW94118197A TWI304999B TW I304999 B TWI304999 B TW I304999B TW 094118197 A TW094118197 A TW 094118197A TW 94118197 A TW94118197 A TW 94118197A TW I304999 B TWI304999 B TW I304999B
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layer
electrode
germanium
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peripheral region
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Application number
TW094118197A
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TW200623209A (en
Inventor
Heung-Jae Cho
Kwan-Yong Lim
Seung-Ryong Lee
Original Assignee
Hynix Semiconductor Inc
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Publication date
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Description

l3〇4999 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造半導體裝置之方法，且更特定言 之’係關於一種在半導體裝置中形成多閘極介電層之方法。 【先前技術】 最近’對晶片上系統（SOC)進行了積極研究，該晶片上系 、先將具有不同功此之各種裝置整合於一晶片中。即，需要 I 用於施加高電壓之裝置的厚閘極介電層以改良可靠性，且 布要用於對操作速度敏感之裝置的薄閘極介電層。同樣， 已研究雙多晶矽閘極結構，以改良該裝置之操作速度，並 獲得一 N通道金氧半導體場效電晶體（NM〇SFET)及一 p通 道金氧半導體場效電晶體（PMOSFET)，以具有對稱臨限電 壓。 圖1A為展示具有雙閘極介電層之習知半導體裝置之結構 的圖。 _ 如圖所不，矽基板丨！分成一單元區域，其中將形成NM〇s 電曰B體’及一周邊區域，其中將形成NMOS電晶體及PMOS 電晶體。在安置於該單元區域中之矽基板11上形成第一閘 極介電層12,且在安置於該周邊區域之一區域中之矽基板 11上形成第二閘極介電層13A，其中將形成nm〇s電晶體。 同樣在女置於該周邊區域之一區域中之石夕基板11上形成 第二閘極介電層i 3B，其中將形成pM〇s電晶體。 在該單元區域中之該第一閘極介電層12上形成第一閘極 結構21，其包括一n+型矽電極14A、一低介電金屬電極 102124.doc 1304999 位準更高，電晶體特性變得更佳。 【發明内容】 因此’本發明之目標為提供一種具有厚度不同之多閘極 介電層之半導體裝置’纟中該多閘極介電層可藉由簡單方 法在-晶>!上形成’同時滿足所要達到之目的，並抑製了 載流子遷移率之降低’且本發明之目標亦為提供—種用於 製造其之方法。
根據本發明之-態樣，提供了—種半導體記憶體裝置，
〆、匕括 石夕基板’其分成一單元區域，其中形成NMOS 電晶體’及-周邊區域’其中形成麵⑽及卩刪電晶體； -在安置於該單元區域之該矽基板上形成的目標二氧化矽 層：-在安置於該周邊區域之該石夕基板上形成的氮氧化物 層；一在該目標矽層上形成之第一閘極結構，且其包括一 n+型矽電極、一低電阻矽電極及一閘極硬式光罩；一在安 置於該周邊區域之-NM0S區域之該氮氧化物層上形成的 第一閘極結構，且其包括該n+型矽電極、該低電阻矽電極 及該閘極硬式光罩；及—在安置於該周邊區域之 區域之該氮氧化物層上形成的第三閘極結構，且其包括一 P +型矽電極、該低電阻矽電極及該閘極硬式光罩。 根據本發明之另一態樣，提供了一種用於製造一半導體 裝置之方法，纟包括以下步驟：藉由執行第一氧化處理而 在矽基板上形成二氧化矽層，該矽基板被分成一單元區 域，其中形成NM〇s電晶體，及一周邊區域，其中形成 及PMOS電晶體；選擇性地移除在該周邊區域中之二氧化矽 102124.doc 1304999 層’同時地在該周邊區域中之矽基板曝露表面上形成矽-氮 鍵，並在該單元區域中剩餘之二氧切層表面上形成石夕_氧 氮建*且在具有石厂氮鍵之石夕基板表面上形成一氮氧化物 層並藉由執仃第二氧化處理而將具有該等石夕_氧_氣鍵之剩 餘二氧化矽層轉換成一目標二氧化矽層。 【實施方式】 將參看隨附圖式詳細描述根據本發明之較佳實施例的具 多閘極介電層之半導體裝置及其製造方法。 圖2為展示根據本發明之較佳實施例的具有多閘極介電 層之半導體裝置之截面圖。 如圖所示，石夕基板31被分成：一單元區域，其中將形成N 通道金氧半導體(NM〇s)電晶體；及一周邊區域，其中將形 成金氧半導體（pm〇s)電晶體。在其中將形成NM〇s 電晶體之單元區域中，在該矽基板31上形成目標二氧化矽 層36B。在其t將形成NM〇s及pM〇s電晶體之周邊區域 中’形成氮氧化物層36A。 在該單元區域中之目標二氧化矽層3仙上形成第一閘極 結構100，其包括一n+型矽層37B、一低電阻金屬電極及 一閘極硬式光罩41。同樣，在該周邊區域iNM〇Sg域中之 氮氧化物層36A上形成第二閘極結構200，其包括該以型矽 層37B、該低電阻金屬電極40及該閘極硬式光罩41。在該周 邊區域之PMOS區域中之氮氧化物層36A上形成第三閘極結 構300 ,其包括_p+型矽層37A、該低電阻金屬電極及該 閘極硬式光罩4 1。 102124.doc 1304999 ...... -..- · _..... • 在圊2所示之半導體裝置中，在該單元區域中之目標二氧 化石夕層36B比在該周邊區域中之氮氧化物層36入更厚。同 樣，藉由氧化其中形成石夕_氮鍵之石夕基板31的表面來形成該 H氧層另-方面’藉由氧化其中形成碎·氧，氮鍵 之二氧化矽層來形成該目標二氧化矽層36B。此外，該氮氧 化物層36A含有其所測原子百分比濃度範圍在約5%至約 3 0%之氮。 • 圖3A至3G為用於說明一種根據本發明較佳實施例之製 造具有多閉極介電層之半導體裝置之方法的截面圖。應注 意，相同參考數字用於圖2所述之相同組態元件。 參看圖3A，藉由執行第一氧化處理在具備場氧化物層η 之夕基板31上形成第一二氧化石夕層33。即，藉由氧化該石夕 基板31之-表面來獲取該第一二氧化石夕㈣。此處，該石夕 基板被分成一單元區域及一周邊區域。特定言之，需要 在該單元區域中形成一厚閉極介電層，而需要在該周邊區 •域中形成-相對較薄之間極介電層。在一動態隨機存取記 憶體（DRAM)裝置中，將在該單元區域中形成觀⑽電晶 體’而將在該周邊區域中形成NM〇s&pM〇s電晶體。同 樣如圖3 A所不，在該單元區域及在該周邊區域中之第一 二氧切層33之厚度㈣。此時，該第-二氧切層33之 厚度在約5 A至約1〇〇 A之範圍内。 參看圖3B’在該第一二氧化矽層”上形成一感光層，且 藉由執行曝光處理及顯影處理來將該感光層圖案化，以形 成用於遮蔽該單元區域之第一光罩圖案34。其後，藉由使 102124.doc 1304999 用該第-光罩圖案34作為-韻刻障壁來㈣在周邊區域中 形成之該第-二氧切層33，且作為此㈣之結果，曝光 在該周邊區域中之⑦基板31之表面。參考數字3从表示以上 選擇!线刻處理之後在該單元區域中的剩餘第—二氧化石夕 層。在該周邊區域中，在以上選擇性鞋刻處理之後，該第 一二氧化矽層33在該矽基板3丨上無剩餘。 友參看圖3C’移除該第—光罩圖案34,且接著，執行電聚 氮化處理以氮化在該單元區域中的剩餘第一二氧化矽層 33A之表面及在該周邊區域十的曝露之石夕基板31之表面。藉 由該電漿氮化處理，在該周邊區域中”基板3ι之表面: 形成矽-氮(Si-N)鍵35A，且同時在該剩餘第一二氧化矽層 33A之表面上形成矽氧_氮（81_〇,鍵3化。 、，此處’藉由使用直接切基板31上產生氮電漿之方法及 首先在不同地方產生氮電漿且接著藉由僅在其上施加氮基 而氮化該矽基板31之方法中的一種來執行該電漿氮化： 理°後一方法稱作遠端電漿氮化方法。 ^對於上述電漿氮化處理而言，用於產生該電聚之源氣體 係選自由Ar/N2、Xe/N2、Nr N0、AO及該等所列氣體之 混合氣體組成之群。此時，產生該電毁之功率在約1〇〇评至 約3,000 W之範圍内，且執行該電漿氮化處理約5秒至約6⑼ 秒。同樣，該矽基板31之溫度設定在約〇t：至約6〇〇它之範 圍内，且流動源氣體之量在約5 8〇(；111至2,〇〇〇 sam之範圍 内。 ’即’再氧化處理。此時 參看圖3D，執行第二氧化處理 102124.doc -10- 1304999 極大程度地增加。另—方面，該氮化之石夕基板31對於該氧 化作用而言具有較高程度之抵抗性，且結果 厚度增加較低。 /看圊3E在該氮氧化物層36A及該目標二氧化石夕層遍 t形成未摻_層37。然後，在該未摻雜㈣37上形成感 光層，並藉由執行曝光處理及顯影處理來將該感光層圖案 形成第二光罩圖案38。此處，該第二光罩圖案38遮 ^早4域及該周邊區域之丽漏域，而曝露（。㈣該 周透區域之PMOS區域。 接著#由使用該第二光罩圖案Μ作為離子植入障壁， =子植入在第三週期中之元素摻雜劑，即，Ρ型摻雜劑。 :帛二週期兀素之摻雜劑係選自由硼W、氟化硼(BF) 氣化硕（BF2)組成之群。藉由應用約2 至約％ 之範圍内的能量及在約lxl〇15原子/cm2至約ΐχΐ〇,6原子 之範圍内的摻雜劑劑量來執行該離子植入。 :定言之’將採用上述第三週期元素之摻雜劑的離子植 入^至安置於該周邊區域之p刪區域中的未摻雜石夕層 / 該離子植人處理，在該周邊區域之PMOS區域中的 摻雜矽層37被轉換成p+型矽電極37 光罩圓㈣遮蔽之未推一之一部分丄換由'第- 雜^圖&移除該第二光罩圖案％，且接著，在該未摻 理石曰37及該p+型石夕電極37A上形成感光層，且藉由曝光處 顯影處理將該感光層圖案化以形成第三光罩圖案39。 此處’該第三光草圖案39遮蔽該周邊區域之觸s區域，而 102l24.doc 1304999 .---- -........ 乂：； 曝露該單元區域及該周邊區域之NMOS區域。 隨後，該未摻雜矽層37經受採用第五週期元素之摻雜劑 (即，η型摻雜劑）的離子植入處理。此時，第五週期元素摻 雜劑為磷（ρ)與砷（As)中之一者。藉由應用在約3 kev至約 keV之範圍内的能量及在約1><1〇15原子/cm2至約ΐχΐ〇]6原子 /cm2之範圍内的劑量來執行該離子植入處理。作為此離子 植入處理之結果，安置於該單元區域與該周邊區域之nm〇s 區域中的未摻雜矽層3 7被轉換成n+型矽電極3 7B ^ 參看圖3G，移除該第三光罩圖案39,且接著，在該p+型 矽電極37A及該n+型矽電極37B上順次形成低電阻金屬電 極40及閘極硬式光罩41。此時，該低電阻金屬電極4〇係由 選自由鎢、氮化鎢及石夕化鶴組成之群的材料製成。該閘極 硬式光罩41由氮化物製成。然後，執行閘極圖案化處理， 以分別在該單元區域、該周邊區域之N〇MS區域及該周邊區 域之PMOS區域中形成第一至第三閘極結構1〇〇至3〇〇。分別 在該單元區域之NM0S區域中及在該周邊區域之NM〇Sg 域中形成的第一及第二閘極結構1〇〇與2〇〇具有包括以型矽 電極37B及低電阻金屬電極4〇之雙閘電極結構。另一方面， 在該周邊區域之PM0S區域中形成之第三閘極結構3〇〇具有 包括P+型矽電極37A及低電阻金屬電極4〇之雙閘電極結構。 圖4為展示當藉由電漿氮化技術氮化二氧化矽層且其後 氧化該層時，氮及氧分佈之變化的圖。此處，參考符號· 及〇表示氮化物分佈，而參考符號及口表示氧化物分佈。特 定言之，實心圓•與f心正方形之參考符號分別表示再氧 102124.doc -13· 1304999 化處理之前的氮化物分佈與氧化物分佈。同樣，空心圓。 與空心正方形□之參考符號分別表示再氧化處理之後的氮 化物分佈與氧化物分佈。 如圖所示’高層氮存在於藉由電㈣化技術氮化之二氧 化石夕層的表面。然而，氮之濃度因該再氧化處理而降低。 對於該氧分佈而言’藉由再氧化處理，該：氧化石夕層厚 度增加。 • 根據較佳實施例，在該單元區域中之NMOS電晶體使用目 標二氧化石夕層36Β作為閘極介電層，而在該周邊區域中之 NMOS電晶體及PMOS電晶體使用4氧化物層3从作為其厚 度較薄之閘極介電層。因此’可能在一晶片内形成具有不 同厚度之雙閘極介電層。 如上所述，藉由諸如電漿氮化處理及再氧化處理之簡單 處理，可在-晶片内選擇性地形成各具有不同厚度之目標 二氧化矽層36Β及氮氧化物層36Α。因此，要求對載流子遷 φ 移率咼度敏感及較佳可靠性的單元區域中之NMOS電晶體 使用目標二氧化矽層36Β作為閘極介電層，而要求對硼之滲 透高度敏感之周邊區域中的PM〇s電晶體使用氮氧化物層 3 6 A作為閉極介電層。 舉例而言’在將此雙閘極介電層構建至Dram裳置之狀 況下，由於在該單元區域中之N M 〇 s電晶體要求對該载流子 遷移率高度敏感及較佳可靠性，因此該較厚目標二氧化矽 層36B用作閘極介電層。同樣，在該周邊區域中之;?馗〇3電 晶體使用氮氧化物層36A作為閘極介電層，以防止在p +型矽 W2l24.doc -14- 1304999 $極37A上摻雜之第三週期元素摻雜劑滲透至閘極介電層 因此，基於本發明之較佳實施例，選擇性地形成之雙介 電層（即’目標二氧化㈣及氮氧化物層）提供了確保在該單 ，兀區域中之電晶體要求的預定等級之載流子遷移率及可靠 性，並解決了在該周邊區域㈣滲透之問題的效果。同樣， 具有不同厚度之雙閘極介電層提供了實現用於各種目的之 電晶體的另一效果。 本申請案含有關於2004年12月29日在韓國專利局 (“咖Patent 0ffice)申請之韓國專㈣請案第故 2004-0115352號之標的物，其全文以引用的方式併入本文 中。 儘管關於特定較佳實施例描述了本發明，但是熟習此項 技術者應明瞭，可在不偏離以下中請專利範圍所界定之本 發明之精神及範疇的情況下作出各種改變及修改。 【圖式簡單說明】 圖1Α為展示具有多閘極介電層之習知半導體裝置的截面 圖； 圖1Β為將―純二氧化㈣之標準化轉導特徵與—氮化物 層之標準化轉導比較的圖； 圖2為展示根據本發明之較佳實施例的具有多閘極介電 層之半導體裝置之截面圖； 圖3Α至3G為用於說明—種根據本發明較佳實施例之製 造具有多閘極介電層之半導體裝置之方法的截面圖； 102124.doc -15- 1304999 圖4為展示根據本發明在使用電漿氮化技術氮化二氧化 矽層且其後再氧化該層時，氮及氧分佈變化的圖。 【主要元件符號說明】 11 妙基板 12 第一閘極介電層 13A 第二閘極介電層 13B 第三閘極介電層 14A n+型矽電極
14B p+型矽電極 15 低介電金屬電極 16 閘極硬式光罩 21 第一閘極結構 22 第二閘極結構 31 矽基板 32 場氧化物層 33 第一二氧化矽層 33A 剩餘第一二氧化矽層 34 第一光罩圖案 35A 矽-氮鍵 35B 矽-氧-氮鍵 3 6A 氮氧化物層 36B 目標二氧化矽層 37 未摻雜矽層 37A p+型矽電極 102124.doc -16- 1304999 37B n+型矽電極 38 第二光罩圖案 39 第三光罩圖案 40 低電阻金屬電極 41 閘極硬式光罩 100 第一閘極結構 200 第二閘極結構 300 第三閘極結構 102124.doc •17-

Claims (1)

  1. .13 0物麵祖97號專利申請案 中文申請專利範圍替換本(97年9月） V 十、申請專利範圍： . 1. 一種半導體記憶體襞置，其包含二 石夕基板，其被分成一單元區域，其中形成NMOS電晶 體，及一周邊區域，其中形成NMOS及PMOS電晶體； 在安置於該單元區域中之該矽基板上經由包括依次 執行之一氧化、一電漿氮化及再氧化製程之複數個氧化 製程形成之目標二氧化矽層； 一在安置於該周邊區域中之該矽基板上形成之氮氧化 鲁 物層； -在該目標二氧化矽層上形成之第一閘極結構，其包 η孓石夕電極、一低電阻金屬電極及一閘極硬式光罩； 一在安置於該周邊區域之一 NM〇s區域中的該氮氧化 物層上形成的第二閘極結構，其包括該n+型石夕電極、該 低電阻金屬電極及該閘極硬式光罩；及
    3. 4. 一在安置於該周邊區域之一 PMOS區域中的該氮氧化 物層上形成之第三閘極結構’其包括-P+型石夕電極、該 低電阻矽電極及該閘極硬式光罩。 月长項1之半導體裝置，其中該目標二氧化石夕層具有比 該氮氧化物層之厚度更厚之厚度。 如β求項1之半導體裝置，其中該氮氧化物層係藉由氧化 在其上形成矽氮鍵之該矽基板之一表面上來形成，且該 目標二氧化矽層係藉由氧化在該矽基板上形成之一二氧 切層來形成，且在該二氧切層上形成♦•氧氮鍵。 如π求項1之半導體裝置，其中該氮氧化物層含有原子百 102124.970918.doc 1304999 分比濃度範圍在約5%至約30%之氮。 5. 如請求項1之半導體裝置，其中該n+型矽電極係藉由離子 植入磷與砷中之一者而形成。 6. 如請求項1之半導體裝置，其中該P+型矽電極係藉由離子 植入硼、氟化硼及二氟化硼中之一者而形成。 7· 一種用於製造一半導體裝置之方法，其包含以下步驟： 藉由執行一第一氧化處理來在一矽基板上形成一二氧 化矽層，該矽基板被分成一單元區域’其中形成nm〇s 電晶體，及一周邊區域，其中形成]^]^〇8及1>]^〇8電晶體； 選擇性地移除在該周邊區域中之該二氧化矽層； 同時在該周邊區財之該石夕基板之一曝露表面上形成 矽·氮鍵，並在該單元區域中剩餘的該二氧化矽層之一表 面上形成矽-氧-氮鍵； 藉由執行-第二氧化處理來在具有該等石夕_氮鍵之該石夕 基板之該表面上形成-氮氧化物層，並將具有該等矽-氧_ 氮鍵的該剩餘二氧化矽層轉換成一目標二氧化矽層。 8·如明求項7之方法，其中藉由採用一電浆氮化處理來執行 形成該等發·氮鍵及該等，氧.氮鍵之該步驟。 9.如叫求項8之方法，其中藉由採用一用於在該石夕基板及該 夕層頂^上直接形成氮電漿之方法及-遠端電漿 氮化方法中之一者來執行該電漿氮化處理。 1〇.如請求項9之方法，其中藉由採用-選自由墙2、雇2、 Ν2'Ν0、Ν2°及該等所列氣體之-混合氣體所組成之群 O:\102\102124-9709J8.doc -2- .1304999 的源氣體，連同一在約100 w至約3,000 W之範圍内的施 加之功率、一維持在約0°c至約600乞之範圍的該矽基板溫 度及一在約5 seem至約2,000 seem之範圍内的該流動源氣 體量’來執行該電漿氮化處理約5秒至約600秒。 11 ·如凊求項7之方法，其中該目標二氧化矽層比該氮氧化物 層更厚。 12.如請求項7之方法，該第二氧化處理之後，進一步包括以 下步驟： • 在該目標二氧化矽層及該氮氧化物層上形成一未摻雜 矽層； 將P型掺雜劑離子植入安置於該周邊區域之一 pM〇 s區 域中的該未摻雜矽層之一部分上，以形成一 p+型矽電極； 將η型摻雜劑離子植入安置於該單元區域及該周邊區 域之NMO S區域中的該未摻雜石夕層之另一部分上，以形成 一 η+型矽電極； 私 在該Ρ+型矽電極及該η+型矽電極上形成一低電阻金屬 電極； 在該低電阻金屬電極上形成一閘極硬式光罩丨及 圖案化該閘極硬式光罩、該低電阻金屬電極、該型 石夕電極及該Π+型石夕電極，以形成間極結構。 ".如請求項7之方法，其中藉由該第一氧化處理形成之該二 氧化石夕層具有在約5 Α至約1〇〇Α之範圍内的厚度。 O:\102\102124.970918.doc
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678473B1 (ko) * 2005-11-28 2007-02-02 삼성전자주식회사 다중 게이트 절연막을 갖는 반도체 소자의 제조방법
US7799649B2 (en) * 2006-04-13 2010-09-21 Texas Instruments Incorporated Method for forming multi gate devices using a silicon oxide masking layer
KR100761354B1 (ko) * 2006-10-02 2007-09-27 주식회사 하이닉스반도체 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법
JP4156008B2 (ja) * 2007-02-15 2008-09-24 シャープ株式会社 半導体装置およびその製造方法
KR100924195B1 (ko) * 2007-09-18 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8617954B2 (en) * 2007-10-09 2013-12-31 Texas Instruments Incorporated Formation of nitrogen containing dielectric layers having an improved nitrogen distribution
US7799628B2 (en) * 2008-10-06 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced metal gate method and device
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
CN102403197B (zh) * 2010-09-08 2013-11-20 中芯国际集成电路制造(上海)有限公司 一种激活掺杂原子的方法
US8440526B2 (en) * 2011-09-23 2013-05-14 Winbound Electronics Corp. Method of fabricating memory
KR101929384B1 (ko) 2012-05-24 2018-12-14 삼성전자주식회사 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법
US9425212B2 (en) 2012-06-29 2016-08-23 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate
CN104347501B (zh) * 2013-08-07 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR102365687B1 (ko) 2015-04-21 2022-02-21 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法
CN105738921A (zh) * 2016-01-29 2016-07-06 北京小米移动软件有限公司 获取位置信息的方法及装置
CN108630605B (zh) * 2017-03-22 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
EP4283718A4 (en) * 2021-03-22 2025-03-05 Lg Chem, Ltd. CATHODE ACTIVE MATERIAL AND CATHODE AND LITHIUM SECONDARY BATTERY
CN116364654A (zh) * 2021-12-28 2023-06-30 长鑫存储技术有限公司 一种半导体结构及其形成方法
US11862461B2 (en) 2021-12-28 2024-01-02 Changxin Memory Technologies, Inc. Method of forming oxide layer on a doped substrate using nitridation and oxidation process

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834351A (en) * 1995-08-25 1998-11-10 Macronix International, Co. Ltd. Nitridation process with peripheral region protection
KR100273281B1 (ko) * 1998-02-27 2000-12-15 김영환 반도체 소자의 절연막 형성 방법
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
JP2000216257A (ja) * 1999-01-20 2000-08-04 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
US6225167B1 (en) * 2000-03-13 2001-05-01 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxide thicknesses by one oxidation step using NH3 nitridation followed by re-oxidation
TW466606B (en) * 2000-04-20 2001-12-01 United Microelectronics Corp Manufacturing method for dual metal gate electrode
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
JP2002076134A (ja) * 2000-08-31 2002-03-15 Seiko Epson Corp 半導体装置の製造方法
JP2002170887A (ja) * 2000-11-30 2002-06-14 Nec Corp 回路製造方法
US6468838B2 (en) * 2001-03-01 2002-10-22 United Microelectronic Corp. Method for fabricating a MOS transistor of an embedded memory
TW580730B (en) * 2001-03-09 2004-03-21 Macronix Int Co Ltd Method of forming a silicon oxide layer with different thickness using pulsed nitrogen plasma implantation
JP2002368122A (ja) * 2001-06-12 2002-12-20 Nec Corp 半導体装置及びその製造方法
US6436771B1 (en) * 2001-07-12 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of forming a semiconductor device with multiple thickness gate dielectric layers
JP2003133550A (ja) * 2001-07-18 2003-05-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
KR100418928B1 (ko) * 2001-10-24 2004-02-14 주식회사 하이닉스반도체 엠디엘 반도체 소자의 제조 방법
KR100400323B1 (ko) * 2001-11-01 2003-10-01 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
KR20030050680A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법
DE10207122B4 (de) * 2002-02-20 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats
JP2003332466A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置
KR20030093713A (ko) * 2002-06-05 2003-12-11 주식회사 하이닉스반도체 듀얼 게이트산화막의 형성 방법
JP4128396B2 (ja) * 2002-06-07 2008-07-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US6759302B1 (en) * 2002-07-30 2004-07-06 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxides by plasma nitridation on oxide
US6716685B2 (en) * 2002-08-09 2004-04-06 Micron Technology, Inc. Methods for forming dual gate oxides
KR100440263B1 (ko) * 2002-10-29 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
KR100486278B1 (ko) * 2002-11-11 2005-04-29 삼성전자주식회사 신뢰성이 향상된 게이트 산화막 형성방법
KR100448240B1 (ko) * 2002-12-30 2004-09-13 주식회사 하이닉스반도체 다중 게이트산화막의 형성 방법
TW583724B (en) * 2003-03-13 2004-04-11 Promos Technologies Inc Method to form nitride layer with different thicknesses
JP4190940B2 (ja) * 2003-05-13 2008-12-03 エルピーダメモリ株式会社 半導体装置の製造方法
KR20040108488A (ko) * 2003-06-17 2004-12-24 삼성전자주식회사 디램 소자의 듀얼 게이트 형성방법
KR100505068B1 (ko) * 2003-07-05 2005-07-29 삼성전자주식회사 반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법
KR100524809B1 (ko) * 2003-12-19 2005-11-01 주식회사 하이닉스반도체 반도체 소자의 이중게이트 절연막 형성방법
US7138691B2 (en) * 2004-01-22 2006-11-21 International Business Machines Corporation Selective nitridation of gate oxides
KR100540478B1 (ko) * 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법

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