TWI301671B - Thin film transistors and displays including the same - Google Patents

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1301671 . 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體結構，特別是有關於一種 薄膜電晶體及包含此薄膜電晶體之顯示器。 【先前技#?】 在面板製造過程中，很容易有靜電放電（ESD)的情形 發生，此對元件與電路會造成極大損害，遂在面板設計 時，常於面板最外圍加設靜電放電防護元件及電路，以降 參 低製程中靜電放電的影響。一個「堅固耐用（robust)」的 靜電放電元件是必要的，然而，生產過程中仍不時見到被 靜電放電損害的靜電放電防護元件，一旦靜電放電防護元 件被損毀，即無法發揮該有效能保護内部畫素電路。 其次，一個好的靜電放電防護元件必須具備「穿透 (transparency)」的特性，意即在正常條件操作下，靜電放 電防護元件必須是關閉且不工作的，若關閉特性不良即會 有額外漏電流及功率的損耗，此種情形特別不允許在可攜 • 式的電子產品上出現，例如手機或PDA等。針對靜電放 電防護元件的「穿透（transparency)」特性，美國專利第 6,〇81，307 及 6，175,394 號提出浮置閘極式（floating gate)的 薄膜電晶體結構，其與二極體式（diode-type)的薄膜電晶體 結構相比，靜電放電防護元件的起始電壓較大，而漏電流 及所佔面積較小。目前，此兩種薄膜電晶體連接方式都廣 泛使用中。 【發明内容】

Clients Docket No. ：AU0511067 TT^ Docket No： 0632-A50689TW/final/david 5 •1301671 本發明提供一種薄膜電晶體，包括一閘極，形成於一 基板上；一絕緣層，形成於該基板上並覆蓋該閘極；一半 導體層，形成於該絕緣層上；以及一源極與一汲極，形成 於該半導體層上，該源極與該汲極之間具有一間隔，且該 源極與該汲極之至少之一者，係未延伸至該閘極正上方之 區域内。 本發明提供一種薄膜電晶體，包括一閘極，形成於一 基板上；一絕緣層，形成於該基板上並覆蓋該閘極；一半 導體層，形成於該絕緣層上；以及一源極與一汲極，形成 於該半導體層上，該源極與該汲極之間具有一間隔，且該 源極與該汲極之至少之一者，係延伸至該閘極正上方之區 域内。 本發明另提供一種顯示器，包括一定義有一顯示區之 基底；複數條閘極線(gate lines)，設置於該基底上；複數 條資料線(data lines)，設置於該基底上，該等閘極線與該 等資料線彼此相交，以定義出複數個晝素區，且每一畫素 區具有至少一開關元件（switch device);至少一短路桿 (shorting bar)，設置於該顯示區週邊；以及複數個源極與 汲極之至少之一者未延伸至該閘極正上方區域内之薄膜 電晶體，設置於該顯示區外，其中每一薄膜電晶體係分別 電性連接於該等閘極線之一與該短路桿及/或該等資料線 之一與該短路桿。 本發明再提供一種顯示器，包括一定義有一顯示區之 基底；複數條閘極線（gate lines)，設置於該基底上；複數 條資料線(data lines)，設置於該基底上，該等閘極線與該 等資料線彼此相交，以定義出複數個晝素區，且每一畫素

Client's Docket No·:AU0511〇67 ΤΤΛ s Docket No : 0632-A50689TW/final/david 6 M301671 • 區具有至少一開關元件（switch device);至少一短路桿 (shorting bar) ’设置於该顯不區週邊；以及複數個源極與 汲極之至少之一者延伸至該閘極正上方區域内之薄膜電 晶體，設置於該顯示區外，其中每一薄膜電晶體係分別電 性連接於該等閘極線之一與該短路桿及/或該等資料線之 一與該短路桿。 為讓本發明之上述目的、特徵及優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如

【實施方式】 本發明供一種薄膜電晶體’包括一閘極，形成於一 基板上；一絕緣層，形成於基板上並覆蓋閘極；一半導體 層，形成於絕緣層上；以及一源極與一汲極，形成於半導 體層上，源極與》及極之間具有一間隔，且源極與汲極至少 之一者’未延伸至閘極正上方的區域内。 上述半導體層可包括一通道層與一分別接觸源極與 汲極的歐姆接觸層。位於源極與汲極間的通道層可定義為 一通道區，其長度大約介於4〜12微米。源/汲極與閘極間 形成有一電阻値大於5Μω的壓搶電阻(ballast resistor)。而 上述未延伸至閘極正上方區域内的源極或汲極，其與閘極 的水平距離大約介於〇〜2微米。 閘極與源/汲極的材質可為相同或不同，包括透明材 夤或反射材質。適用的透明材質例如氧化銦錫（intjiurn tin oxide，ITO)、氧化銦鋅（indium zinc oxide, IZO)、氧化錫錫

Client，s Docket No.:AU0511067 TTfs Docket No: 0632-A50689TW/final/david 7 1301671 (cadmium tin oxide，CTO)、其他具有類似性質的材料或上 述之組合。適用的反射材質例如銀、金、銅、鋁、鈦、鈕、 鎢、鉬、鈮、氮化鈦、氮化钽、氧化鋁、氮化鋁或上述材 質組成的合金或組合。閘極與源/汲極可為單層或多層結 構。 " 絕緣層的材質包括氮化矽、氧化矽、氮氧化矽或其組 合物，且可為單層或多層結構。另通道層與歐姆接觸層的 材質可包括非晶矽、多晶矽、微晶矽、單晶矽或其組合物， 其中歐姆接觸層的摻雜型態可為n型或p型摻雜。更甚 者，為了能讓歐姆接觸層及通道層之電阻較低或讓電子流 通較為順暢，通道層可摻雜濃度較低於歐姆接觸層之摻雜 型態，且通道層所摻雜之摻雜型態可單層或多層，而可能 地更保留一層未摻雜層。 請參閱第1Α圖，說明本發明薄膜電晶體的剖面結 構。薄膜電晶體10包括一閘極14、一絕緣層16、一半導 體層24以及一源極26與一汲極28。閘極14形成於一基 板12上，絕緣層16形成於基板12上並覆蓋閘極14，半 導體層24形成於絕緣層16上，源極26與汲極28形成於 半導體層24上。半導體層24由一通道層20與一歐姆接 觸層22所構成，其中歐姆接觸層22與源極26、汲極28 接觸。源極26與汲極28之間形成有一間隔30，間隔30 中的通道層20定義為一通道區32。此薄膜電晶體的結構 特徵在於源極26與没極28至少之一者，未延伸至閘極 14正上方的區域34内，其源極26或汲極28與閘極14 的水平距離為零。換句話說，源極26或汲極28並未與閘 極14有重豐區域存在。

Clientf s Docket No.:AU0511067 TT s Docket No: 0632-A50689TW/final/david 8 1301671 請參閱第1B及1C圖，說明本發明另一薄膜電晶體 的剖面結構。薄膜電晶體50包括一閘極54、一絕緣層56、 一半導體層64以及一源極66與一没極68。閘極54形成 於一基板52上，絕緣層56形成於基板52上並覆蓋閘極 54，半導體層64形成於絕緣層56上，源極66與汲極68 形成於半導體層64上。半導體層64由一通道層60與一 歐姆接觸層62所構成，其中歐姆接觸層62與源極66、 汲極68接觸。源極66與汲極68之間形成有一間隔70， 間隔70中的通道層60定義為一通道區72。此薄膜電晶 體的結構特徵在於源極66與汲極68至少之一者（第1B圖） 或兩者（第1C圖），未延伸至閘極54正上方的區域74内， 其源極66或汲極68與閘極54有一水平距離W1。需要注 意的是，第1C圖所示的二個水平距離W1在實施例為相 等，然而，二個水平距離W1亦可不相等。 第1A圖與1B圖結構上的差異在於1A圖中，源極 26或汲極28與閘極14的水平距離為零，而1B圖的源極 66或汲極68與閘極54有一水平距離W1。兩者相同的是 結構中的源極或汲極至少之一者未延伸至閘極正上方的 區域内。 本發明提供一種薄膜電晶體，包括一閘極，形成於一 基板上；一絕緣層，形成於基板上並覆蓋閘極；一半導體 層，形成於絕緣層上；以及一源極與一汲極，形成於半導 體層上，源極與汲極之間具有一間隔，且源極與汲極至少 之一者，延伸至閘極正上方的區域内。 上述半導體層可包括一通道層與一分別接觸源極與 汲極的歐姆接觸層。位於源極與汲極間的通道層可定義為

Clients Docket No. :AU0511067 TTf s Docket No: 0632-A50689TW/final/david 9 •1301671

Client,s Docket No.:AU0511〇67 一通道區，其長度大約介於4〜12微米。源/汲極與閘極間 形成有一電阻値大於5Μω的壓艙電阻(ballast resistor)。而 上述延伸至閘極正上方區域内的源極或汲極，其與閘極的 重疊寬度不大於0·5微米。 閘極與源/汲極的材質可為相同或不同，包括透明材 質或反射材質。適用的透明材質例如氧化銦錫（indium tin oxide，ITO)、氧化銦辞（indium zinc 〇xide, IZ〇)、氧化鎘錫 (cadmium tin oxide，CTO)、氧化鋁鋅（aluminum zinc，AZ0) 或其他具有類似性質的材料。適用的反射材質例如銀、 金、銅、鋁、鈦、钕、鈕、鎢、鉬、鈮、氮化鈦、氮化钽、 氧化鋁、氮化鋁或上述材質組成的合金或組合物。閘極與 源/汲極可為單層或多層結構。 絕緣層的材質，包括氮化石夕、氧化石夕、氮氧化石夕或其 組合物，且可為單層或多層結構。另通道層與歐姆接觸層 的材質可包括非晶矽、多晶矽、微晶矽、單晶矽或其組合 物，其中歐姆接觸層的摻雜型態可為n型或p型摻雜。更 甚者，為了此讓歐姆接觸層及通道層之電阻較低或讓電子 流通j為順暢，通道層可摻雜濃度較低於歐姆接觸層之摻 雜型態，且通道層所摻雜之摻雜型態可單層或多層，而可 能地更保留一層未摻雜層。 請參閱第2圖，說明本發明薄膜電晶體的剖面結構。 薄膜電晶體100包括一閘極14〇、一絕緣層16〇、一蝕刻 終止層180、一半導體層24〇以及一源極26〇與一汲極 280。閘極140形成於一基板12〇上，絕緣層16〇形成於 基板120上並覆蓋閘極14〇’半導體層24〇形成於絕緣層 160上，源極260與汲極28〇形成於半導體層24〇上。半 TT^s Docket No: 0632-A50689TW/final/david 10 • 1301671 β 導體層240由一通道層200與一歐姆接觸層220所構成， 其中歐姆接觸層220與源極260、汲極280接觸。源極260 與〉及極280之間形成有一間隔300，間隔300中的通道層 2〇〇定義為一通道區320。此薄膜電晶體的結構特徵在於 源極260與汲極280至少之一者，延伸至閘極140正上方 的區域340内，其源極260或汲極280與閘極140有一重 疊寬度W2。 本發明設計的靜電放電（ESD)防護元件具有一大的壓 艙電阻(ballast resistor)，可有效減輕靜電放電造成的直接 馨 損害，又不會增加額外的layout面積。壓艙電阻(baiiast resistor)是藉由控制源/汲極與閘極之間的重疊面積來改 變其數值。此外，由於寄生串聯電阻的設計，靜電放電防 濩元件的漏電流及功率損耗極低，提供了 一有效電壓降以 增強靜電放電防護元件的「堅固耐用性（robustness)」。 本發明除可應用在如第ΙΑ、1B及第2圖所示的 BCE(back channel etched)元件外，亦可應用於具有 I-stopper(ion-stopper)結構的元件。以下即以第3a、3b及 φ 第4圖說明本發明I-stopper薄膜電晶體。 請參閱第3A圖，說明本發明（i_st〇pper)薄膜電晶體的 剖面結構。薄膜電晶體101包括一閘極141、一絕緣層 161、一半導體層241以及一源極261與一没極281。閘 極141形成於一基板121上，絕緣層161形成於基板121 上並覆蓋閘極141，半導體層241形成於絕緣層上， 源極261與汲極281形成於半導體層241上。半導體層 241由一通道層201與一歐姆接觸層221所構成，其中通 道層201與餘刻終止層181接觸，歐姆接觸層221與源極

Clients Docket No. :AU0511067 TT，s Docket No: 0632-A50689TW/final/david Π \ 1301671 \ 261、汲極281接觸。 源極261與汲極281之間的通道層201上更包括形成 有一蝕刻終止層211，以避免電晶體關閉時，源極261與 汲極281之間的漏電流。蝕刻終止層211可由例如氮化 矽、氧化矽、氮氧化矽等絕緣材料所構成。源極261與汲 極281之間形成有一間隔301，間隔301中的通道層201 定義為一通道區321。源極261與汲極281至少之一者， 未延伸至閘極141正上方的區域341内，其源極261或汲 極281與閘極141的水平距離為零。換句話說，源極26 φ 或汲極28並未與閘極14有重疊區域存在。 請參閱第3B及3C圖，說明本發明另一蝕刻終止 (I-stopper)薄膜電晶體的剖面結構。薄膜電晶體501包括 一閘極541、一絕緣層561、一半導體層641以及一源極 661與一汲極681。閘極541形成於一基板521上，絕緣 層561形成於基板521上並覆蓋閘極541，半導體層641 形成於絕緣層561上，源極661與汲極681形成於半導體 層641上。半導體層641由一通道層601與一歐姆接觸層 621所構成，其中歐姆接觸層621與源極661、没極681 *接觸。 源極661與沒極681之間的通道層601上更包括形成 有一蝕刻終止層611，以避免電晶體關閉時，源極661與 没極681之間的漏電流。姓刻終止層611可由例如氮化 矽、氧化矽、氮氧化矽等絕緣材料所構成。源極661與汲 極681之間形成有一間隔701，間隔701中的通道層601 定義為一通道區721。源極661與汲極681至少之一者（第 3B圖）或兩者（第3C圖），未延伸至閘極541正上方的區域

Clientrs Docket No.:AU0511067 TT,s Docket No : 0632-A50689TW/final/david 12 1301671 741内，其源極661或汲極681與閘極541有一水平距離 W卜需要注意的是，第3C圖所示的二個水平距離W1在 實施例為相等，然而，二個水平距離W1亦可不相等。 第3A圖與3B圖結構上的差異在於3A圖中，源極261 或汲極281與閘極141的水平距離為零，而3B圖的源極 661或汲極681與閘極541有一水平距離W1。兩者相同 的是結構中的源極或汲極至少之一者未延伸至閘極正上 方的區域内。 請參閱第4圖，說明本發明蝕刻終止（I-stopper)薄膜 _ 電晶體的剖面結構。薄膜電晶體1001包括一閘極1401、 一絕緣層1601、一半導體層2401以及一源極2601與一 汲極2801。閘極1401形成於一基板1201上，絕緣層1601 形成於基板1201上並覆蓋閘極1401，半導體層2401形 成於絕緣層1601上，源極2601與汲極2801形成於半導 體層2401上。半導體層2401由一通道層2001與一歐姆 接觸層2201所構成，其中歐姆接觸層2201與源極26(Π、 汲極2801接觸。 | 源極2601與汲極2801之間的通道層2001上更包括 形成有一蝕刻終止層2101，以避免電晶體關閉時，源極 2601與汲極2801之間的漏電流。蝕刻終止層2101可由 例如氮化矽、氮氧化矽或氧化矽等絕緣材料所構成。源極 2601與汲極2801之間形成有一間隔3001，間隔3001中 的通道層2001定義為一通道區3201。源極2601與汲極 2801至少之一者，延伸至閘極1401正上方的區域3401 内，其源極2601或汲極2801與閘極1401有一重疊寬度 W2 〇

Client1 s Docket No.:AU0511067 TTf s Docket No: 0 632-A5068 9TW/final/david 13 1301671 • 本發明另提供一種顯示器，包括一定義有一顯示區的 基底；複數條閘極線(gate lines)，設置於基底上；複數條 負料線（data lines) ’設置於基底上，上述閘極線與資料線 彼此相交，以定義出複數個晝素區，且每一畫素區具有至 少一開關元件（switch device);至少一短路桿（shorting bar)，設置於顯示區週邊；以及複數個源極與汲極至少之 者未延伸至閘極正上方區域内的薄膜電晶體，設置於顯 示區外’其中每一薄膜電晶體分別電性連接於上述閘極線 之一與短路桿及/或上述資料線之一與短路桿。此顯示器 鲁更包括一共用線，設置於顯示區週邊，且電性連接於短路 桿。 本發明再提供一種顯示器，包括一定義有一顯示區的 基底；複數條閘極線(gate lines)，設置於基底上；複數條 資料線(data lines)，設置於基底上，上述閘極線與資料線 彼此相交，以定義出複數個晝素區，且每一晝素區具有至 少一開關元件（switch device);至少一短路桿（shorting bar) ’设置於顯不區週邊；以及複數個源極與汲極之至少 φ 之一者延伸至閘極正上方區域内的薄膜電晶體，設置於顯 示區外，其中每一薄膜電晶體分別電性連接於上述閘極、線 之一與短路桿及/或上述資料線之一與短路桿。此顯示器 更包括一共用線，設置於顯示區週邊，且電性連接於短路 桿。 本發明之顯示器可包括電激發光顯示器 (electroluminescence display)、發光二極體顯示器、 (light-emitting diode display)、場發射顯示器 (field-emission display)、奈米碳管顯示器（nano-carbon 14

Clientf s Docket No.:AU0511067 TTVs Docket No: 0632-A50689TW/final/david

• 1301671 • tube display)、液晶顯示器（liquid crystal display)或電漿顯 示器（plasma display)等0 本發明薄膜電晶體可連接成二極體式（diode-type)的 薄膜電晶體亦可連接成浮置閘極式（floating gate)的薄膜 電晶體。以下即以第5及第6圖分別作說明。請參閱第5 圖，說明本發明包含二極體式薄膜電晶體的顯示器電路設 計示意圖。複數條閘極線4與資料線5彼此垂直相交設置 於基底9上，以定義出複數個畫素區11並分別耦接至位 於顯示區週邊的驅動電路6及7。開關元件2，設置於畫 • 素區11内並耦接至構成該晝素區的閘極線及資料線。畫 素區11内更包括與開關元件2耦接的電容元件3。 複數個源極與汲極至少之一者未延伸或延伸至閘極 正上方區域内的薄膜電晶體1與短路桿13，設置於顯示 區週邊，其中每一薄膜電晶體1分別電性連接於上述複數 條閘極線4之一、另一薄膜電晶體1與短路桿13及/或上 述複數條資料線5之一、另一薄膜電晶體1與短路桿13。 上述二極體式薄膜電晶體的起始電壓大約介於20〜40 馨 伏特，其漏電流低於1E-6安培，功率消耗低於2E-5瓦。 請參閱第6圖，說明本發明包含浮置閘極式薄膜電晶 體的顯示器電路設計示意圖。複數條閘極線4與資料線5 彼此垂直相交設置於基底9上，以定義出複數個畫素區 11並分別耦接至位於顯示區週邊的驅動電路6及7。開關 元件2,設置於晝素區11内並耦接至構成該畫素區的閘 極線及資料線。晝素區11内更包括與開關元件2耦接的 電容元件3。 複數個源極與汲極至少之一者未延伸或延伸至閘極

Client's Docket No.:AU0511067 TTf s Docket No： 0632-A50 68 9TW/final/david 15 1301671 . 正上方區域内的薄膜電晶體1與短路桿13，設置於顯示 區週邊，其中每一薄膜電晶體1分別電性連接於上述複數 條閘極線4之一與短路桿13及/或上述複數條資料線5之 一與短路桿13。 上述浮置閘極式薄膜電晶體的起始電壓大約介於 60〜100伏特，其漏電流低於1E-7安培，功率消耗低於 6E-6 瓦。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此項技藝者，在不脫離本發明之精 參 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。

Client1 s Docket No .:AU0511067 TTr s Docket No: 0632-A50 68 9TW/final/david 16 1301671 【圖式簡單說明】 第1A〜1C及第2圖係為本發明BCE薄膜電晶體結構 之剖面示意圖。 第3A〜3C及第4圖係為本發明蝕刻終止(I_st〇pper)薄 膜電晶體結構之剖面示意圖。 第5圖係為本發明包含二極體式薄膜電晶體之顯示器 電路設計示意圖。 第6圖係為本發明包含浮置閘極式薄膜電晶體之顯示 _ 器電路設計示意圖。 【主要元件符號說明】 10、50、100、101、501、1〇〇1 〜薄膜電晶體； 12、52、120、121、521、1201 〜基板； 14、54、140、141、541、1401 〜閘極； 16、56、160、161、561、1601 〜絕緣層； 20、60、200、201、601、2001〜通道層； 22、62、220、221、621、2201〜歐姆接觸層； ⑩ 24、64、240、241、641、2401〜半導體層； 26、66、260、261、661、2601〜源極； 28、68、280、281、681、2801〜沒極； 30、70、300、3(Η、7(Π、3001 〜間隔； 32、72、320、321、721、3201〜通道區； 34、74、340、341、741、3401〜閘極正上方區域； 211、61卜2101〜餘刻終止層； W1〜源/；：及極與閘極之水平距離；

Clients Docket No. :AU0511067 TT^s Docket No: 0632-A50689TW/final/david 1301671 • W2〜源/汲極與閘極之重疊寬度； 1、15〜薄膜電晶體； 2〜開關元件； 3〜電容元件； 4〜閘極線； 5〜資料線， 6、7〜驅動電路； 8〜共用線； 9〜基底； • 11〜晝素區； 13〜短路桿。

Clientf s Docket No·:AU0511067 TTf s Docket No : 0632-A50689TW/final/david

Claims (1)

1. :1301671 十、申請專利範圍： 1. 一種薄膜電晶體，包括： 一閘極，形成於一基板上； 一絕緣層，形成於該基板上並覆蓋該閘極； 一半導體層，形成於該絕緣層上；以及 一源極與一汲極，形成於該半導體層上，該源極與該 汲極之間具有一間隔（gap)，且該源極與該汲極之至少之 一者，係未延伸至該閘極正上方之區域内。 2. 如申請專利範圍第1項所述之薄膜電晶體，其中該 馨 半導體層係包括一通道層與一歐姆接觸層，該歐姆接觸層 分別接觸該源極與該汲極。 3. 如申請專利範圍第2項所述之薄膜電晶體，其中該 源極與該没極間之該通道層定義為一通道區。 4. 如申請專利範圍第3項所述之薄膜電晶體，其中該 通道區之長度大約介於4〜12微米。 5. 如申請專利範圍第2項所述之薄膜電晶體，更包括 一蝕刻終止層，設置於該通道層與該歐姆接觸層之間。 6. 如申請專利範圍第1項所述之薄膜電晶體，其中該 源/沒極與該閘極間形成有一壓搶電阻(ballast resistor)。 7. 如申請專利範圍第6項所述之薄膜電晶體，其中該 壓艙電阻係大於5Μω。 8. 如申請專利範圍第1項所述之薄膜電晶體，其中未 延伸至該閘極正上方區域内之該源極或汲極，其與該閘極 之水平距離大約介於0〜2微米。 9. 如申請專利範圍第1項所述之薄膜電晶體，其中該 薄膜電晶體係包括二極體式薄膜電晶體（diode-type TFT) Clientf s Docket No .:AU0511067 TTf s Docket No: 0632-A50689TW/final/david 19 ：1301671 \ 或浮置閘極薄膜電晶體（floating gate TFT)。 10. 如申請專利範圍第9項所述之薄膜電晶體，其中 該二極體式薄膜電晶體之起始電壓大約介於20〜40伏特。 11. 如申請專利範圍第9項所述之薄膜電晶體，其中 該浮置閘極薄膜電晶體之起始電壓大約介於60〜100伏 特。 12. —種薄膜電晶體，包括： 一閘極，形成於一基板上； 一絕緣層，形成於該基板上並覆蓋於該閘極； • 一半導體層，形成於該絕緣層上；以及 一源極與一汲極，形成於該半導體層上，該源極與該 汲極之間具有一間隔（gap)，且該源極與該汲極之至少之 一者，係延伸至該閘極正上方之區域内。 13. 如申請專利範圍第12項所述之薄膜電晶體，其中 該半導體層係包括一通道層與一歐姆接觸層’該歐姆接觸 層分別接觸該源極與該汲極。 14. 如申請專利範圍第13項所述之薄膜電晶體，其中 0 該源極與該汲極間之該通道層定義為一通道區。 15. 如申請專利範圍第14項所述之薄膜電晶體，其中 該通道區之長度大約介於4〜12微米。 16. 如申請專利範圍第13項所述之薄膜電晶體，更包 括一蝕刻終止層，設置於該通道層與該歐姆接觸層之間。 17. 如申請專利範圍第12項所述之薄膜電晶體，其中 該源/汲極與該閘極間形成有一壓艙電阻（ballast resistor) 〇 18. 如申請專利範圍第17項所述之薄膜電晶體，其中 Clientf s Docket No .:AU0511067 TT,s Docket No : 0632-A5068 9TW/final/david 20 :1301671 - 該壓艙電阻係大於5Μω。 19·如申請專利範圍第丨2項所述之薄膜電晶體，其中 延伸至該閘極正上方區域内之該源極或汲極，其與該閘極 之重疊寬度係不大於0.5微米。 20·如申請專利範圍12項所述之薄膜電晶體，其中該 薄膜電晶體係為二極體式薄膜電晶體（diode-type TFT)或 浮置閘極薄膜電晶體（floating gate TFT)。 21 ·如申請專利範圍第20項所述之薄膜電晶體，其中 該二極體式薄膜電晶體之起始電壓大約介於20〜40伏特。 • 22·如申請專利範圍第20項所述之薄膜電晶體，其中 該浮置閘極薄膜電晶體之起始電壓大約介於60〜100伏 特0 23·—種顯示器，包括： 一基底，定義有一顯示區； 複數條閘極線（gate lines)，設置於該基底上； 複數條資料線(data lines)，設置於該基底上，該等閘 極線與該等資料線彼此相交，以定義出複數個畫素區，且 每一晝素區具有至少一開關元件（switch device); 至少一短路桿（shorting bar)，設置於該顯示區週邊； 以及 複數個如申請專利範圍第1項所述之薄膜電晶體，設 置於該顯示區外，其中每一薄膜電晶體係分別電性連接於 該等閘極線之一與該短路桿及/或該等資料線之一與該短 路桿。 24·如申請專利範圍第23項所述之顯示器，更包括一 共用線，設置於該顯示區週邊，且電性連接於該短路桿。 Client’s Docket No.:AU0511067 TTfs Docket No: 0632-A50689TW/final/david 21 ：1301671 - 25.—種顯示器，包括： 一基底，定義有一顯示區； 複數條閘極線（gate lines)，設置於該基底上； 複數條資料線(data lines)，設置於該基底上，該等閘 極線與該等資料線彼此相交，以定義出複數個晝素區，且 每一晝素區具有至少一開關元件（switch device); 至少一短路桿（shorting bar)，設置於該顯示區週邊； 以及 複數個如申請專利範圍第12項所述之薄膜電晶體， • 設置於該顯示區外，其中每一薄膜電晶體係分別電性連接 於該等閘極線之一與該短路桿及/或該等資料線之一與該 短路桿。 26.如申請專利範圍第25項所述之顯示器，更包括一 共用線，設置於該顯示區週邊，且電性連接於該短路桿。

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