TWI396265B - 晶片封裝結構及其方法 - Google Patents
晶片封裝結構及其方法 Download PDFInfo
- Publication number
- TWI396265B TWI396265B TW098124543A TW98124543A TWI396265B TW I396265 B TWI396265 B TW I396265B TW 098124543 A TW098124543 A TW 098124543A TW 98124543 A TW98124543 A TW 98124543A TW I396265 B TWI396265 B TW I396265B
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- film
- contacts
- electrically connected
- disposed
- Prior art date
Links
Classifications
-
- H10W70/60—
Landscapes
- Packaging Frangible Articles (AREA)
- Wire Bonding (AREA)
Description
本發明係有關封裝技術,特別是一種晶片封裝結構及其方法。
由於使用者對於高速化、多功能化、高容量化與輕、薄、短、小的要求,使得半導體元件的構裝密度越來越高。一般而言,基本的晶片封裝結構至少包括:一基板;至少一晶片設置於其上並與基板電性連接;以及一封裝材料覆蓋晶片、電性連接結構與部分基板。於封裝領域,如何減少製程步驟、降低成本與提高封裝積集度是一個無止盡的目標與重要的課題。
為了解決上述問題,本發明目的之一係提供一種晶片封裝結構及其方法,藉由使用膠膜取代原有基板與封裝材料來封裝整個封裝體。
本發明目的之一係提供一種晶片封裝結構及其方法,藉由膠膜將晶片密封於兩片膠膜,其封裝方法簡單且能有效避免外來物影響晶片。
為了達到上述目的,本發明一實施例之一種晶片封裝結構,係包括:一第一膠膜,係具有複數個內接點於一上表面與複數個外接點於一下表面,其中內接點與外接點係電性連接;至少一晶片,係設置於第一膠膜之上表面並與內接點電性連接;一第二膠膜,係覆蓋於晶片上並與第一膠膜形成一封閉空間容置晶片;以及複數個導電焊球,係設置於外接點上。
本發明另一實施例之一種晶片封裝方法,係包括下列步驟:提供一第一膠膜,其中第一膠膜係具有複數個內接點於一上表面與複數個外接點於一下表面,且內接點與外接點係電性連接;設置至少一晶片於第一膠膜之上表面並使晶片與內接點電性連接;設置複數個導電焊球於外接點上;設置一第二膠膜於晶片上;以及利用一沖壓步驟移除多餘第一膠膜與第二膠膜並使第一膠膜與第二膠膜連接形成一封閉空間以容置晶片。
請參照圖1E,於本實施例中,晶片封裝結構包括:一第一膠膜10;至少一晶片20;一第二膠膜40;以及複數個導電焊球30。第一膠膜10具有複數個內接點12於一上表面與複數個外接點14於一下表面,其中內接點12與外接點14係電性連接。晶片20係設置於第一膠膜10之上表面並與內接點12電性連接。第二膠膜40係覆蓋於晶片20上並與第一膠膜10形成一封閉空間容置晶片20。導電焊球30係設置於外接點14上。
於一實施例中,內接點12與外接點14可利用第一膠膜內10之金屬線路(圖上未示)互相電性連接。於一實施例中,晶片20具有複數個銅凸塊(圖上未示)與內接點12電性連接。於一實施例中,晶片封裝結構可設置複數個晶片20。於一實施例中,晶片20可互相堆疊設置,如圖2所示。於一實施例中,晶片20亦可並排設置(圖上未示)。
請參照圖1A、圖1B、圖1C、圖1D與圖1E,於本實施例中晶片封裝方法包括下列步驟。如圖1A所示,提供一第一膠膜10,其中第一膠膜10係具有複數個內接點12於一上表面與複數個外接點14於一下表面,且內接點12與外接點14係電性連接。設置至少一晶片20於第一膠膜10之上表面並使晶片20與內接點12電性連接,如圖1B所示。晶片20可利用複數個銅凸塊(圖上未示)與內接點12電性連接。參照圖1C,設置複數個導電焊球30於外接點14上。設置一第二膠膜40於晶片20上並利用一沖壓步驟移除多餘第一膠膜10與第二膠膜40。使第一膠膜10與第二膠膜40連接形成一封閉空間以容置晶片20,如圖1D與圖1E所示。
於一實施例中,沖壓步驟時更可同時提供一加熱步驟幫助第一膠膜10與第二膠膜40連接。於不同實施例中,複數個晶片20互相堆疊設置(如圖2所示)或並排設置。於一實施例中,堆疊之晶片20可利用矽穿孔(through-silicon via,TSV)技術電性連接。
本發明藉由膠膜當作整個封裝技術的核心,並利用重壓(punch)的方式結合與分段。本發明膠膜之使用可利用既有的捲帶技術。覆蓋於晶片上之膠膜是否有黏牢非主要要求,僅需隔絕外來物即可。若需避免膠膜在熱脹冷縮環境下變化過大,可於膠膜內增加細微的小孔減少膨脹的現象產生以避免膠膜撐破。
綜合上述,本發明藉由使用膠膜取代原有基板與封裝材料來封裝整個封裝體;藉由膠膜將晶片密封於兩片膠膜內,其封裝方法簡單且能有效避免外來物影響晶片。
以上所述之實施例僅係為說明本發明之技術思想及特點,其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施,當不能以之限定本發明之專利範圍,即大凡依本發明所揭示之精神所作之均等變化或修飾,仍應涵蓋在本發明之專利範圍內。
10...第一膠膜
12...內接點
14...外接點
20...晶片
30...導電焊球
40...第二膠膜
圖1A、圖1B、圖1C、圖1D與圖1E所示為根據本發明一實施例之示意圖。
圖2所示為根據本發明一實施例之示意圖。
10...第一膠膜
12...內接點
14...外接點
20...晶片
30...導電焊球
40...第二膠膜
Claims (8)
- 一種晶片封裝結構,係包含:一第一膠膜,係具有複數個內接點於一上表面與複數個外接點於一下表面,其中該些內接點與該些外接點係電性連接;至少一晶片,係設置於該第一膠膜之該上表面並與該些內接點電性連接;一第二膠膜,係覆蓋於該晶片上並與該第一膠膜形成一封閉空間容置該晶片;以及複數個導電焊球,係設置於該些外接點上。
- 如請求項1所述之晶片封裝結構,其中該晶片具有複數個銅凸塊與該內接點電性連接。
- 如請求項1所述之晶片封裝結構,更包含複數個該晶片互相堆疊設置。
- 一種晶片封裝方法,係包含下列步驟:提供一第一膠膜,其中該第一膠膜係具有複數個內接點於一上表面與複數個外接點於一下表面,且該些內接點與該些外接點係電性連接;設置至少一晶片於該第一膠膜之該上表面並使該晶片與該些內接點電性連接;設置複數個導電焊球於該些外接點上;設置一第二膠膜於該晶片上;以及利用一沖壓步驟移除多餘該第一膠膜與該第二膠膜並使該第一膠膜與該第二膠膜連接形成一封閉空間以容置該晶片。
- 如請求項4所述之晶片封裝方法,於該沖壓步驟時更可同時提供一加熱步驟。
- 如請求項4所述之晶片封裝方法,其中可提供複數個該晶片互相堆疊設置。
- 如請求項6所述之晶片封裝方法,其中堆疊之該些晶片係利用矽穿孔(through-silicon via,TSV)技術電性連接。
- 如請求項4所述之晶片封裝方法,其中該晶片係利用一主動面複數個銅凸塊與該些內接點電性連接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW098124543A TWI396265B (zh) | 2009-07-21 | 2009-07-21 | 晶片封裝結構及其方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW098124543A TWI396265B (zh) | 2009-07-21 | 2009-07-21 | 晶片封裝結構及其方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201104801A TW201104801A (en) | 2011-02-01 |
| TWI396265B true TWI396265B (zh) | 2013-05-11 |
Family
ID=44813782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098124543A TWI396265B (zh) | 2009-07-21 | 2009-07-21 | 晶片封裝結構及其方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI396265B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW432564B (en) * | 1998-12-14 | 2001-05-01 | Vanguard Int Semiconduct Corp | Package structure of flexible substrate |
| TW200731484A (en) * | 2005-10-13 | 2007-08-16 | Intel Corp | Integrated micro-channels for 3D through silicon architectures |
| TW200744171A (en) * | 2006-05-24 | 2007-12-01 | Powertech Technology Inc | Semiconductor package and its fabricating process |
-
2009
- 2009-07-21 TW TW098124543A patent/TWI396265B/zh not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW432564B (en) * | 1998-12-14 | 2001-05-01 | Vanguard Int Semiconduct Corp | Package structure of flexible substrate |
| TW200731484A (en) * | 2005-10-13 | 2007-08-16 | Intel Corp | Integrated micro-channels for 3D through silicon architectures |
| TW200744171A (en) * | 2006-05-24 | 2007-12-01 | Powertech Technology Inc | Semiconductor package and its fabricating process |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201104801A (en) | 2011-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240347575A1 (en) | Electronic device package and fabricating method thereof | |
| TWI717255B (zh) | 封裝結構及其製造方法 | |
| US10431556B2 (en) | Semiconductor device including semiconductor chips mounted over both surfaces of substrate | |
| US8633579B2 (en) | Multi-chip package and method of manufacturing the same | |
| US8497587B2 (en) | Thermally enhanced expanded wafer level package ball grid array structure and method of making the same | |
| TWI506743B (zh) | 半導體裝置的熱能管理結構及其製造方法 | |
| TW201537719A (zh) | 堆疊型半導體封裝 | |
| US20120217627A1 (en) | Package structure and method of fabricating the same | |
| US7786571B2 (en) | Heat-conductive package structure | |
| US20140342501A1 (en) | Package stacks and methods of manufacturing the same | |
| TWI582919B (zh) | 無基板扇出型多晶片封裝構造及其製造方法 | |
| US20120168936A1 (en) | Multi-chip stack package structure and fabrication method thereof | |
| TWI467731B (zh) | 半導體封裝件及其製法 | |
| US20140077387A1 (en) | Semiconductor package and fabrication method thereof | |
| CN102569275B (zh) | 堆叠式半导体封装结构及其制造方法 | |
| CN102956547B (zh) | 半导体封装结构及其制作方法 | |
| TW200536074A (en) | Chip package structure and process for fabricating the same | |
| TWI396265B (zh) | 晶片封裝結構及其方法 | |
| US20120220081A1 (en) | Method of fabricating a semiconductor package structure | |
| US8410598B2 (en) | Semiconductor package and method of manufacturing the same | |
| TWI446515B (zh) | 無核心及嵌埋堆疊晶片之封裝結構及其製法 | |
| TWI381512B (zh) | 多晶片堆疊結構 | |
| JP2011243800A (ja) | 半導体装置の製造方法 | |
| TWI459481B (zh) | 半導體封裝結構及其製法 | |
| TWI588940B (zh) | 封裝疊層及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |