TWI396261B - 堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法 - Google Patents

Description

堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法

本發明係有關於一種堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法。

在半體體製造方法中，特別是在堆疊式動態存取記憶體(stack DRAM)中，一般而言是採用氮化矽(silicon nitride)作為間隙壁(spacer)，藉以滿足製造方法中陣列區(array)的電容插塞(capacitor contact)的形成之需求，以及多數個電容插塞間的電性隔離(isolation)之用。

請參閱第一圖，此為一堆疊式隨機動態存取記憶體製造方法中的半導體基底，其已經藉由擴散、微影、蝕刻等前置步驟形成一半導體基底1a，該半導體基底1a已具有多數個位元線之堆疊層11a，而形成具有氮化矽間隙壁12a之位元線的步驟如下：

1.　利用氮化矽沉積一層薄層於該半導體基底1a之上；

2.　使用非等向性蝕刻(anisotropic etching)，其離子轟擊垂直方向之氮化矽之沉積物，而堆疊層之側壁因未受大量之離子轟擊而保留下來以形成氮化矽間隙壁12a(spacer)；

3.　沉積一氧化層於該半導體基底1a上；

4.　對該氧化層進行化學機械研磨(CMP)；

5.　進行黃光微影、蝕刻，以形成接觸孔(contact hole)；

6.　填入多晶矽(polysilicon)以形成電容插塞(capacitor contact)；

7.　對該多晶矽(polysilicon)進行化學機械研磨(CMP)。

然而就上述形成具有氮化矽間隙壁之位元線的方式而言，由於氮化矽(silicon nitride)的介電常數(dielectric constant)偏高，使用氮化矽(silicon nitride)作為間隙壁(spacer)會產生較高之寄生電容(parasitic capacitance)，而對電路產生較大之干擾，對堆疊式動態存取記憶體之運算的效率及品質造成危害。

緣是，本發明人有感上述缺失之可改善，提出一種設計合理且有效改善上述缺失之本發明。

本發明之主要目的，在於提供一種堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，該製造方法的電容位元線在使用時產生較低之寄生電容值。

為了達成上述之目的，本發明係提供一種堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，包括以下步驟：提供一半導體基底，該半導體基底具有一氧化物、多數個字元線堆疊層、多數個位元線堆疊層及多數個多晶矽，該氧化物鋪設於該些字元線堆疊層以及未堆疊該些位元線堆疊層的該些多晶矽上方；對半導體基底上表面塗上一多層阻擋覆蓋層；以黃光微影、蝕刻去除部份該多層阻擋覆蓋層形成孔洞，並進一步去除孔洞部份位於該些多晶矽上方之氧化物，以形成該些多晶矽外露之接觸孔；沉積一氧化層；蝕刻該氧化層，形成多數個氧化層間隙壁；沉積一多晶矽層；黃光微影、蝕刻該多晶矽層，剩下呈柱狀的多晶矽層形成電容插塞；以及以另一氧化物來填滿該些字元線堆疊層及該些電容插塞之間的空間。

本發明具有以下有益的效果：本發明之方式可以很適合地與原始之堆疊式隨機動態存取記憶體位元線之製造方法結合，且使用時所產生之寄生電位較低。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。

請參閱第二圖至至第九圖，本發明係提供一種堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，該製造方法可以製作出較傳統位元線較低之寄生電容的位元線，該製造方法包括如下步驟：步驟(a)請參閱第二圖，提供一基底，其已經藉由擴散、微影、蝕刻等前置步驟形成一半導體基底1，該半導體基底1分為陣列區A(array)及周邊區P(periphery)，該半導體基底1具有多數個字元線堆疊層11、多數個位元線堆疊層12，該些字元線堆疊層11各具有一字元線111(word line)，該些位元線堆疊層12各具有一位元線121(bit line)。該些字元線堆疊層11在陣列區A(array)中以多數個多晶矽13間隔相鄰，該些位元線堆疊層12堆疊於部份的該些多晶矽13上方。一氧化物14鋪設於該些字元線堆疊層11以及未堆疊該些位元線堆疊層12的該些多晶矽13上方。

步驟(b)請參閱第三圖，對半導體基底1上表面塗上一多層阻擋覆蓋層2(multi layer resist coat,MLR coat)。該多層阻擋覆蓋層2高度高於該些字元線堆疊層11。由於該些字元線堆疊層11上方之元件(未圖式)未必平整，有可能影響到下一步驟-黃光微影之效果，塗上該多層阻擋覆蓋層2在於使該多層阻擋覆蓋層2的頂端平整，有利於增加黃光微影之準確度及其效果。

步驟(c)請參閱第四A圖及第四B圖，進行黃光微影(litho)(如以光罩遮住周邊區P且採用正光阻)、蝕刻(etch)，去除部份該多層阻擋覆蓋層2形成孔洞2’(如第四A圖)，並進一步去除孔洞2’部份位於該些多晶矽13上方之氧化物14，以形成該些多晶矽13外露之接觸孔141(contact hole)(如第四B圖)。將殘餘之該多層阻擋覆蓋層2去除。

步驟(d)請參閱第五圖，沉積一氧化層3。

步驟(e)請參閱第六圖，對該氧化層3進行蝕刻。此時的蝕刻方式採用的是非等向性蝕刻(可為乾蝕刻，dry etch)，水平方向的氧化層3被蝕刻掉，剩下之垂直方向的氧化層3形成氧化層間隙壁31(形成側壁)。

步驟(f)請參閱第七圖，沉積一多晶矽層4，該多晶矽層4的高度高於該位元線堆疊層12之高度，之後利用化學機械研磨(CMP)方式除去該多晶矽層4高於該位元線堆疊層12的部份，並對該多晶矽層4的上表面加以磨平。

步驟(g)請參閱第八圖，對該多晶矽層4進行黃光微影(litho)(如以光罩遮住陣列區A中待形成電容插塞(capacitor contact)的部份且採用正光阻)、蝕刻(etch)，剩下呈柱狀的多晶矽層4為電容插塞41。值得一提的是，由於本發明的氧化層3與多晶矽層4之間的蝕刻選擇比相對於習知的氮化矽層與氧化層高，故本發明步驟(g)中可直 接對多晶矽層4蝕刻以形成多數個電容插塞41。

步驟(h)請參閱第九圖，將半導體基底1上方之空間以旋塗式玻璃法(Spin on Glass,SOG)，或旋轉式塗佈沈積法(Spin on Deposition,SOD)或硼磷矽玻璃(BPSG)沉積的方式，以另一氧化物5來填滿該些字元線堆疊層11及該些電容插塞41之間的空間。

故，本發明係先利用氧化層3形成氧化層間隙壁31後，由於氧化層間隙壁3與多晶矽層4有良好之蝕刻選擇比，藉此可對該多晶矽層4直接蝕刻成多數個電容插塞41。

綜上所述，本發明具有下列諸項優點：

1、本發明利用氧化層間隙壁以及多晶矽之蝕刻的方式，去取代習知之氮化矽間隙壁配合氧化層並蝕刻後才填入多晶矽的方式，本發明之方式可以很適合地與原始之堆疊式隨機動態存取記憶體低寄生電容位元線之製造方法結合。

2、本發明採用氧化層間隙壁，因其介電常數較低，使用時該氧化層間隙壁所產生的寄生電容較習知之氮化矽低。

惟以上所述僅為本發明之較佳實施例，非意欲侷限本發明之專利保護範圍，故舉凡運用本發明說明書及圖式內容所為之等效變化，均同理皆包含於本發明之權利保護範圍內，合予陳明。

[習知]

1a．．．半導體基底

11a．．．堆疊層

12a．．．氮化矽間隙壁

[本發明]

1．．．半導體基底

A．．．陣列區

P．．．周邊區

11．．．字元線堆疊層

111．．．字元線

12．．．位元線堆疊層

121．．．位元線

13．．．多晶矽

14．．．氧化物

141．．．接觸孔

2．．．多層阻擋覆蓋層

2’．．．孔洞

3．．．氧化層

31．．．氧化層間隙壁

4．．．多晶矽層

41．．．電容插塞

5．．．氧化物

第一圖係為習知之堆疊式動態存取記憶體示意圖。

第二圖係為本發明步驟a示意圖。

第三圖係為本發明步驟b示意圖。

第四A圖係為本發明步驟c示意圖。

第四B圖係為本發明步驟c另一示意圖。

第五圖係為本發明步驟d示意圖。

第六圖係為本發明步驟e示意圖。

第七圖係為本發明步驟f示意圖。

第八圖係為本發明步驟g示意圖。

第九圖係為本發明步驟h示意圖。

1．．．半導體基底

A．．．陣列區

P．．．周邊區

11．．．字元線堆疊層

111．．．字元線

12．．．位元線堆疊層

121．．．位元線

13．．．多晶矽

14．．．氧化物

141．．．接觸孔

3．．．氧化層

Claims (18)

1. 一種堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，包括以下步驟：提供一半導體基底，該半導體基底具有一氧化物、多數個字元線堆疊層、多數個位元線堆疊層及多數個多晶矽，該氧化物鋪設於該些字元線堆疊層以及未堆疊該些位元線堆疊層的該些多晶矽上方；對半導體基底上表面塗上一多層阻擋覆蓋層；去除部份該多層阻擋覆蓋層形成孔洞，並進一步去除孔洞部份位於該些多晶矽上方之氧化物，以形成該些多晶矽外露之接觸孔；沉積一氧化層；蝕刻該氧化層，形成多數個氧化層間隙壁；沉積一多晶矽層；黃光微影、蝕刻該多晶矽層，剩下呈柱狀的多晶矽層形成電容插塞；以及以另一氧化物來填滿該些字元線堆疊層及該些電容插塞之間的空間。
2. 如申請專利範圍第1項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該半導體基底分為陣列區及周邊區。
3. 如申請專利範圍第2項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該些字元線堆疊層在陣列區中以該些多晶矽間隔相鄰，該些位元線堆疊層堆疊於部份的該些多晶矽上方。
4. 如申請專利範圍第2項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該多層阻擋覆蓋層高度高於該些字元線堆疊層。
5. 如申請專利範圍第4項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該多層阻擋覆蓋層是以黃光微影及蝕刻的方式去除。
6. 如申請專利範圍第1項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中對該氧化層進行的蝕刻方式採用的是非等向性蝕刻。
7. 如申請專利範圍第1項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該多晶矽層的高度高於該位元線堆疊層之高度。
8. 如申請專利範圍第7項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中利用化學機械研磨方式除去該多晶矽層高於該位元線堆疊層的部份，並對該多晶矽層的上表面加以磨平。
9. 如申請專利範圍第1項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該氧化物來填滿該些字元線堆疊層及該些電容插塞之間的空間的方式為旋塗式玻璃法(SOG)。
10. 如申請專利範圍第1項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該氧化物來填滿該些字元線堆疊層及該些電容插塞之間的空間的方式為旋轉式塗佈沈積法(SOD)。
11. 如申請專利範圍第1項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該氧化物來填滿該些字元線堆疊層及該些電容插塞之間的空間的方式為硼磷矽玻璃(BPSG)沉積。
12. 一種堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，包括以下步驟：提供一半導體基底，該半導體基底具有一氧化物及多數個多晶矽，該氧化物鋪設於該些多晶矽上方；對半導體基底上表面塗上一多層阻擋覆蓋層；去除部份該多層阻擋覆蓋層，並進一步去除部份位於該些多晶矽上方之氧化物，以形成該些多晶矽外露之接觸孔；沉積一氧化層；蝕刻該氧化層，形成多數個氧化層間隙壁；沉積一多晶矽層；以及黃光微影、蝕刻該多晶矽層，剩下呈柱狀的多晶矽層形成電容插塞。
13. 如申請專利範圍第12項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中在提供該半導體基底時，該半導體基底另具有多數個字元線堆疊層及多數個位元線堆疊層，該氧化物鋪設於該些字元線堆疊層以及未堆疊該些位元線堆疊層的該些多晶矽上方。
14. 如申請專利範圍第13項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該多層阻擋覆蓋層是以黃光微影及蝕刻的方式去除。
15. 如申請專利範圍第12項所述之堆疊式隨機動態存 取記憶體之低寄生電容位元線之製造方法，其中對該氧化層進行的蝕刻方式採用的是非等向性蝕刻。
16. 如申請專利範圍第13項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中該多晶矽層的高度高於該位元線堆疊層之高度。
17. 如申請專利範圍第16項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中利用化學機械研磨方式除去該多晶矽層高於該位元線堆疊層的部份，並對該多晶矽層的上表面加以磨平。
18. 如申請專利範圍第12項所述之堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法，其中形成電容插塞後，以另一氧化物來填滿該些字元線堆疊層及該些電容插塞之間的空間。