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TWI394165B - 具有改良之可靠度的低功率反熔絲感測方法與裝置 - Google Patents

具有改良之可靠度的低功率反熔絲感測方法與裝置 Download PDF

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TWI394165B
TWI394165B TW099105824A TW99105824A TWI394165B TW I394165 B TWI394165 B TW I394165B TW 099105824 A TW099105824 A TW 099105824A TW 99105824 A TW99105824 A TW 99105824A TW I394165 B TWI394165 B TW I394165B
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伍洛德克 庫加諾維克茲
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席登斯公司
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Description

具有改良之可靠度的低功率反熔絲感測方法與裝置
本發明一般而言係有關單次可程式(OTP)記憶體。更特別地是，本發明係有關未程式化的單次可程式記憶格之可靠度。
在過去30年來，反熔絲技術已經引起許多發明家、IC設計師及製造商的明顯注意。反熔絲為可改變至導電狀態之結構，或換句話說，從不導通狀態改變至導通狀態之電子裝置。同等地，回應於電應力，二進位狀態可為高電阻及低電阻的其中之一，諸如，程式化電壓或電流。在微電子工業中，已經有許多發展及應用反熔絲的嘗試，其中，迄今在由Actel及Quicklogic所製成之FGPA裝置及由Micron所製作之使用於DRAM裝置中的冗餘或任選之程式化中，可看見許多反熔絲的應用。
反熔絲記憶體為一種單次可程式(OTP)記憶體，其中，該裝置能夠被用資料一次而被永久地(電氣)程式化。此資料被特別應用之終端用戶所程式化。有數種能夠被使用之OTP記憶格。因為任何資料可被程式化，所以OTP記憶體提供使用者某種程度的彈性。
因為其低的製造成本，所以反熔絲記憶體可被利用於所有的單次可程式應用中，從低成本RF-ID(射頻辨識)標籤應用到汽車與安全性應用。RF-ID貼標籤應用正於工業中，譬如，特別是在銷售、安全性、運送、後勤、及軍事應用中獲得更多的接受性。該單純性及完全CMOS相容性反熔絲記憶體允許用於該RF-ID標籤概念之應用至積體電路製造及測試製程。因此，藉由利用反熔絲記憶體與每一個晶圓及/或該晶圓上之每一個晶粒上的RF通訊介面相結合，能夠增加IC製造生產力，允許用以在IC製造及封裝期間、以及在印刷電路板組裝期間非接觸式程式化及讀取特定晶片或特定晶圓之資訊。
圖1為習知反熔絲記憶格之電路圖，而圖2及3分別顯示圖1所示之反熔絲記憶格的平面及剖面視圖。圖1之反熔絲記憶格包括用以將位元線BL耦合至反熔絲裝置12之底板的通道、或存取電晶體10。反熔絲裝置12被考慮為以閘極介電質崩潰為基礎之反熔絲裝置。字元線WL係耦合至存取電晶體10之閘極以將其打開，且電池室板電壓Vcp係耦合至反熔絲裝置12之頂板，用以程式化反熔絲裝置12。
能夠從圖2及3看到該存取電晶體10及反熔絲裝置12之佈局係非常直接且簡單的。存取電晶體10之閘極14及反熔絲裝置12的頂板16係以相同的多晶矽層來予以建構，它們延伸越過主動區18。在每一個多晶矽層下方之主動區18中，係形成有薄的閘極氧化物20，亦被稱為閘極介電質，用以使該多晶矽與在下方之主動區電隔離。擴散區域22及24係在閘極14之任一側上，其中，擴散區域24被耦合至位元線。雖然未顯示出，熟諳此技藝者將會了解到能夠實施標準的CMOS處理，諸如，側壁間隙壁形成、微度摻雜擴散(LDD)、及擴散與閘極矽化。雖然傳統的單一電晶體及電容器單元結構被廣泛地使用，但由於針對高密度應用而可獲得到之半導體陣列區域節省，所以進一步需要只需電晶體之反熔絲記憶格。如此之只需電晶體的熔絲應該是可靠的，且同時容易以低成本之CMOS製程來製造。
圖1至3之反熔絲記憶格能夠藉由使該位元線BL及Vcp偏壓至導致電場係形成遍及該薄的閘極氧化物20上之電壓位準來予以程式化。存取電晶體係藉由將字元線WL驅動至正電壓位準而被打開。此電場應為足夠高，而使得導電鏈結被形成在該薄的閘極氧化物20中，藉以有效地電耦合頂板16至在薄的閘極氧化物20之下的主動區。因此，如此之導電鏈結的存在與否能代表邏輯0或1位準。為了讀取該單元記憶格，Vcp被驅動至正的讀取電壓，且如果導電鏈結存在，則位元線BL將經由該導電鏈結而從Vcp接收電流或電荷。假設WL在讀取操作期間被驅動至正電壓。此電流或電荷能夠被感測到，以提供由該反熔絲記憶格所儲存之邏輯狀態的指示。
理想上，當導電鏈結不存在時，未程式化的記憶格、或不想要被程式化的記憶格像是斷路一般地運作。不幸的是，閘極氧化物(諸如，薄閘極氧化物20)中之缺陷譬如可發生在半導體製造期間，且允許穿隧電流於讀取操作期間流經這些缺陷。此穿隧電流係與由Vcp所施加之電壓呈指數相依的關係，且更重要的是，穿隧電流對薄的閘極氧化物20之影響係可累積的。更特別地是，流經該等缺陷之電流隨著時間而變得更大，最終導致該薄的閘極氧化物20崩潰。當臨界量之電荷通過該薄的閘極氧化物20時，閘極氧化物崩潰發生。理論上，該閘極氧化物中所累積之總電荷(被稱為QBD )係等於被稱為itunnel 之穿隧電流乘以被稱為tACC 之存取時間與週期之數目N的值，其中，N為整數。如果通過閘極氧化物之總電荷QBD 超過臨界值，則閘極氧化物崩潰開始發生。
因此，未被程式化的反熔絲記憶格最後在正常使用期間逐漸產生閘極氧化物崩潰係可能的。這意指由此種記憶格所提供之資料係不正確的，因為其係意欲為未程式化的記憶格，而現在卻運作如同程式化記憶格。因此，想要提供用以保持反熔絲記憶格之未程式化狀態的技術。
甚至在運送至終端用戶之前，該記憶體之製造商可能遭遇使該記憶體裝置變成沒用之缺陷，這是因為太多的記憶格不能被使用。這將會減少製造良率，且增加成本。因此，有改善反熔絲記憶體之可靠度的需求。
本發明之目的在於避免或輕減先前反熔絲記憶體的至少一個缺點。特別是，本發明之目的在於減少反熔絲記憶體中之氧化物崩潰。
於第一態樣中，提供有用以讀取程式化及未程式化的反熔絲記憶格之方法。該方法包括驅動選擇到的字元線、充電位元線、去耦合該反熔絲裝置、及致能感測放大器。驅動包括將連接至反熔絲記憶格的反熔絲裝置之選擇到的字元線驅動至讀取電壓。充電包括回應於在該讀取電壓之該選擇到的字元線使耦合至該反熔絲裝置之位元線充電。去耦合包括使該反熔絲裝置與該位元線去耦合。致能包括致使感測放大器能夠感測該位元線之電壓位準。依據本態樣之實施例，該方法另包括在驅動該選擇到的字元線之前將該位元線及參考位元線預充電至第一供應電壓。於此實施例中，充電包括將參考充電加到該參考位元線，且驅動包括將該位元線驅動至該第一供應電壓及第二供應電壓的其中一者，並將該參考位元線驅動至該第一供應電壓及該第二供應電壓的另一者。
依據本態樣之另一實施例，去耦合包括使該位元線與該感測放大器之感測節點去耦合，其可包括關閉該位元線與該感測放大器的感測節點間之隔離電晶體。該選擇到的字元線可被去能於去耦合之後。在另一替換實施例中，該反熔絲記憶格包括連接在該位元線與該反熔絲裝置間之存取電晶體，且去耦合包括關閉該存取電晶體。依據本態樣之另一實施例，驅動包括以字元線脈衝激發方案來脈衝激發該選擇到的字元線。該字元線脈衝激發方案包括單一脈衝、具有固定寬度脈衝之脈衝、具有可變寬度脈衝之脈衝、或具有局部脈衝之脈衝。該字元線之脈衝激發可終止於去耦合之後。
在第二態樣中，提供有用以讀取程式化及未程式化的反熔絲記憶格之方法。該方法包括i)使連接至反熔絲記憶格的反熔絲裝置之選擇到的字元線脈衝激發於第一電壓與第二電壓之間；ii)回應於該選擇到的字元線被脈衝激發，使電耦合至該反熔絲裝置之位元線充電；及iii)致使感測放大器能夠感測該位元線之電壓位準。依據本態樣之實施例，該選擇到的字元線具有有固定寬度、可變寬度之脈衝、或上升至該第一電壓及掉落至該第一電壓與該第二電壓間之第三電壓的脈衝。
依據該第二態樣之另一實施例，該方法另包括在感測之前去耦合該反熔絲裝置。該字元線之脈衝激發可終止於去耦合之後，且去耦合可包括使該位元線與該感測放大器之感測節點去耦合。替換地，該反熔絲記憶格可包括連接在該位元線與該反熔絲裝置間之存取電晶體，且去耦合包括關閉該存取電晶體。
於第三態樣中，提供有反熔絲記憶體。該反熔絲記憶體包括反熔絲記憶格、字元線驅動器、電壓電路、及脈衝控制電路。該反熔絲記憶格被連接至字元線及位元線。該字元線驅動器以至少一電壓位準驅動該等字元線。該電壓電路提供該至少一電壓位準。該脈衝控制電路使該等字元線驅動器致能及去能，以按照脈衝激發方案而提供該至少一電壓位準。於本態樣的實施例中，該脈衝控制電路以固定的間隔而使該等字元線驅動器致能及去能，以提供固定寬度之脈衝。於此一實施例中，該電壓電路提供中間電壓，且使該等字元線驅動器去能以提供該中間電壓。該中間電壓可為大於VSS。替換地，該脈衝控制電路以可變的間隔而使該等字元線驅動器致能及去能，以提供可變寬度之脈衝。
一般而言，本發明提供用以改善未程式化的反熔絲記憶格之可靠度及保持性的方法及電路。這是藉由使流經該等未程式化的反熔絲記憶格而可造成最終之閘極氧化物崩潰的穿隧電流最小化來予以達成。讀取電壓被施加至該等反熔絲記憶格之時間量係藉由脈衝激發施加於連接至該等未程式化的反熔絲記憶格之字元線的讀取電壓來予以減少，藉以減少穿隧電流。另外，穿隧電流可藉由使未程式化的反熔絲記憶格與感測放大器去耦合而被減少，該感測放大器可驅動相對應的位元線至VSS。
本發明之實施例可被應用至圖1至3之反熔絲記憶格。圖1至3之反熔絲記憶格的缺點為二裝置構成該記憶格，亦即，存取電晶體10及反熔絲裝置12，藉以增加其相對於其他單一裝置非揮發性記憶格(諸如，快閃記憶格)的覆蓋區(footprint)。為此緣故，圖1至3之反熔絲記憶格被稱為二電晶體反熔絲記憶格。那些熟諳此技藝者會了解到較大之記憶格增加記憶體陣列之尺寸，其增加該記憶體之整體成本。圖4A至4C顯示單一電晶體反熔絲記憶格之實例，其具有比圖1之二裝置反熔絲記憶格更小的覆蓋區。這亦可被稱為反熔絲裝置。
圖4B顯示沿著圖4A所示該反熔絲電晶體的直線B-B所取出之反熔絲電晶體的剖面視圖，其能夠以任何標準之CMOS製程來予以製成。此反熔絲電晶體及其變型被揭示於2008年7月22日發出的共同擁有之美國專利第7,402,855號、及2007年11月8日發表的共同擁有之美國美國專利公告第20070257331 A1號中，其內容係以引用的方式而被倂入本文中。在目前所顯示之實例中，該反熔絲電晶體係幾乎與簡單之厚閘極氧化物、或具有一個浮動擴散端子之輸入/輸出MOS電晶體完全相同。所揭示之反熔絲電晶體，亦被稱為分開通道電容器或半電晶體，能夠被可靠地程式化，使得多晶矽閘極與基板間之熔絲鏈結能夠被可預見地局部化於該裝置的特別區域。圖4B之剖面視圖係沿著該裝置之通道長度所取出。該通道一般而言被了解為在重疊多晶矽閘極下方之區域，具有由鄰接個別的擴散區域的多晶矽閘極之邊緣所界定的長度。在該另一替換例中所表達者，該通道係在該多晶矽閘極的下方。
反熔絲記憶格30包括形成在該基板通道區域34上之可變厚度閘極氧化物、多晶矽閘極36、側壁間隙壁38、場氧化物區域40、擴散區域42、及該擴散區域42中之LDD區域44。位元線接點46被顯示為與擴散區域42電接觸。該可變厚度閘極氧化物包括厚閘極氧化物32及薄閘極氧化物33，使得該通道長度的一部份被該厚閘極氧化物所覆蓋，且該通道長度的剩餘部份被該薄閘極氧化物所覆蓋。一般而言，該薄閘極氧化物為一區域，其中，氧化物崩潰可發生。另一方面，會合擴散區域42之厚閘極氧化物邊緣界定一存取邊緣，其中，閘極氧化物崩潰被防止，且該閘極36與擴散區域42間之電流係針對經程式化的反熔絲電晶體而流動。雖然該厚氧化物部份延伸進入該通道區域中之距離視遮罩等級而定，該厚氧化物部份係較佳地形成為至少與該相同晶片上所形成之高電壓電晶體的最小長度一樣長。
於此實例中，該擴散區域42係經由位元線接點46、或用以感測來自該多晶矽閘極36之電流的其他線而被連接至位元線，並可被摻雜以容納程式化電壓或電流。此據散區域42係形成緊鄰於該可變厚度閘極氧化物之厚氧化物部份。為了進一步保護反熔絲記憶格30之邊緣不遭受高電壓損壞、或電流漏洩，也被稱為自動對準金屬矽化物(Salicide)保護氧化物之電阻器保護氧化物(RPO)能夠在製造過程期間被導入，以進一步隔開金屬微粒與側壁間隙壁38的邊緣。此RPO較佳地被使用於該自動對準金屬矽化物製程期間，用以僅防止擴散區域42的一部份及多晶矽閘極36的一部份被自動對準金屬矽化。眾所周知，已知該自動對準金屬矽化電晶體具有較高的漏洩，且因此具有較低的崩潰電壓。因而會有，非自動對準金屬矽化擴散區域42將減少漏洩。對於低電壓電晶體或高電壓電晶體或該二者之組合，擴散區域42可被摻雜，而導致相同或不同的擴散輪廓(profile)。
該反熔絲記憶格30之簡化平面視圖被顯示在圖4A中。位元線接點46能夠被用作為視覺參考點，以使該平面圖與圖4B之對應剖面視圖定向。主動區48為該裝置之形成有該通道區域34及擴散區域42的區域，其在該製造過程期間係藉由OD遮罩來予以界定。該虛線輪廓50界定該厚閘極氧化物係在該製造過程期間經由OD2遮罩而被形於其中之區域。更特別地是，被該虛線輪廓50所圍繞之區域標示出厚氧化物將被形成之區域。OD僅指在該CMOS製程期間所使用之氧化物界定遮罩，用以界定該基板上之即將形成該氧化物的區域，且OD2係指與該第一氧化物界定遮罩不同之第二氧化物界定遮罩。依據本發明之實施例，被該主動區48之邊緣及該OD2遮罩之最右側邊緣所定界的薄閘極氧化物區域被最小化。於目前所顯示的實施例中，此區域能夠藉由將該最右側OD2遮罩邊緣移位朝向主動區48之平行邊緣來予以最小化。圖4C為概要圖，顯示代表圖4B及4A所示之反熔絲記憶格30的電晶體符號。如可在圖4C中所見者，反熔絲記憶格30具有其閘極被連接至字元線及其擴散區域42被連接至位元線。在2007年11月8日發表的共同擁有之美國美國專利公告第20070257331 A1號敘述可被使用在非揮發性記憶體陣列中之另一替換例的單一電晶體反熔絲記憶格，其內容係以引用的方式而被倂入本文中。
圖5A顯示未程式化的反熔絲記憶格(諸如，反熔絲記憶格30)係如何被程式化。反熔絲記憶格30具有其閘極端子係連接至字元線WL，且其單一擴散區域係連接至位元線BL。藉由使該位元線偏壓至VSS及使該字元線驅動至高電壓位準VPP而完成程式化。VPP係根據該薄閘極氧化物之製程技術及厚度來予以選擇，而該厚度係足以用來形成導電鏈結於該多晶矽閘極與該通道區域之間。
成功地程式化的反熔絲記憶格30被顯示在圖5B中，其中，導電鏈結52係形成於該多晶矽閘極與該通道區域之間。在反熔絲記憶格30的薄閘極氧化物區域之下，導電鏈結52被概要地表示為該字元線與該通道區域間之電阻式連接。因此，具有導電鏈結之程式化的反熔絲電晶體儲存一位元資料的一個邏輯狀態。據此，未程式化的反熔絲電晶體將預設地儲存該一位元資料的另一個邏輯狀態。為了防止該反熔絲記憶格30之程式化，該位元線被偏壓至正電壓(諸如，VDD)，而同時該字元線被驅動至VPP。這將為足以用來禁止形成該導電鏈結。
讀取該反熔絲電晶體係藉由驅動該字元線至讀取電壓VREAD，以及藉由預充電該位元線至VSS來予以達成，如圖5C所示。如果該反熔絲記憶格30具有一導電鏈結52，則該字元線將會經由該導電鏈結52及該反熔絲電晶體之正的閘極電壓而把該位元線拉向該VREAD電壓位準。此位元線電壓能夠被感測放大器電路所感測及放大。另一方面，如果該反熔絲記憶格30並未被程式化，亦即，不具有導電鏈結52，則該位元線將維持約在VSS。依據本實施例，VREAD可為VDD或任何足夠高之正電壓，以打開該反熔絲記憶格，並經過該導電鏈結而將其位元線充電至正電壓。
如先前所論及，本發明之實施例可被應用至單一電晶體及二電晶體反熔絲記憶格。圖5D顯示程式化的二電晶體反熔絲記憶格60及未程式化的二電晶體反熔絲記憶格62。記憶格60及62兩者皆包括反熔絲電晶體或裝置64及與位元線BL串聯連接之存取電晶體66。反熔絲電晶體64之閘極被連接至個別的字元線WL1及WL2，而存取電晶體66之閘極被連接個別之通過閘極(pass gate)控制信號PG1及PG2。反熔絲電晶體64可為與圖5A至5C所示之反熔絲記憶格30相同。據此，記憶格60之反熔絲電晶體64具有導電鏈結52，以顯示其程式化的狀態。替換地，反熔絲記憶格60及62亦可類似於圖1至3所示之反熔絲記憶格。用以程式化反熔絲記憶格60之偏壓條件可與圖5A所示者相同，另具有確保存取電晶體66於程式化期間被打開之額外步驟。為了禁止反熔絲記憶格62之程式化，該位元線BL被偏壓至正電壓(諸如，VDD)，而該字元線WL1被驅動至VPP。通過閘極控制信號PG1於程式化期間可為至少VPP。這將足以用來禁止形成該導電鏈結。
由此點向前，假設對該等實施例中之記憶格或OTP記憶格的任何參考係指反熔絲記憶格30。應注意的是在程式化操作期間並未被選擇用來程式化的反熔絲記憶格之閘極氧化物崩潰係可忽略的。這是因為不被程式化的任何反熔絲記憶格具有其對應的位元線被偏壓，以使遍及其閘極氧化物之電場最小化的事實。於該等目前所示之實施例中，該等位元線被偏壓至VDD，而該等字元線被驅動至較高之程式化電壓VPP。於讀取操作期間，由於穿隧電流而發生未程式化的反熔絲記憶格過早暴露或不想要的閘極氧化物崩潰。未程式化的反熔絲記憶格之保持性問題現在參考圖6來做說明。
圖6為反熔絲記憶體陣列之簡化概要圖，其具有連接至設有一對互補輸入的位元線感測放大器100之位元線BL1及BL2、四條字元線WL1、WL2、WL3及WL4、二條參考字元線WL1及WL2、參考記憶格102及103、與反熔絲記憶格104、106、108及110。替換地，用以提供參考位準之電路能夠被使用來替代地施加該參考位準至BL1或BL2的其中之一。每一個反熔絲記憶格具有其閘極端子連接至個別的字元線，且具有其單一據散區域連接至個別的位元線。
首先假設例如該BL1及BL2首先被預充電至一電壓位準(諸如，VSS)。字元線WL1接著被驅動至正的讀取電壓(被稱為VREAD)，且連接至參考記憶格102之字元線RWL1被驅動，而使得該參考記憶格102提供參考位準至BL1上。假設該記憶格104並未被程式化，BL2將具有低於BL1之參考位準的位元線位準。在WL1及RWL1被驅動之後的預定時間量之後，感測放大器100被致能，以偵測BL1及BL2間之位準差。因為BL1係在比BL2更高的位準處，所以感測放大器100譬如驅動BL1至VDD之全高邏輯位準，且BL2譬如被驅動至VSS之全低邏輯位準。
應注意的是藉由使用感測放大器100用之適當類型的電路，該目前所敘述之反熔絲記憶體陣列能夠被組構以供電壓感測或電流感測。於電壓感測中，該前述之位元線位準為充電朝向VREAD之電壓位準，而該參考位準被設定於某一中間點電壓位準。於電流感測中，該前述之位元線位準為大部份藉由VREAD及記憶格104中之導電鏈結的存在與否所決定之電流位準，而該參考位準被設定於參考電流位準。如此之參考電流位準能夠譬如藉由設定該等參考記憶格102及103之幾何學參數及/或藉由調整RWL1及RWL2之電壓位準來予以決定。由此點開始，假設電壓感測被使用於以下之實施例中。
於上述該讀取方案中，閘極氧化物崩潰之電位基於二個理由而被最大化。首先，WL1於該讀取週期期間被維持在讀取電壓VREAD一段最大的時間期間。該讀取電壓VREAD可為高於記憶體裝置中在別處所使用之最大電壓，諸如，用於邏輯電路。譬如，如果該等邏輯電路使用1.2伏特VDD電源供給，則VREAD可為高達1.8伏特。這意指更多時間被允許來供穿隧電流逐漸發展穿過該閘極氧化物。其次，感測放大器100被致能，以驅動位元線BL2至VSS。隨著WL1在VREAD及BL2在VSS，穿隧電流之量值被最大化。
因此，在圖6之單端型讀取模式架構中，持續之閘極氧化物崩潰能導致一狀態，而此狀態中，BL2之位準上升至不再可與BL1之參考位準區別的位準。甚至有可能BL2之位準上升超越BL1之參考位準。於兩個情況中，錯誤的資料能夠被感測到。為了輕減此效應，高可靠度讀取模式能夠被使用。各種高可靠度讀取模式被揭示於2010年2月5日所提出的共同擁有之美國專利申請案第12/701,104號中。當作範例，差動讀取模式可被使用，藉此，二反熔絲記憶格被用來儲存一位元之資料，當作互補之邏輯狀態。因此，該二反熔絲記憶格之邏輯狀態係彼此作比較，以相對於該單端型讀取模式而提供改善之邊限(margin)。
圖7顯示圖6之反熔絲記憶體陣列，用以舉例說明該操作之差動讀取模式。譬如，連接至一條位元線BL2的一個記憶格(諸如，記憶格104)儲存該資料之真正的邏輯值，而連接該另一條位元線BL1之第二記憶格(諸如，記憶格106)儲存該資料之真正邏輯值的補數。因此，於此實例中，BL1用作為參考位元線。於該差動讀取模式中，該二記憶格的其中之一總是被程式化。譬如，如果記憶格104儲存邏輯“1”值，則記憶格106儲存邏輯“0”值。於該差動讀取模式中，對於位元線BL1或BL2，不需要任何參考電壓，因此，不使用參考記憶格102及103、或任何參考電路。於該讀取操作期間，字元線WL1及WL2被同時驅動至VREAD。於此實例中，因為BL1及BL2被預充電至VSS，所以該未程式化的記憶格實質上將不會改變其個別位元線之電壓。然而，該程式化的記憶格將其個別之位元線充電朝向VREAD。因此，該感測放大器100相對於彼此而比較記憶格104及106，以提供記憶格104中所儲存之資料的真正邏輯狀態之決定。據此，藉由該差動讀取模式所提供之讀取邊限係顯著地改善遍及該單端型讀取模式。然而，由於重複之讀取週期，即使此讀取邊限最終也能被該未程式化的反熔絲記憶格中之閘極氧化物崩潰所毀壞。
在單端型讀取模式操作或差動讀取模式操作的操作之下，用以減少未程式化的反熔絲合記憶格中之穿隧電流的以下實施例可被應用至反熔絲記憶體。於第一實施例中，該等反熔絲記憶格在該感測放大器於讀取操作期間被致能之前與該感測放大器去耦合。於第二實施例中，該選擇到的字元線被脈衝激發，以減少該讀取電壓VREAD被施加至該等反熔絲電晶體之閘極的時間期間。兩個實施例皆可被彼此獨立地使用，或可被彼此配合使用。
圖8A為依據該第一實施例，用以減少未程式化的反熔絲記憶格中之穿隧電流的方法之流程圖。圖8A之方法顯示用以讀取反熔絲記憶格所需要之步驟，及藉由在步驟200預充電該等位元線至第一供應電壓而開始。該第一供應電壓可譬如為VSS。在步驟202之後，選擇到的字元線被驅動至讀取電壓VREAD。如果被程式化，該反熔絲記憶格經由其所形成之導電鏈結而充電其位元線朝向VREAD。如果未被程式化，該反熔絲記憶體電池可經由流經其閘極氧化物之穿隧電流而慢慢地充電其位元線。實質上同時，參考電荷在步驟204被加至另一位元線，其被稱為參考位元線。此係藉由存取連接至另一位元線之參考記憶格、或啟動參考電路來予以完成。在步驟206之後，該反熔絲記憶格係與該位元線去耦合，且特別是與該位元線感測放大器之感測節點或感測線去耦合。最後，在步驟208，該位元線感測放大器被致能，以感測該位元線感測放大器的感測節點上之電壓差異。
反熔絲陣列之電路概要圖現在被顯示在圖8B中，以有助於圖8A中所敘述之方法的說明。
圖8B為反熔絲記憶體陣列的一部份之電路概要圖。為了簡化該概要圖，僅一對位元線BL1/BL2、其相關之位元線感測電路系統、及二字元線被顯示出。反熔絲記憶體陣列300包括分別連接至n-通道反熔絲記憶格302及304之閘極端子的字元線WL1至WLi，用以回應於信號ISO而耦合該等位元線之上部至該等位元線之被稱為感測線或感測節點的下部之n-通道隔離電晶體306及308、及位元線感測電路系統。WLi中之變數“i”被使用來標示該記憶體陣列中之最後的字元線，其中，i為整數。該等反熔絲記憶格302及304可為與那些先前顯示在圖4A至4C中者相同。該位元線感測電路系統包括預充電電路310、參考充電電路312、及位元線感測放大器314。
該預充電電路310包括串聯地連接在BL1與BL2之間的二個n-通道預充電電晶體316及318，且具有其閘極端子連接至預充電信號BLPCH。預充電電晶體316及318之共用源極/汲極端子接收預充電電壓VPCH。在操作中，預充電電晶體316及318兩者將回應於BLPCH之高態有效邏輯位準而打開，以將位元線BL1及BL2預充電至VPCH，以便準備讀取操作。
該參考充電電路312並未被詳細地顯示出，但可回應於致能信號REF_EN而包括用以選擇性地施加參考充電至BL1或BL2上之電路其視哪一個反熔絲記憶格被選擇用於該讀取操作而定。替換地，該參考充電電路312可包括被組構用來提供該參考充電至BL1或BL2上之參考記憶格，且致能信號REF_EN能夠被連接至選擇到的參考記憶格之閘極。
位元線感測放大器314係由該技藝中所熟知之標準的交叉耦合反相器電路所組成。該電路包括p-通道電晶體328及330，兩者係串聯連接至個別之n-通道電晶體332及334。p-通道電晶體328及330之共用汲極端子接收高邏輯位準致能信號H_EN，而n-通道電晶體332及334之共用源極端子接收低邏輯位準致能信號L_EN。H_EN可為降低之內部VCC位準，而L_EN可為VSS位準。該DRAM技藝中之位元線感測放大器314的操作係眾所周知的。當致能信號H_EN及L_EN被同時或不同時間啟動時，位元線感測放大器314將感測BL1與BL2間之小的電壓差，且驅動BL1及BL2兩者至H_EN及L_EN之全邏輯位準狀態。
現在參考圖8C來敘述依據圖8A之用以減少未程式化的反熔絲記憶格中之穿隧電流的方法之記憶體陣列300的讀取操作。圖8C為一順序圖，顯示用於圖8B所示信號之信號跡線及電壓位準。假設該反熔絲記憶格302將於該讀取操作期間被存取。假設反熔絲記憶格302為未被程式化的。該讀取操作開始於步驟200，其中，該等位元線被預充電至預定的電壓位準。於圖8B之目前所示的實例中，回應於BLPCH之上升邊緣，該等位元線BL1及BL2被預充電至VSS，而該等隔離電晶體306及308被正處於該高邏輯位準之ISO所打開。因此，位元線BL1、BL2及感測線SL1、SL2被預充電至VSS。選擇到的字元線WL1在步驟202被驅動至讀取電壓VREAD，其在圖8C中藉由上升至該高邏輯位準之WL1來予以表示。由於一些穿隧電流流經記憶格302，所以小的充電可被加至BL1。
在步驟204之大約相同時間時，參考致能信號REF_EN上升至高邏輯位準，以將參考電荷加至該未選擇到的位元線BL2。REF_EN可為連接至參考記憶格之參考字元線，或REF_EN可為致使參考電路能夠提供電荷之控制信號。應注意到，因為參考電荷對於被組構用於差動讀取模式操作之記憶體陣列而言係不需要的，所以該步驟204係選項性的。如圖8C所示，連接至記憶格302之BL1/SL1稍微上升在VSS預充電位準以上，而BL2/SL2上升至高於BL1/SL1之參考位準。接著，在步驟206，記憶格302係在時間t1與感測放大器314去耦合。於圖8B之實例中，此去耦合係藉由關閉隔離電晶體306及308來予以達成。於圖8C中，當信號ISO下降至低邏輯位準時，隔離電晶體306及308被關閉。注意到，BL1及SL1實質上保持在相同的電壓位準，如同BL2及SL2般。依據本實施例，因為記憶格302對感測線SL1及SL2不起作用，所以WL1藉由在時間t1之後將其驅動至低邏輯位準來予以去能，藉以省電。這被稱為字元線脈衝，其在稍後將做進一步詳細敘述。稍後在步驟208，感測放大器314藉由在時間t2將H_EN驅動至高邏輯位準及將L_EN驅動至低邏輯位準來予以啟動(致能)。
現在感測放大器314僅感測SL1與SL2間之電壓差，因為隔離電晶體306及308已分別與BL1及BL2去耦合。因為SL2具有比SL1更高之電壓位準，所以感測放大器314感測該差異及將SL2驅動至H_EN之電壓位準，而將SL1驅動至L_EN之電壓位準。然而，因為隔離電晶體306及308被關閉，所以BL1及BL2保持不受感測放大器314之作用所影響。因此，BL1及BL2之電壓位準在圖8C中被顯示為與時間t1之前相同的位準。據此，記憶格302在該讀取操作期間絕不耦合至VSS，藉以減少流經其閘極氧化物之穿隧電流。倘若位元線及感測線已被充電至能夠被感測到之位準，則該去耦合作用能夠立即在該感測放大器被致能之前發生，或在該感測放大器被致能之前的任何時間發生。此感測方案與DRAM感測不同，其需要位元線在感測期間被連接至該感測放大器，以便使資料重新儲存至記憶格。
於包括單一電晶體反熔絲記憶格之目前敘述的記憶體陣列中，去耦合係藉由關閉隔離電晶體306及308來予以達成。依據替換實施例，如果二電晶體反熔絲記憶格(諸如，圖1至3或圖5D中之記憶格)被使用，則不需要隔離電晶體。於本實施例中，在感測放大器被致能之前，存取電晶體被控制而使該反熔絲裝置或該反熔絲電晶體與該位元線去耦合。
圖9A為二電晶體反熔絲記憶體陣列400的一部份之電路概要圖。圖9A所示之大部份元件係與那些圖8B所示者相同，且因此以相同之參考數字來顯現。於圖9A之實例中，單一電晶體反熔絲記憶格係以類似於那些先前於圖5D所示者之二電晶體反熔絲記憶格來予以取代。第一所顯示之反熔絲記憶格包括反熔絲電晶體402及與位元線BL1串聯連接之存取電晶體404。反熔絲電晶體402之閘極係連接至通過閘極控制信號PG1，而存取電晶體404之閘極係連接至字元線WL1。反熔絲電晶體402及存取電晶體404之共用源極/汲極被標示為節點“n”。第二所顯示之反熔絲記憶格包括反熔絲電晶體406及與位元線BL2串聯連接之存取電晶體408。反熔絲電晶體406之閘極係連接至通過閘極控制信號PG21，而存取電晶體408之閘極係連接至字元線WLi，其中，i為整數，且WLi為記憶體陣列中之最後的字元線。在本實施例中，通過閘極控制信號被控制，以便於讀取操作期間使與其連接之反熔絲電晶體去耦合。
現在圖8A之方法順序被應用至該記憶體陣列400，且參考圖9B之順序圖來予以敘述。首先，假設包括反熔絲電晶體402及存取電晶體404之反熔絲記憶格將於讀取操作期間被存取。其次，假設該反熔絲電晶體402並未被程式化。
讀取操作開始於步驟200，其中，位元線被預充電至預定的電壓位準。於圖9A之目前所示的實例中，位元線BL1及BL2回應於BLPCH之上升邊緣而被預充電至VSS，而隔離電晶體306及308係藉由正在該高邏輯位準之ISO而被打開。因此，位元線BL1、BL2及感測線SL1、SL2被預充電至VSS。選擇到的字元線WL1及通過閘極控制信號PG1兩者在步驟202被驅動至讀取電壓VREAD，其在圖9B中藉由上升至該高邏輯位準之WL1及上升至該高邏輯位準的PG1來予以表示。在本實施例中，PG1可被驅動至供應電壓位準。因為存取電晶體404被打開，所以由於流經反熔絲電晶體402之某一穿隧電流，小的電荷可被加至BL1。在步驟204，在大約相同的時間時，參考致能信號REF_EN上升至高邏輯位準，以便將參考電荷加至未選擇到的位元線BL2。REF_EN可為連接至參考記憶格之參考字元線，或REF_EN可為致使參考電路能夠提供該充電之控制信號。應注意到，因為參考電荷對於被組構用於該差動讀取模式操作之記憶體陣列而言係不需要的，所以該步驟204為選項性的。
如圖9B所示，連接至反熔絲電晶體402之BL1/SL1稍微上升在該VSS預充電位準的上方，而BL2/SL2上升至高於BL1/SL1之參考位準。隨後在步驟206，反熔絲電晶體402係在時間t1與感測放大器314去耦合。於圖9A之實例中，此去耦合係藉由關閉存取電晶體404來予以達成。於圖9B中，當信號PG1下降至低邏輯位準時，存取電晶體404被關閉。WL1能在大約相同之時間被關閉，以節省電力及使反熔絲裝置暴露至VREAD最小化。因為隔離電晶體306及308仍然被打開，所以BL1及SL1實質上保持在相同之電壓位準，如同BL2及SL2般。稍後在步驟208，感測放大器314藉由在時間t2將H_EN驅動至高邏輯位準及將L_EN驅動至低邏輯位準來予以啟動(致能)。
現在感測放大器314感測SL1與SL2間之電壓差，其係經由隔離電晶體306及308而被耦合至BL1及BL2。因為SL2/BL2具有比SL1/BL1更高之電壓位準，所以感測放大器314感測該差異且將SL2/BL2驅動至H_EN之電壓位準，而同時將SL1/BL1驅動至L_EN之電壓位準。然而，因為存取電晶體404被關閉，所以節點n保持不受感測放大器314之作用所影響。如圖9B所示，節點n保持在與時間t1之前相同的位準。據此，反熔絲電晶體402係絕不在讀取操作期間耦合至VSS，藉以減少流經其閘極氧化物之穿隧電流。倘若位元線及感測線已被充電至能夠被感測到之位準，用以去耦合反熔絲電晶體402與該位元線之特定時間能夠立即在感測放大器被致能之前發生，或在該感測放大器被致能之前的任何時間發生。
如圖8A至9B之實施例中所示，反熔絲電晶體之閘極氧化物可在感測之前與位元線感測放大器去耦合及隔離。這不僅減少流經未程式化的反熔絲記憶格之穿隧電流的量，而且因為由該未程式化的記憶格至VSS之電流路徑係藉由被致能之感測放大器而被阻斷，所以電力消耗被減少。使電力消耗最小化為用於RF-ID應用之重要標準，其中，非常小的晶片上電力(on-chip power)係藉由自掃描來源極所接收到之RF輻射而在晶片上產生。
現在討論用以進一步減少穿隧電流及對應之電力消耗的另一技術。於該先前所述之實施例中，於讀取操作期間，選擇到的字元線被靜態地保持在讀取電壓VREAD。在本實施例中，字元線能夠於讀取操作期間被脈衝激發。圖10A為圖8A所示之讀取方法的流程圖，但被修改以說明該脈衝激發之字元線技術如何能夠與該反熔絲記憶格去耦合技術相結合。
圖10A之方法的以下討論係參考圖10B之順序圖，其顯示用於圖8B的記憶體陣列300中所示之信號的信號跡線及電壓位準。假設該反熔絲記憶格302將於讀取操作期間被存取，且反熔絲記憶格302並未被程式化。讀取操作開始於步驟500，其中，回應於BLPCH之上升邊緣，位元線被預充電至預定的電壓位準(諸如，VSS)，而隔離電晶體306及308被正處於高邏輯位準之ISO所打開。選擇到的字元線WL1在步驟502被驅動至讀取電壓VREAD，且被重複地脈衝激發直至在時間t1之後為止，如圖10B所示。脈衝期間，意指WL1被保持在VREAD之時間量，能夠被時鐘頻率所決定。該脈衝間距，意指分開脈衝之時間量，亦可被時鐘頻率所決定。該等脈衝之這些參數可譬如基於設計標準、諸如製程技術、VREAD之位準、及讀取時序被設定。此實施例被稱為固定寬度之脈衝激發字元線方案。
不同脈衝型式之進一步討論稍後將被討論。
回應於許多WL1脈衝，由於流經記憶格302之某一穿隧電流，小的電荷可被加至BL1。在大約相同之時間，在選項性步驟504，參考致能信號REF_EN上升至高邏輯位準，以便將參考電荷加至未選擇到的位元線BL2。REF_EN可為連接至參考記憶格之參考字元線，或REF_EN可為致使參考電路能夠提供電荷的控制信號。如圖10B所示，連接至記憶格302之BL1/SL1稍微上升在VSS預充電位準的上方，而BL2/SL2上升至高於BL1/SL1之參考位準。隨後在步驟506，藉由驅動ISO至低邏輯位準以關閉隔離電晶體306及308，記憶格302係在時間t1與感測放大器314去耦合。去耦合為可從圖10A之方法省略的選項性特色。注意到，BL1及SL1實質上保持在相同之電壓位準，如同BL2及SL2般。稍後在步驟508，該感測放大器314係藉由在時間t2將H_EN驅動至高邏輯位準及將L_EN驅動至低邏輯位準來予以啟動(致能)。如先前針對圖8B及8C之實施例所述，SL2及SL1分別被驅動至高與低電壓位準。
圖10B之脈衝激發字元線實施例使用相等期間及振幅大小之脈衝。依據替換實施例，脈衝寬度之尺寸可如圖11的順序圖中所示地改變。圖11之順序圖係與圖10B所示之順序圖完全相同，除了WL1之脈衝特性與圖10B中之WL1的脈衝特性不同以外。於圖11之替換實施例中，WL1的脈衝寬度隨著時間減少尺寸(持續時間)。於選擇到的字元線WL1之最初啟動期間，較長之脈衝被使用於迅速地充電連接至程式化的記憶格之位元線。當到達啟動感測放大器的時間時，脈衝寬度應為在其最小尺寸處。對於程式化的記憶格，對應之位元線應為足夠地高，而能相對該參考位準做感測。對於未程式化的記憶格，較小的脈衝寬度進一步減少VREAD被施加之持續時間。此實施例被稱為可變寬度脈衝激發字元線方案。
圖10B及11之脈衝激發字元線實施例使用具有全端到端(rail to rail)波動之脈衝，意指每一個脈衝上升至最大VREAD位準，而後掉落至VSS位準。依據圖12所示之替換實施例，第一脈衝及最後的脈衝間之所有脈衝掉落至在VSS之上的中間電壓位準。第一脈衝自VSS上升，但後續之脈衝自中間電壓位準掉落及上升。僅最後的脈衝掉落回至VSS。因此，WL1類似具有AC分量之單一靜態脈衝。此實施例被稱為局部脈衝激發字元線方案，其中，該脈衝寬度係恆定的。這是該固定寬度脈衝激發字元線方案之變型，其中，字元線驅動器係設有在VSS之上的中間電壓，而非VSS。該局部脈衝激發字元線方案之優點為該字元線WL之下電壓位準應為足以充電該對應位元線，而AC分量峰值將驅動任何微弱程式化的記憶格。該未程式化的記憶格並未被暴露至連續之VREAD電壓。
另外之替換實施例能夠包括可變振幅的脈衝，其中，最初之字元線脈衝到達最大VREAD位準，隨之為具有較低脈衝高度的連續脈衝。所有被敘述及顯示之字元線脈衝激發方案皆可互相組合，以形成不同型式之字元線脈衝，其有效地用以使未程式化的記憶格之暴露於VREAD最小化，而同時確保程式化的記憶格能夠將其個別之位元線充電至相對參考位準高到足以用來感測之位準、或用於差動讀取模式操作之未程式化的記憶格之位準。圖10B、11及12之順序圖係相對於藉由圖8B的記憶體陣列300所執行之讀取操作而被顯示出。這些順序圖同樣地應用至藉由圖9A的記憶體陣列400所執行之讀取操作，除了用於信號PG1之信號跡線係與ISO之信號跡線完全相同以外。
依據該先前所述實施例之字元線的脈衝激發能夠藉由控制字元線驅動器、電壓產生器、或字元線驅動器及電壓產生器之組合而被控制。圖13為依據本實施例的脈衝激發字元線記憶體之方塊圖。
圖13的脈衝激發字元線記憶體600包括具有連接至位元線(未顯示出)及字元線、諸如字元線WL1至WLi之反熔絲記憶格的反熔絲記憶體陣列602，其中，i為對應於該記憶體陣列602中之最後字元線的整數值。該等反熔絲記憶格、字元線、位元線、及其他相關電路之配置可對應於先前顯示在圖8B或9A中者。於圖13之實例中，該等反熔絲記憶格為圖4A至4C所示之單電晶體型式。該等字元線係藉由個別之字元線驅動器604來予以驅動，以至少提供讀取電壓VREAD及程式化電壓VPP。其他的電壓可藉由字元線驅動器604而被驅動至該等字元線上。該等字元線驅動器604係藉由解碼列位址信號R_ADD[0]至R_ADD[i]來予以致能，其中，i為該相同之先前所述的整數值。列位址解碼為該技藝中眾所周知者，且應被了解到在讀取或程式操作期間，R_ADD[0]至R_ADD[i]的其中一個被驅動至有效邏輯位準，以致能其相對應的字元線驅動器604。對此解碼方案之例外者為當二字元線同時對於該差動讀取模式操作而被致能時。
電壓電路606提供VPP、VREAD、VSS及其他可能的電壓至該等字元線驅動器604，其當選擇到該特定之字元線驅動器604時被驅動至該字元線上。電壓電路606能夠接收直接自在外側提供至記憶體600之供應電壓之諸如VDD、VPP及VSS的電壓。替換地，電壓電路606可包括於該技藝中所熟知之電壓幫浦及產生器，用以產生VPP電壓、及任何其他的中間電壓。如此之中間電壓能夠被使用於圖12之字元線脈衝激發方案。讀取/程式化控制信號RD/PGM被接收，以在讀取及程式操作期間控制電壓電路606而選擇性地提供適當之電壓。電壓電路606輸出高電壓及低電壓至每一個字元線驅動器604。脈衝控制電路608提供脈衝激發信號，用以在一順序或圖案中使該等字元線驅動器604致能及去能，其導致先前所述字元線脈衝激發方案之任何一種。譬如，如果該等字元線驅動器604以固定的間隔而被致能及去能，則將導致固定寬度之脈衝。替換地，如果該等字元線驅動器604以可變的間隔而被致能及去能，則將導致可變寬度的脈衝。
僅藉由解碼列位址信號所致能之字元線驅動器回應於這些致能信號。脈衝控制電路接收脈衝致能信號PUL_EN，以便於讀取操作期間致能該等脈衝激發信號之產生。脈衝致能信號PUL_EN能夠自讀取/程式化信號RD/PGM取得。該等脈衝激發信號可回應於時鐘信號而被產生，且該脈衝控制電路608能包括不同型式之電路，用以產生該等先前所示之脈衝激發方案。譬如，熟知之時鐘劃分或倍增電路能被包括，用以對於圖10B之實施例產生不同寬度之脈衝。於另一實例中，能改變時鐘信號之工作週期的電路可被使用以對於圖11之實施例產生減少寬度之脈衝。存在有可適用於本應用之各種電路。
圖14為圖13所示之字元線驅動器電路604的電路概要實例。字元線驅動器604被顯示為受控之反相器電路，其具有串聯連接在高電壓輸入VH與低電壓輸入VL間之p-型電晶體650、652及n-型電晶體654、656。高電壓VH為自圖13的電壓電路606所接收到的二電壓的其中之一，而低電壓VL為自電壓電路606所接收到的二電壓之另一個。電晶體650之閘極接收高脈衝激發信號PH_EN，且電晶體656之閘極接收低脈衝激發信號PL_EN，此二者為藉由脈衝控制電路608所提供之脈衝激發信號。電晶體652及654形成一互補對，且其閘極接收解碼列位址信號R_ADD[n]。圖14所示之字元線驅動器電路為能被使用之許多不同電路組構的其中一個實例。
於讀取操作中，VH及VL被提供至該字元線驅動器604，其被選擇於當R_ADD[i]被驅動至該有效邏輯位準時。然後PH_EN及PL_EN以一順序或圖案而被驅動於該有效及無效邏輯位準之間。因此，VH及VL被施加於該字元線WLi。PH_EN及PL_EN之有效及無效位準的頻率及期間決定該等脈衝寬度。VH及VL能夠在讀取操作期間改變，以改變最大脈衝高度及最小脈衝下限(floor)。
該等先前所述之實施例說明用以最大化未程式化的反熔絲記憶格之保持性的技術。該等字元線可被脈衝激發，以使未程式化的記憶格之閘極氧化物暴露至該讀取電壓最小化，且該等記憶格可在被致能之前與感測放大器去耦合。兩技術能減少流經該等未程式化的記憶格之閘極氧化物的穿隧電流之數量，同時減少電力消耗。
於該先前之敘述中，用於說明之目的，極多細節被提出，以便提供本發明之實施例的完全理解。然而，對於熟諳此技藝者將變得明顯的是這些特定的細節不是必需的，以便實行本發明。於其他情況中，熟知的電結構及電路係以方塊圖形式顯示，以便不會使本發明難理解。譬如，關於在此中所敘述的本發明之具體實施例是否被施行為軟體常式、硬體電路、韌體、或其組合之特定的細節未被提供。
本發明之實施例能被表示為儲存於機械可讀取媒體(亦被稱為電腦可讀取媒體、處理器可讀取媒體、或在其中具體化有電腦可讀取程式碼的電腦可用媒體)中之軟體產品。該機械可讀取媒體可為任何合適之有形的媒體，包括磁性、光學、或電儲存媒體，該媒體包括碟片、光碟唯讀記憶體(CD-ROM)、記憶體裝置(揮發性或非揮發性)、或類似儲存機件。該機械可讀取媒體能包含各種指令組、碼順序、架構資訊、或其他資料，其當執行時造成處理器施行根據本發明之具體實施例的方法中之步驟。那些普通熟諳該技藝將了解施行該敘述之發明所需要的其他指令及操作亦可被儲存在該機械可讀取媒體上。由該機械可讀取媒體所執行之軟體可與電路系統介接，以施行該等敘述之工作。
本發明之上述實施例係僅意欲當作範例。熟諳此技藝者可對該等特別的實施例施行變更、修改及變動，而不會自本發明之範圍脫離，本發明之範圍僅只藉由至此為止所附之申請專利範圍所界定。
10．．．存取電晶體
12．．．反熔絲裝置
14．．．閘極
16．．．頂板
18．．．主動區
20．．．閘極氧化物
22．．．擴散區域
24．．．擴散區域
30．．．反熔絲記憶格
32．．．閘極氧化物
33．．．閘極氧化物
34．．．基板通道區域
36．．．多晶矽閘極
38．．．側壁間隙壁
40．．．場氧化物區域
42．．．擴散區域
44．．．微摻雜擴散區域
46．．．位元線接點
48．．．主動區
50．．．虛線輪廓
52．．．導電鏈結
60．．．電晶體反熔絲記憶格
62．．．電晶體反熔絲記憶格
64．．．反熔絲電晶體
66．．．存取電晶體
100．．．位元線感測放大器
102．．．參考記憶格
103．．．參考記憶格
104．．．反熔絲記憶格
106．．．反熔絲記憶格
108．．．反熔絲記憶格
110．．．反熔絲記憶格
300．．．反熔絲記憶體陣列
302．．．反熔絲記憶格
304．．．反熔絲記憶格
306．．．隔離電晶體
308．．．隔離電晶體
310．．．預充電電路
312．．．參考充電電路
314．．．位元線感測放大器
316．．．預充電電晶體
318．．．預充電電晶體
328．．．p-通道電晶體
330．．．p-通道電晶體
332．．．n-通道電晶體
334．．．n-通道電晶體
400．．．反熔絲記憶體陣列
402．．．反熔絲電晶體
404．．．存取電晶體
406．．．反熔絲電晶體
408．．．存取電晶體
600．．．字元線記憶體
602．．．反熔絲記憶體陣列
604．．．字元線驅動器
606．．．電壓電路
608．．．脈衝控制電路
650．．．p-型電晶體
652．．．p-型電晶體
654．．．n-型電晶體
656．．．n-型電晶體
BL1．．．位元線
BL2．．．位元線
RWL1．．．字元線
RWL2．．．字元線
WL1．．．字元線
WL2．．．字元線
WL3．．．字元線
WL4．．．字元線
WLi．．．字元線
僅只當作範例，現在將參考所附圖示敘述本發明之具體實施例，其中：
圖1係DRAM型反熔絲記憶格之電路圖；
圖2係圖1之DRAM型反熔絲記憶格的平面式布局；
圖3係圖2之DRAM型反熔絲記憶格沿著剖線A-A的剖面視圖；
圖4A係可變厚度閘極氧化物反熔絲裝置之平面式布局；
圖4B係圖4A之可變厚度閘極氧化物反熔絲裝置的剖面視圖；
圖4C係一電晶體符號，代表圖4A及4B之可變厚閘極氧化物反熔合裝置；
圖5A係圖4A的反熔絲裝置在程式化條件之下的概要圖；
圖5B係圖4A之程式化的反熔絲裝置之概要圖；
圖5C係圖4A之程式化的反熔絲裝置在讀取狀態之下的概要圖；
圖5D係一概要圖，顯示程式化及未程式化的二電晶體反熔絲記憶格；
圖6係根據本具體實施例之單端型讀取模式的說明圖；
圖7係根據本具體實施例之差動讀取模式的說明圖；
圖8A係用以在依據本實施例的讀取操作中減少未程式化的反熔絲記憶格中之穿隧電流的方法之流程圖；
圖8B係單一電晶體反熔絲記憶體陣列之電路概要圖；
圖8C係一順序圖，顯示圖8B之記憶體陣列的操作；
圖9A係二電晶體反熔絲記憶體陣列之電路概要圖；
圖9B係一順序圖，顯示圖9A之記憶體陣列的操作；
圖10A係用以根據本具體實施例在讀取操作中減少未程式化的反熔絲記憶格中之穿隧電流的替換方法之流程圖；
圖10B係一順序圖，顯示依據圖10A之方法的圖8B之記憶體陣列的操作；
圖11係一順序圖，顯示依據本具體實施例之交替的脈衝字元線方案；
圖12係一順序圖，顯示依據本具體實施例之另一交替的脈衝字元線方案；
圖13係依據本實施例的脈衝式字元線記憶體之方塊圖；及，
圖14係依據本實施例的受控制字元線驅動器之電路概要範例。
BL1．．．位元線
BL2．．．位元線
WL1．．．字元線

Claims (26)

  1. 一種用以讀取程式化及未程式化的反熔絲記憶格之方法，包括：i)將連接至反熔絲記憶格之反熔絲裝置之選擇到的字元線驅動至讀取電壓；ii)回應於在該讀取電壓之該選擇到的字元線，使電耦合至該反熔絲裝置之位元線充電；iii)使該反熔絲裝置和該位元線去耦合；及iv)致使感測放大器能夠感測該位元線之電壓位準。
  2. 如申請專利範圍第1項之方法，另包括在驅動該選擇到的字元線之前，將該位元線及參考位元線預充電至第一供應電壓。
  3. 如申請專利範圍第2項之方法，其中，充電包括將參考電荷加到該參考位元線。
  4. 如申請專利範圍第2項之方法，其中，驅動包括將該位元線驅動至該第一供應電壓及第二供應電壓的其中一者，且將該參考位元線驅動至該第一供應電壓及該第二供應電壓的另一者。
  5. 如申請專利範圍第1項之方法，其中，去耦合包括使該位元線與該感測放大器之感測節點去耦合。
  6. 如申請專利範圍第5項之方法，其中，使該位元線去耦合包括關閉該位元線與該感測放大器的感測節點間之隔離電晶體。
  7. 如申請專利範圍第6項之方法，其中，該選擇到的 字元線被去能於去耦合之後。
  8. 如申請專利範圍第1項之方法，其中，該反熔絲記憶格包括連接在該位元線與該反熔絲裝置間之存取電晶體，且去耦合包括關閉該存取電晶體。
  9. 如申請專利範圍第1項之方法，其中，驅動包括以字元線脈衝激發方案來脈衝激發該選擇到的字元線。
  10. 如申請專利範圍第9項之方法，其中，該字元線脈衝激發方案包括單一脈衝。
  11. 如申請專利範圍第9項之方法，其中，該字元線脈衝激發方案包括具有固定寬度脈衝之字元線脈衝。
  12. 如申請專利範圍第9項之方法，其中，該字元線脈衝激發方案包括具有可變寬度脈衝之字元線脈衝。
  13. 如申請專利範圍第9項之方法，其中，該字元線脈衝激發方案包括具有局部脈衝之字元線脈衝。
  14. 如申請專利範圍第9項之方法，其中，該字元線之脈衝激發終止於去耦合之後。
  15. 一種用以讀取程式化及未程式化的反熔絲記憶格之方法，包括：i)使連接至反熔絲記憶格的反熔絲裝置之選擇到的字元線脈衝激發於第一電壓與第二電壓之間；ii)回應於該選擇到的字元線被脈衝激發，使電耦合至該反熔絲裝置之位元線充電；及iii)致使感測放大器能夠感測該位元線之電壓位準。
  16. 如申請專利範圍第15項之方法，其中，該選擇到 的字元線具有有固定寬度之脈衝。
  17. 如申請專利範圍第15項之方法，其中，該選擇到的字元線具有有可變寬度之脈衝。
  18. 如申請專利範圍第15項之方法，其中，該選擇到的字元線具有上升至該第一電壓及掉落至該第一電壓與該第二電壓間之第三電壓的脈衝。
  19. 如申請專利範圍第15項之方法，另包括在感測之前去耦合該反熔絲裝置。
  20. 如申請專利範圍第19項之方法，其中，該字元線之脈衝激發終止於去耦合之後。
  21. 如申請專利範圍第19項之方法，其中，去耦合包括使該位元線與該感測放大器之感測節點去耦合。
  22. 如申請專利範圍第19項之方法，其中，該反熔絲記憶格包括連接在該位元線與該反熔絲裝置間之存取電晶體，且去耦合包括關閉該存取電晶體。
  23. 一種反熔絲記憶體，包括：反熔絲記憶格，係連接至字元線及位元線；字元線驅動器，用來以至少一電壓位準驅動該等字元線；電壓電路，用以提供該至少一電壓位準；及脈衝控制電路，於讀取操作中用以使該等字元線驅動器致能及去能，以按照脈衝激發方案而提供該至少一電壓位準。
  24. 如申請專利範圍第23項之反熔絲記憶體，其中， 該脈衝控制電路以固定的間隔而使該等字元線驅動器致能及去能，以提供固定寬度之脈衝。
  25. 如申請專利範圍第24項之反熔絲記憶體，其中，該電壓電路提供中間電壓，且使該等字元線驅動器去能以提供該中間電壓，該中間電壓係大於VSS且小於最大讀取電壓。
  26. 如申請專利範圍第23項之反熔絲記憶體，其中，該脈衝控制電路以可變的間隔而使該等字元線驅動器致能及去能，以提供可變寬度之脈衝。
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