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TWI381531B - 記憶胞及其製造方法 - Google Patents

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TWI381531B
TWI381531B TW097119164A TW97119164A TWI381531B TW I381531 B TWI381531 B TW I381531B TW 097119164 A TW097119164 A TW 097119164A TW 97119164 A TW97119164 A TW 97119164A TW I381531 B TWI381531 B TW I381531B
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TW097119164A
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Tzu Hsuan Hsu
Hang Ting Lue
Original Assignee
Macronix Int Co Ltd
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Description

記憶胞及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶胞及其製造方法。
隨著積體電路技術的發展，為強化元件速度與功能，必須持續不斷地提升元件的積集度。以記憶體為例，資訊電子產品(如電腦、行動電話、數位相機或個人數位助理(Personal Digital Assistant，PDA))需要處理、儲存的資料日益增加，在這些資訊電子產品中所需的記憶體容量也就愈來愈大。對於這種尺寸變小而記憶體容量卻需要增加的情形，如何製造尺寸縮小、高積集度，又能兼顧其品質的記憶體元件是產業的一致目標。
典型的可電抹除且可程式唯讀記憶體係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。當記憶體進行程式化(Program)時，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極層之中。然而，當記憶胞逐步微縮之後，浮置閘極與控制閘極之間的電容面積縮小，驅動電流的大小往往不足以進行程式化、抹除或讀取操作。
雖然業界提出了雙閘極或三閘極結構的記憶胞來克服上述問題，以提高其電性表現，但是這種結構的記憶胞，造價高且製造流程複雜而產量(throughput)低。再者，在三閘極結構的記憶胞當中，由於在轉角處會產生漏電的情 況，特別是在高電場的操作下，漏電的情形會更嚴重，導致記憶體的可靠度與穩定度下降，降低製程的良率。
本發明提供一種記憶胞，其具有位在鳍狀結構上的一摻雜區/摻雜頂蓋層，用以解決在記憶胞的操作過程中產生漏電流的問題。
本發明提供一種記憶胞的製造方法，可降低具有鳍狀結構的每一記憶胞的階梯高度，並且增加記憶胞的積集度。
本發明提出一種記憶胞，設置於一基底上，此基底中具有多個隔離結構，且隔離結構於該基底中定義出至少一鰭狀結構，該鰭狀結構之上表面高於該些隔離結構之上表面。此記憶胞包括：一摻雜區、一閘極、一電荷陷入結構與一源極/汲極區。摻雜區位於鳍狀結構的一頂部且接近鳍狀結構之頂部的一表面，其中摻雜區具有一第一導電型。閘極設置於基底上，橫跨鰭狀結構。電荷陷入結構設置於閘極與鰭狀結構之間。源極/汲極區設置於閘極所裸露之鰭狀結構中，其中源極/汲極區具有一第二導電型且第一導電型與第二導電型不同。
依照本發明的較佳實施例所述之記憶胞，其中摻雜區之厚度最多為約100埃。
依照本發明的較佳實施例所述之記憶胞，其中摻雜區之摻雜濃度約為5×1018 ~5×1019 /cm3 。
依照本發明的較佳實施例所述之記憶胞，其中電荷陷入結構包括一電荷陷入層，且電荷陷入層的材質包括氮化 矽、氧化鋁或其他高介電常數材料。此外，電荷陷入結構包括一穿隧介電層，設置於電荷陷入層與鰭狀結構之間。又，穿隧介電層包括一能隙工程穿隧結構(bandgap engineered tunneling structure)。再者，能隙工程穿隧結構包括底氧化矽層/中間之氮化矽層/頂氧化矽層(ONO)結構。電荷陷入結構包括介於電荷陷入層與閘極之間的一阻擋介電層。
本發明又提出一種記憶胞，設置於一基底上，基底中具有多個隔離結構，隔離結構於基底中定義出至少一鰭狀結構，鰭狀結構之上表面高於隔離結構之上表面。此記憶胞包括：一閘極、一電荷陷入結構、一摻雜頂蓋區以及一源極/汲極區。閘極設置於基底上，橫跨鰭狀結構。電荷陷入結構設置於閘極與鰭狀結構之間。摻雜頂蓋層設置於鰭狀結構頂部與電荷陷入結構之間，其中摻雜頂蓋層具有一第一導電型。源極/汲極區設置於閘所裸露之鰭狀結構中，其中源極/汲極區具有一第二導電型且第一導電型與第二導電型不同。
依照本發明的較佳實施例所述之記憶胞，其中摻雜頂蓋層之厚度最多為約200埃。
依照本發明的較佳實施例所述之記憶胞，其中摻雜頂蓋層之摻雜濃度約為5×1018 ~5×1019 /cm3 。
依照本發明的較佳實施例所述之記憶胞，其中摻雜頂蓋層有複數個摻雜質位於鳍狀結構與摻雜頂蓋層之間的一介面上。
依照本發明的較佳實施例所述之記憶胞，其中電荷陷入結構包括一電荷陷入層，且電荷陷入層的材質包括氮化矽、氧化鋁或其他高介電常數材料。另外，電荷陷入結構包括一穿隧介電層，設置於電荷陷入層與鰭狀結構之間。此外，穿隧介電層包括一能隙工程穿隧結構。又能隙工程穿隧結構包括底氧化矽層/中間之氮化矽層/頂氧化矽層(ONO)結構。再者，電荷陷入結構包括介於電荷陷入層與閘極之間的一阻擋介電層。
本發明另提出一種記憶胞的製造方法，包括：提供一基底，於基底上進行一表面處理，以於基底中接近基底的一表面形成具有一第一導電型的一摻雜區。之後，移除部份基底以於基底中定義出複數個鳍狀結構。於鰭狀結構之間形成多個隔離結構，且隔離結構的上表面低於鰭狀結構的上表面。於基底上方形成一閘極結構，且閘極結構橫跨鳍狀結構，其中閘極結構包括橫跨鳍狀結構的一閘極，以及位於鳍狀結構與閘極間的一電荷陷入結構。於閘極結構所裸露出之鰭狀結構中形成具有一第二導電型的一源極/汲極區，其中第一導電型與第二導電型不同。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中電荷陷入結構與鳍狀結構直接接觸。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中摻雜區之厚度最多為約100埃。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中摻雜區之摻雜濃度約為5×1018 ~5×1019 /cm3 。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中表面處理包括一離子植入製程。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中形成閘極結構的步驟還包括：於基底上方形成一電荷陷入結構，之後，於電荷陷入結構上，形成一導電層。接著，圖案化導電層與電荷陷入結構，以形成橫跨鳍狀結構的閘極結構。此外，形成電荷陷入結構的方法包括依序於基底上形成一穿隧介電層、一電荷陷入層與一阻擋介電層。另外，穿隧介電層包括一能隙工程穿隧結構。又，能隙工程穿隧結構包括氧化矽/氮化矽/氧化矽(ONO)結構。再者，電荷陷入層的材質包括氮化矽、氧化鋁或其他高介電常數材料。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中移除部分基底的方法包括乾式蝕刻法。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中隔離結構的形成方法包括：於基底上形成一隔離材料層，填滿鰭狀結構之間的間隙，之後，移除部分隔離材料層，使隔離材料層的上表面低於鰭狀結構的上表面。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中底包括整體矽(bulk－Si)基底或絕緣層上有矽(SOI)基底。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中移除部份基底的步驟還包括：於基底上形成一圖案化罩幕層。之後調整(trimming)圖案化罩幕層。接著，以 圖案化罩幕層為罩幕，移除部分基底，繼之移除圖案化罩幕層。另外，圖案化罩幕層的材質包括氮化矽。又，調整步驟包括將基底浸置於熱磷酸。
本發明再提出一種記憶胞的製造方法，包括：提供一基底。之後，於基底上進行一表面處理，以於基底上形成具有第一導電型的複數個摻雜質的一摻雜多晶矽層。接著，移除部份摻雜多晶矽層與基底以於基底中定義出複數個鳍狀結構。之後於鰭狀結構之間形成多個隔離結構，且隔離結構的上表面低於鰭狀結構的上表面。又，於基底上方依序形成一電荷陷入結構與一導電層。接著，圖案化導電層、電荷陷入結構以及摻雜多晶矽層，其中導電層轉換成橫跨該鳍狀結構的一閘極，而摻雜多晶矽層則轉換成一摻雜頂蓋層。繼之，於閘極所裸露出之鰭狀結構中形成具有一第二導電型的一源極/汲極區，其中第一導電型與第二導電型不同。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中摻雜多晶矽層的摻雜質位於鳍狀結構與摻雜多晶矽層之間的一介面。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中摻雜多晶矽層之厚度最多為約200埃。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中摻雜多晶矽層之摻雜濃度約為5×1018 ~5×1019 /cm3 。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中摻雜多晶矽層的形成方法包括：於基底上方形成 一多晶矽層。之後，進行一離子植入製程，以於多晶矽層中植入摻雜質。接著，進行一熱製程以驅動摻雜質向鳍狀結構與摻雜多晶矽層之間的一介面移動。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中摻雜多晶矽層的形成方法包括：於基底上方形成一多晶矽層，並且同時臨場植入摻雜質於該多晶矽層中。之後進行一熱製程以驅動摻雜質向鳍狀結構與摻雜多晶矽層之間的一介面移動。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中形成電荷陷入結構的方法包括依序於基底上形成一穿隧介電層、一電荷陷入層與一阻擋介電層。此外，穿隧介電層包括一能隙工程穿隧結構。另外，能隙工程穿隧結構包括氧化矽/氮化矽/氧化矽(ONO)結構。再者，電荷陷入層的材質包括氮化矽、氧化鋁或其他高介電常數材料。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中移除部份基底的步驟還包括：於基底上形成一圖案化罩幕層。之後，調整(trimming)圖案化罩幕層。接著，以圖案化罩幕層為罩幕，移除部分基底。繼之，移除圖案化罩幕層。其中圖案化罩幕層的材質包括氮化矽。又，調整步驟包括將該基底浸置於熱磷酸。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中移除部分基底的方法包括乾式蝕刻法。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中隔離結構的形成方法包括：於基底上形成一隔離 材料層，填滿鰭狀結構之間的間隙。之後，移除部分隔離材料層，使隔離材料層的上表面低於鰭狀結構的上表面。
依照本發明的較佳實施例所述之記憶胞的製造方法，其中基底包括整體矽(bulk－Si)基底或絕緣層上有矽(SOI)基底。
於本發明中，藉由進行一表面處理以於鳍狀結構上形成一摻雜區或是一摻雜多晶矽頂蓋層，且具有導電型與源極/汲極區之間的通道區的導電型相互補，可以抑制鳍狀結構頂部轉角處的漏電流以改善記憶胞在操作過程中的電性表現。本發明更利用調整步驟微縮圖案化罩幕層，而於基底中形成具有鰭狀結構之記憶胞。以簡單且成本花費低的方法即可達成提高元件積集度的功效。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖1A至圖1G是繪示本發明一實施例之一種記憶胞的製造流程剖面圖。
請參照圖1A，本發明提出一種記憶胞的製造方法，先提供基底100，基底100例如是整體矽(bulk－Si)基底或者是絕緣層上有矽(SOI)基底。於基底100上，進行一表面處理102，以在基底100中形成一摻雜區104，且摻雜區104接近基底100之表面。值得住意的是，摻雜區104之導電型是與後續形成的記憶胞之通道區的導電型互補，以抑制因 為記憶胞操作時的邊角效應(corner edge effect)所造成的漏電流。亦即，當記憶胞具有n型的通道區時，則摻雜區104為p型導電型摻雜區，反之亦然。而位於基底100中摻雜區104的厚度則最多約為100埃。此外，摻雜區104之摻雜濃度約為5×1018 ~5×1019 /cm3 。再者，表面處理102包括一離子植入製程。
請參照圖1B，於基底100上形成一圖案化罩幕層115，圖案化罩幕層115材質例如是氮化矽，其形成方法例如是先以化學氣相沈積法於材料層110上形成一整層的罩幕材料層(未繪示)，然後利用微影蝕刻製程以形成之。
接著，請參照圖1C，調整(trimming)圖案化罩幕層115以微縮其尺寸。調整圖案化罩幕層115的方法例如是濕式蝕刻法，例如，將整個基底100浸置於熱磷酸中一段時間，使圖案化罩幕層115微縮至預定尺寸。在一實施例中，微影蝕刻製程之後所形成的圖案化罩幕層115例如是0.18 μm，而調整後的圖案化罩幕層115’的尺寸例如是微縮至0.05 μm。
之後，請參照圖1D，以圖案化罩幕層115’為罩幕，移除部分基底100，於基底100中定義出多個鰭狀結構100a。移除部分基底100的方法例如是乾式蝕刻法，如反應性離子蝕刻法。
繼而，請參照圖1E，移除圖案化罩幕層115’，於這些鰭狀結構100a之間形成多個隔離結構120。在移除圖案化罩幕層115’之前，例如是先以高密度電漿化學氣相沈積法，於基底100上形成一層隔離材料層(未繪示)，填入 鰭狀結構100a之間的間隙，隔離材料層的材質例如是氧化矽等介電材料。然後，移除部分絕緣材料，裸露出圖案化罩幕層115’，再利用濕式蝕刻法或乾式蝕刻法移除圖案化罩幕層115’。接著，移除部分絕緣材料，而形成上表面低於鰭狀結構100a的隔離結構120。
而後，請參照圖1F，於基底100上方形成電荷陷入結構130。電荷陷入結構130由下而上包括一層穿隧介電層133、一層電荷陷入層135與一層阻擋介電層137。其中，穿隧介電層133的材質包括氧化矽，其形成方法例如是化學氣相沈積法。請參照圖1F－1，穿隧介電層133還可以是一種能隙工程穿隧結構(bandgap engineered tunneling structure)，由下而上例如是由底氧化矽層133a/中間的氮化矽層133b/頂氧化矽層133c(ONO)所堆疊形成的結構，各層的形成方法可以是化學氣相沈積法。電荷陷入層135之材質例如是氮化矽，其形成方法例如是化學氣相沈積法。阻擋介電層137之材質例如是氧化矽，其形成方法例如是化學氣相沈積法。當然，穿隧介電層133及阻擋介電層137也可以是其他類似的材質。電荷陷入層135之材質並不限於氮化矽，也可以是其他能夠使電荷陷入於其中之材質，例如氧化鋁、氧化鉭、鈦酸鍶物或氧化鉿等高介電常數材料。
繼之，請參照圖1G，於基底100上形成一導電層150。之後，圖案化導電層150與電荷陷入結構130以形成一閘極結構155(請參照圖1G－1)，且閘極結構橫跨鰭狀結構100a。 導電層150的材質例如是摻雜多晶矽。之後，於閘極結構155所裸露出之鰭狀結構100a中形成源極/汲極區(請參照圖1G－1)，源極/汲極區可以是N型重摻雜區或是P型摻雜區，其形成方法例如是離子植入法。
上述實施例中，可以利用濕式蝕刻法調整圖案化罩幕層115，突破微影製程的限制，以形成每一個鳍狀結構的尺寸小於微影製程中所使用的光學機台的解析度，並且以簡單且低成本的方式形成鰭狀結構的記憶胞，達到提高元件積集度的效果。
另外，形成具有較小尺寸的鳍狀結構的方法，亦可以應用於圖案化摻雜多晶矽層以形成尺寸小到突破微影製程限制的閘極的製程中。因此，在微影製程以形成閘極結構155的過程中，形成相似於如圖1B中所示的圖案化罩幕層115的一圖案化罩幕層(未繪示)於摻雜多晶矽層上，且如同圖1C中調整圖案化罩幕層115成為圖案化罩幕層115’一般，調整位於摻雜多晶矽層上的圖案化罩幕層。之後，以調整後的圖案化罩幕層為罩幕，圖案化摻雜多晶矽層成為閘極結構155。因此，閘極結構155之尺寸小於微影製程中，光學機台的解析度，進而提高元件的積集度。再者，每一源極/汲極區的導電型與位於每一鳍狀結構頂部的摻雜區104a的導電型不同。因此，位於源極/汲極區之間的通道區的導電型與位於每一鳍狀結構頂部的摻雜區104a的導電型不同。如此一來，可以有效的抑制位於記憶胞頂部轉角的漏電流。
以下說明本發明提出之記憶胞的結構。圖1G－1繪示圖1G之記憶胞的三維立體圖。請參照圖1G－1與圖1G，記憶胞設置於基底100上。基底100可以是整體矽(bulk－Si)基底，也可以是絕緣層上有矽(SOI)基底。基底100中具有多個隔離結構120，這些隔離結構120於基底100中共同定義出至少一鰭狀結構100a。鰭狀結構100a之上表面高於這些隔離結構120之上表面。
記憶胞由閘極150、電荷陷入結構130以及源極/汲極區160所構成。閘極150設置於基底100上，橫跨鰭狀結構100a。閘極150的材質例如是摻雜多晶矽、金屬或金屬矽化物。
電荷陷入結構130設置於閘極150與鰭狀結構100a之間。電荷陷入結構130包括一層穿隧介電層133、一層電荷陷入層135與一層阻擋介電層137，由鰭狀結構100a向外，依序垂直地層疊。
穿隧介電層133與阻擋介電層137的材質例如是氧化矽或其他類似的介電材料。請參照圖1F－1，本圖是單獨地繪示電荷陷入結構130的部分，並放大其中之穿隧介電層133。穿隧介電層133可以是一種能隙工程穿隧結構，由下而上例如是氧化矽/氮化矽/氧化矽(ONO)的堆疊結構。在一實施例中，ONO堆疊結構底部的底氧化矽層133a厚度例如是小於等於20埃，或介於5~20埃之間，或者是介於10~20埃之間，也可以是小於等於15埃，或是介於10~15埃之間；中間的氮化矽層133b厚度例如是小於等於20 埃，或者是介於10~20埃之間；頂部的頂氧化矽層133c厚度例如是小於等於20埃，如介於10~20埃之間，或是介於15~20埃之間。電荷陷入層135之材質例如是氮化矽或是其他能夠使電荷陷入於其中之材質，例如氧化鋁、氧化鉭、鈦酸鍶物或氧化鉿等高介電常數材料。在一實施例中，穿隧介電層133之底氧化矽層133a的厚度例如是15埃，氮化矽層133b的厚度例如是20埃，頂氧化矽層133c的厚度例如是20埃，電荷陷入層135的厚度例如是70埃，阻擋介電層137的厚度例如是90埃。
源極/汲極區160分別設置於閘極結構155所裸露的鰭狀結構100a中。源極/汲極區160可以是摻雜有硼或硼、BF2 等P型摻質的P型摻雜區，或者也可以是摻雜有磷、砷等N型摻質的N型摻雜區。此外，在鳍狀結構頂部接近鳍狀結構的表面處，記憶胞還包括一摻雜區104(請參照圖1G)，此摻雜區104的導電型與源極/汲極區160(如圖1G－1)的導電型互補。在基底100中此摻雜區104的厚度最大約為100埃。此外，摻雜區104之摻雜濃度約為5×1018 ~5×1019 /cm3 。由於摻雜區104的導電型與記憶胞操作時源極/汲極區160之間的通道區的導電型互補，因此可防止鳍狀結構100a轉角處產生漏電流。同時，鳍狀結構的階梯高度降低，因此記憶胞的尺寸也隨之降低。
於本實施例中，表面處理是直接將摻雜質植入基底100之表面。然而，本發明並不受限於表面處理的施行方式。圖2A至圖2F是繪示依照本發明另一實施例之一種記 憶胞的製造流程剖面圖。請參照圖2A，提供一基底200，基底200例如是整體矽(bulk－Si)基底或者是絕緣層上有矽(SOI)基底。於基底200上，進行一表面處理。於此實施例中，表面處理的施行方式是以在基底200上形成一摻雜多晶矽層210，之後進行一熱製程以驅動摻雜多晶矽層210中的摻雜質向基底200與摻雜多晶矽層210之間的一介面移動。必需注意的是，摻雜多晶矽層210之導電型是與後續形成的記憶胞之通道區的導電型互補，以抑制因為記憶胞操作時的邊角效應(corner edge effect)所造成的漏電流。亦即，當記憶胞具有n型的通道區時，則摻雜多晶矽層210之導電型為p型，反之亦然。而形成摻雜多晶矽層210的方法包括於基底200上形成一多晶矽層(未繪示)，之後進行一離子植入製程以於多晶矽層中植入摻雜質。另一方面，形成摻雜多晶矽層210的方法還可包括當於基底200形成多晶矽層的同時，臨場植入摻雜質。而摻雜多晶矽層210之厚度最多為約200埃。此外，摻雜多晶矽層210之摻雜濃度約為5×1018 ~5×1019 /cm3 。
請參照圖2B，於摻雜多晶矽層210上形成一圖案化罩幕層215，圖案化罩幕層215材質與其形成方法與圖1B中的圖案化罩幕層115的材質與形成方法相似，因此不在此作贅述。請參照圖2C，調整圖案化罩幕層215以微縮其尺寸成為圖案化罩幕層215’。調整圖案化罩幕層215的方法與上述調整圖案化罩幕層115的方法相似，因此亦不在此作贅述。於一實施例中，微影蝕刻製程之後所形成的圖案 化罩幕層215例如是0.18 μm，而調整後的圖案化罩幕層215’的尺寸例如是微縮至0.05 μm。
之後，請參照圖2D，以圖案化罩幕層215’為罩幕，移除部分摻雜多晶矽層210與基底200，於基底200中定義出多個鰭狀結構200a。移除部分摻雜多晶矽層210與基底200的方法例如是乾式蝕刻法，如反應性離子蝕刻法。
繼而，請參照圖2E，移除圖案化罩幕層215’，於這些鰭狀結構200a之間形成多個隔離結構220。在移除圖案化罩幕層215’之前，例如是先以高密度電漿化學氣相沈積法，於基底200上形成一層隔離材料層(未繪示)，填入鰭狀結構200a之間的間隙，隔離材料層的材質例如是氧化矽等介電材料。然後，移除部分絕緣材料，裸露出圖案化罩幕層215’，再利用濕式蝕刻法或乾式蝕刻法移除圖案化罩幕層215’。接著，移除部分絕緣材料，而形成上表面低於鰭狀結構200a的隔離結構220。
而後，請參照圖2F，於基底200上方形成電荷陷入結構230。電荷陷入結構230由下而上包括一層穿隧介電層233、一層電荷陷入層235與一層阻擋介電層237。其中，穿隧介電層233的結構與材質以及其形成方法與穿隧介電層133之結構、材質與形成方法相似，因此不在此作贅述。而電荷陷入層235之材質與形成方法與前述的電荷陷入層135的材質與形成方法相似，因此也不在此作贅述。另外，阻擋介電層237之材質與其形成方法同樣的與上述的阻擋介電層137之材質與形成方法相似，亦不在此作贅述。
仍請參照圖2F，於基底200上方形成一導電層250。之後，圖案化導電層250、電荷陷入結構230與摻雜多晶矽層210以形成一閘極結構255(請參照圖2F－1)，且閘極結構255橫跨鰭狀結構200a。導電層250的材質例如是摻雜多晶矽。之後，於閘極結構255所裸露出之鰭狀結構200a中形成源極/汲極區(請參照圖2F－1)，源極/汲極區可以是N型重摻雜區或是P型摻雜區，其形成方法例如是離子植入法。
又，源極/汲極區的導電型與摻雜多晶矽層210之導電型不同。因此，位於源極/汲極區之間的通道區的導電型與摻雜多晶矽層210的導電型不同。因為位於鳍狀結構200a與摻雜多晶矽層210之間介面的摻雜質的導電型與通道區的導電型不同，所以可以完全抑制記憶胞的頂部轉角漏電流。
以下說明本發明提出之記憶胞的結構。圖2F－1繪示圖2F之記憶胞的三維立體圖。請參照圖2F－1與圖2F，記憶胞設置於基底200上。基底200可以是整體矽(bulk－Si)基底，也可以是絕緣層上有矽(SOI)基底。基底200中具有多個隔離結構220，這些隔離結構220於基底200中共同定義出至少一鰭狀結構200a。鰭狀結構200a之上表面高於這些隔離結構220之上表面。
記憶胞由閘極250、摻雜多晶矽頂蓋層210、電荷陷入結構230以及源極/汲極區260所構成。閘極250設置於基底200上，橫跨鰭狀結構200a。閘極250的材質例如是摻雜多晶矽、金屬或金屬矽化物。
電荷陷入結構230設置於閘極250與鰭狀結構200a之間。電荷陷入結構230包括一層穿隧介電層233、一層電荷陷入層235與一層阻擋介電層237，由鰭狀結構200a向外，依序垂直地層疊。
穿隧介電層233與阻擋介電層237的材質於穿隧介電層133以及阻擋介電層137之材質相似，因此不在此作贅述。另外，穿隧介電層233之結構與形成方法與穿隧介電層133之結構與形成方法相似，也不在此作贅述。
摻雜多晶矽頂蓋層210介於鳍狀結構200a的頂部與電荷陷入結構230之間，而摻雜多晶矽頂蓋層210之厚度最大約為200埃，且摻雜多晶矽頂蓋層210之摻雜濃度約為5×1018 ~5×1019 /cm3 。源極/汲極區260分別設置於閘極結構255所裸露的鰭狀結構200a中。源極/汲極區260可以是摻雜有硼或硼、BF2 等P型摻質的P型摻雜區，或者也可以是摻雜有磷、砷等N型摻質的N型摻雜區。值得注意的是，摻雜多晶矽頂蓋層210之導電型與源極/汲極區260之導電型是為互補。由於摻雜多晶矽頂蓋層的導電型與記憶胞操作時源極/汲極區260之間的通道區的導電型互補，因此可防止鳍狀結構200a轉角處產生漏電流。同時，鳍狀結構的階梯高度降低，因此記憶胞的尺寸也隨之降低。
接著說明本發明提出圖1G－1所繪示的記憶胞的操作方法。圖3A是繪示圖1G－1沿著線I－’，的剖面圖。圖3A與圖1G－1中相同的元件以相同的標號來表示，並省略其說明。
請參照圖3A與圖1G－1，電荷陷入結構130分別以第一電荷陷入結構130a與第二電荷陷入結構130b來表示，源極/汲極區160分別以第一摻雜區160a與第二摻雜區160b來表示。其中，第一電荷陷入結構130a包括鄰近第一摻雜區160a之第一儲存區A1與鄰近第二摻雜區160b之第二儲存區A2；第二電荷陷入結構130b包括鄰近第一摻雜區160a之第三儲存區A3與鄰近第二摻雜區160b之第四儲存區A4。
在一實施例中，對記憶胞進行程式化操作時，於閘極150施加足夠的電壓例如是16伏特左右；將第一摻雜區160a與第二摻雜區160b浮置或接地，在閘極150與基底100之鰭狀結構100a之間產生足夠的壓差，使電荷寄存於電荷陷入結構130a、130b中，以程式化此記憶胞。此程式化操作的模式例如是FN穿隧效應。
進行抹除操作時，於閘極150施加電壓例如是－16伏特左右；將第一摻雜區160a與第二摻雜區160b浮置或接地，在閘極150與基底100之鰭狀結構100a之間產生足夠的壓差，而使寄存於電荷陷入結構130a、130b中的電荷被抹除。其例如是將電洞注入或電子移除於電荷陷入結構130a、130b中，以抹除記憶胞。此抹除操作的模式可以是F－N穿隧效應。
進行讀取操作時，於閘極150施加電壓Vg，於第一摻雜區160a施加電壓Vs，於第二摻雜區160b施加電壓Vd，其中，電壓Vg大於電壓Vd，電壓Vd大於電壓Vs，以讀 取記憶胞。在一實施例中，電壓Vg例如是約5伏特，電壓Vs例如是約0伏特，電壓Vd例如是約1伏特。
根據本發明一實施例，操作記憶胞的操作方法中，第三電壓約為5伏特、第四電壓約為0伏特，而第五電壓約為1伏特。
在另一實施例中，對記憶胞進行程式化操作時，於閘極150施加第一電壓，於第一摻雜區160a施加第二電壓，於第二摻雜區160b施加第三電壓，其中，第一電壓大於第三電壓，第三電壓大於第二電壓，而將電荷注入靠近第二摻雜區160b之第二儲存區A2與第四儲存區A4。第一電壓例如是約10伏特，第二電壓例如是約0伏特，第三電壓例如是約5伏特。此程式化操作的模式例如是通道熱電子注入(Channel Hot Electron Injection)效應。
進行抹除操作時，則於閘極150施加第四電壓，於第一摻雜區160a施加第五電壓，於第二摻雜區160b施加第六電壓，其中，第六電壓大於第五電壓，第五電壓大於第四電壓，以抹除第二儲存區A2與第四儲存區A4之電荷。第四電壓例如是約－5伏特，第五電壓例如是約0伏特，第六電壓例如是約5伏特。抹除操作的模式例如是價帶導帶熱電洞穿隧(Band to Band Hot Hole tunneling)效應。
至於讀取操作時，則例如是以逆向讀取的方式，施加與程式化方向相反之逆向偏壓來讀取第二儲存區A2與第四儲存區A4的電荷儲存狀態。在一實施例中，例如是在閘極150施加第七電壓，在第一摻雜區160a施加第八電 壓，在第二摻雜區160b施加第九電壓，其中第七電壓大於第八電壓，第八電壓大於第九電壓，以讀取第二儲存區A2與第四儲存區A4之電荷。第七電壓例如是約5伏特，第八電壓例如是約1.6伏特，第九電壓例如是約0伏特。
當然，在進行程式化操作時，更可以於閘極150施加第一電壓，並且將上述原本施加於第一摻雜區160a的第二電壓改成施加於第二摻雜區160b，而將上述原施加於第二摻雜區160b的第三電壓，改為施加於第一摻雜區160a。其中，第一電壓大於第三電壓，第三電壓大於第二電壓，將電荷注入靠近第一摻雜區160a之第一儲存區A1與第三儲存區A3。第一電壓例如是約10伏特，第二電壓例如是約0伏特，第三電壓例如是約5伏特。程式化操作的模式例如是通道熱電子注入效應。
抹除第一儲存區A1與第三儲存區A3中的電荷，則可以在閘極150施加第四電壓，將上述之第六電壓改施加於第一摻雜區160a，將上述第五電壓改施加於第二摻雜區160b，其中，第六電壓大於第五電壓，第五電壓大於第四電壓，以抹除第一儲存區A1與第三儲存區A3之電荷。第四電壓例如是約－5伏特，第五電壓例如是約0伏特，第六電壓例如是約5伏特。上述抹除操作的模式例如是價帶導帶熱電洞穿隧效應。
讀取第一儲存區A1與第三儲存區A3的電荷儲存狀態，可以是同樣利用逆向讀取的方式，於閘極150施加第七電壓，將上述之第九電壓改施加於第一摻雜區160a，將 上述第八電壓改施加於第二摻雜區160b。其中，第七電壓大於第八電壓，第八電壓大於第九電壓，以讀取第一儲存區A1與第三儲存區A3之電荷。第七電壓例如是約5伏特，第八電壓例如是約1.6伏特，第九電壓例如是約0伏特。
換言之，上述記憶胞可以是一個記憶胞一位元的方式來存取資料(以FN穿隧來進行程式化與抹除操作)，或者也可以是一個記憶胞二位元的方式來存取資料(以通道熱電子注入效應進行程式化，以價帶導帶熱電洞穿隧效應進行抹除)，其端視元件的需求與設計而定。另外，由於保護層上方未有電荷陷入結構的存在，電荷陷入結構是分立於鰭狀結構兩側，更可以確保操作過程中，不會產生轉角處漏電流的情形。
接著說明本發明提出圖2F－1所繪示的記憶胞的操作方法。圖3B是繪示圖2F－1沿著線II－II’的剖面圖。圖3B與圖2F－1中相同的元件以相同的標號來表示，並省略其說明。圖1G中所繪示的記憶胞與圖2F所繪示的記憶胞的不同之處再於抑制鳍狀結構的頂部轉角漏電流的方法。在圖1G－1所繪示之記憶胞中，位於鳍狀結構頂部，且具有與源極/汲極間之通道區的導電型不同導電型的摻雜區104可以防止記憶胞的鳍狀結構頂部的轉角漏電流。圖2F－1所繪示的記憶胞中，摻雜多晶矽頂蓋層210具有與與源極/汲極間之通道區的導電型不同導電型的摻雜質，且摻雜質位於摻雜多晶矽頂蓋層210與鳍狀結構200a之間的介面，因此 可以成功的解決發生在鳍狀結構的轉角處的漏電流問題。即使圖1G－1中記憶胞之配置與圖2F－1中記憶胞之配置有些許不同，解決發生於鳍狀結構的轉角處的漏電流問題的概念是相同的。因此，於圖2F－1中所繪示的記憶胞的操作與圖1G－1中所繪示的記憶胞的操作相同，亦無須在此作贅述。
綜上所述，本發明提出的記憶胞，利用調整步驟縮小圖案化罩幕層，不但克服了微影製程的限制，也可以精確地掌控後續鰭狀結構的尺寸以及閘極的尺寸，有助於提高元件的積集度，同時也避免短通道效應的影響。且此方法簡單而便於控制，製作成本花費低。
再者，藉由進行一表面處理以在鳍狀結構上形成摻雜區或是於鳍狀結構上形成摻雜多晶矽頂蓋層，且摻雜區與摻雜多晶矽頂蓋層的導電型與源極/汲極區之間的通道區的導電互補，因此可抑制在鳍狀結構的頂部轉角處的漏電流，並且提升了記憶胞的電性表現。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200‧‧‧基底
100a、200a‧‧‧鰭狀結構
102‧‧‧表面處理
104‧‧‧摻雜區
115、115’、215、215’‧‧‧圖案化罩幕層
120、220‧‧‧隔離結構
130、230‧‧‧電荷陷入結構
133、233‧‧‧穿隧介電層
133a‧‧‧底氧化矽層
133b‧‧‧氮化矽層
133c‧‧‧頂氧化矽層
135、235‧‧‧電荷陷入層
137、237‧‧‧阻擋介電層
150、250‧‧‧閘極
155、255‧‧‧閘極結構
160、260‧‧‧源極/汲極區
160a、260a‧‧‧第一摻雜區
160b、260b‧‧‧第二摻雜區
210‧‧‧摻雜多晶矽層
A1、B1‧‧‧第一儲存區
A2、B2‧‧‧第二儲存區
A3、B3‧‧‧第三儲存區
A4、B4‧‧‧第四儲存區
圖1A至圖1G是繪示依照本發明一實施例之一種記憶胞的製造流程剖面圖。
圖1G－1繪示圖1G之記憶胞的三維立體圖。
圖2A至圖2F是繪示依照本發明另一實施例之一種記憶胞的製造流程剖面圖。
圖2F－1繪示圖2F之記憶胞的三維立體圖。
圖3A是繪示圖1G－1沿著線I－I’的剖面圖。
圖3B是繪示圖2F－1沿著線II－II’的剖面圖。
100‧‧‧基底
100a‧‧‧鰭狀結構
104‧‧‧摻雜區
120‧‧‧隔離結構
130‧‧‧電荷陷入結構
133‧‧‧穿隧介電層
135‧‧‧電荷陷入層
137‧‧‧阻擋介電層
150‧‧‧閘極

Claims (49)

  1. 一種記憶胞，設置於一基底上，該基底中具有多個隔離結構，該些隔離結構於該基底中定義出至少一鰭狀結構，該鰭狀結構之上表面高於該些隔離結構之上表面，該記憶胞包括：一摻雜區，位於該鳍狀結構的一頂部且接近該鳍狀結構之該頂部的一表面，其中該摻雜區具有一第一導電型；一閘極，設置於該基底上，橫跨該鰭狀結構；一電荷陷入結構，設置於該閘極與該鰭狀結構之間；以及一源極/汲極區，設置於該閘極所裸露之該鰭狀結構中，其中該源極/汲極區具有一第二導電型且該第一導電型與該第二導電型不同。
  2. 如申請專利範圍第1項所述之記憶胞，其中該摻雜區之厚度最多為約100埃。
  3. 如申請專利範圍第1項所述之記憶胞，其中該摻雜區之摻雜濃度約為5×1018 ~5×1019 /cm3 。
  4. 如申請專利範圍第1項所述之記憶胞，其中該電荷陷入結構包括一電荷陷入層，且該電荷陷入層的材質包括氮化矽、氧化鋁或其他高介電常數材料。
  5. 如申請專利範圍第4項所述之記憶胞，其中該電荷陷入結構包括一穿隧介電層，設置於該電荷陷入層與該鰭狀結構之間。
  6. 如申請專利範圍第5項所述之記憶胞，其中該穿隧介電層包括一能隙工程穿隧結構(bandgap engineered tunneling structure)。
  7. 如申請專利範圍第6項所述之記憶胞，其中該能隙工程穿隧結構包括底氧化矽層/中間之氮化矽層/頂氧化矽層(ONO)結構。
  8. 如申請專利範圍第6項所述之記憶胞，其中該電荷陷入結構包括介於該電荷陷入層與該閘極之間的一阻擋介電層。
  9. 一種記憶胞，設置於一基底上，該基底中具有多個隔離結構，該些隔離結構於該基底中定義出至少一鰭狀結構，該鰭狀結構之上表面高於該些隔離結構之上表面，該記憶胞包括：一閘極，設置於該基底上，橫跨該鰭狀結構；一電荷陷入結構，設置於該閘極與該鰭狀結構之間；一摻雜頂蓋層，設置於該鰭狀結構頂部與該電荷陷入結構之間，其中該摻雜頂蓋層具有一第一導電型；以及一源極/汲極區，設置於該閘所裸露之該鰭狀結構中，其中該源極/汲極區具有一第二導電型且該第一導電型與該第二導電型不同。
  10. 如申請專利範圍第9項所述之記憶胞，其中該摻雜頂蓋層之厚度最多為約200埃。
  11. 如申請專利範圍第9項所述之記憶胞，其中該摻雜頂蓋層之摻雜濃度約為5×1018 ~5×1019 /cm3 。
  12. 如申請專利範圍第9項所述之記憶胞，其中該摻雜頂蓋層有複數個摻雜質位於該鳍狀結構與該摻雜頂蓋層之間的一介面上。
  13. 如申請專利範圍第9項所述之記憶胞，其中該電荷陷入結構包括一電荷陷入層，且該電荷陷入層的材質包括氮化矽、氧化鋁或其他高介電常數材料。
  14. 如申請專利範圍第13項所述之記憶胞，其中該電荷陷入結構包括一穿隧介電層，設置於該電荷陷入層與該鰭狀結構之間。
  15. 如申請專利範圍第14項所述之記憶胞，其中該穿隧介電層包括一能隙工程穿隧結構。
  16. 如申請專利範圍第15項所述之記憶胞，其中該能隙工程穿隧結構包括底氧化矽層/中間之氮化矽層/頂氧化矽層(ONO)結構。
  17. 如申請專利範圍第15項所述之記憶胞，其中該電荷陷入結構包括介於該電荷陷入層與該閘極之間的一阻擋介電層。
  18. 一種記憶胞的製造方法，該方法包括：提供一基底；於該基底上進行一表面處理，以於該基底中接近該基底的一表面形成具有一第一導電型的一摻雜區；移除部份該基底以於基底中定義出複數個鳍狀結 構；於該些鰭狀結構之間形成多個隔離結構，該些隔離結構的上表面低於該鰭狀結構的上表面；於該基底上方形成一閘極結構，且該閘極結構橫跨該鳍狀結構，其中該閘極結構包括橫跨該鳍狀結構的一閘極，以及位於該鳍狀結構與該閘極間的一電荷陷入結構；以及於該閘極結構所裸露出之該鰭狀結構中形成具有一第二導電型的一源極/汲極區，其中該第一導電型與該第二導電型不同。
  19. 如申請專利範圍第18項所述之記憶胞的製造方法，其中該電荷陷入結構與該鳍狀結構直接接觸。
  20. 如申請專利範圍第18項所述之記憶胞的製造方法，其中該摻雜區之厚度最多為約100埃。
  21. 如申請專利範圍第18項所述之記憶胞的製造方法，其中該摻雜區之摻雜濃度約為5×1018 ~5×1019 /cm3 。
  22. 如申請專利範圍第18項所述之記憶胞的製造方法，其中該表面處理包括一離子植入製程。
  23. 如申請專利範圍第18項所述之記憶胞的製造方法，其中形成該閘極結構的步驟還包括：於該基底上方形成一電荷陷入結構；於該電荷陷入結構上，形成一導電層；以及圖案化該導電層與該電荷陷入結構，以形成橫跨該鳍狀結構的該閘極結構。
  24. 如申請專利範圍第23項所述之記憶胞的製造方法，其中形成該電荷陷入結構的方法包括依序於該基底上形成一穿隧介電層、一電荷陷入層與一阻擋介電層。
  25. 如申請專利範圍第24項所述之記憶胞的製造方法，其中該穿隧介電層包括一能隙工程穿隧結構。
  26. 如申請專利範圍第25項所述之記憶胞的製造方法，其中該能隙工程穿隧結構包括氧化矽/氮化矽/氧化矽(ONO)結構。
  27. 如申請專利範圍第24項所述之記憶胞的製造方法，其中該電荷陷入層的材質包括氮化矽、氧化鋁或其他高介電常數材料。
  28. 如申請專利範圍第18項所述之記憶胞的製造方法，其中移除部分該基底的方法包括乾式蝕刻法。
  29. 如申請專利範圍第18項所述之記憶胞的製造方法，其中該些隔離結構的形成方法包括：於該基底上形成一隔離材料層，填滿該些鰭狀結構之間的間隙；以及移除部分該隔離材料層，使該隔離材料層的上表面低於該鰭狀結構的上表面。
  30. 如申請專利範圍第18項所述之記憶胞的製造方法，其中該基底包括整體矽(bulk－Si)基底或絕緣層上有矽(SOI)基底。
  31. 如申請專利範圍第18項所述之記憶胞的製造方 法，其中移除部份該基底的步驟還包括：於該基底上形成一圖案化罩幕層；調整(trimming)該圖案化罩幕層；以該圖案化罩幕層為罩幕，移除部分該基底；以及移除該圖案化罩幕層。
  32. 如申請專利範圍第31項所述之記憶胞的製造方法，其中該圖案化罩幕層的材質包括氮化矽。
  33. 如申請專利範圍第31項所述之記憶胞的製造方法，其中該調整步驟包括將該基底浸置於熱磷酸。
  34. 一種記憶胞的製造方法，該方法包括：提供一基底；於該基底上進行一表面處理，以於該基底上形成具有第一導電型的複數個摻雜質的一摻雜多晶矽層；移除部份該摻雜多晶矽層與該基底以於該基底中定義出複數個鳍狀結構；於該些鰭狀結構之間形成多個隔離結構，該些隔離結構的上表面低於該鰭狀結構的上表面；於該基底上方依序形成一電荷陷入結構與一導電層；圖案化該導電層、該電荷陷入結構以及該摻雜多晶矽層，其中該導電層轉換成橫跨該鳍狀結構的一閘極，而該摻雜多晶矽層則轉換成一摻雜頂蓋層；以及於該閘極所裸露出之該鰭狀結構中形成具有一第二導電型的一源極/汲極區，其中該第一導電型與該第 二導電型不同。
  35. 如申請專利範圍第34項所述之記憶胞的製造方法，其中該摻雜多晶矽層的該些摻雜質位於該鳍狀結構與該摻雜多晶矽層之間的一介面。
  36. 如申請專利範圍第34項所述之記憶胞的製造方法，其中該摻雜多晶矽層之厚度最多為約200埃。
  37. 如申請專利範圍第34項所述之記憶胞的製造方法，其中該摻雜多晶矽層之摻雜濃度約為5×1018 ~5×1019 /cm3 。
  38. 如申請專利範圍第34項所述之記憶胞的製造方法，其中該摻雜多晶矽層的形成方法包括：於該基底上方形成一多晶矽層；進行一離子植入製程，以於該多晶矽層中植入該些摻雜質；以及進行一熱製程以驅動該些摻雜質向該鳍狀結構與該摻雜多晶矽層之間的一介面移動。
  39. 如申請專利範圍第34項所述之記憶胞的製造方法，其中該摻雜多晶矽層的形成方法包括：於該基底上方形成一多晶矽層，並且同時臨場植入該些摻雜質於該多晶矽層中；以及進行一熱製程以驅動該些摻雜質向該鳍狀結構與該摻雜多晶矽層之間的一介面移動。
  40. 如申請專利範圍第34項所述之記憶胞的製造方法，其中形成該電荷陷入結構的方法包括依序於該基 底上形成一穿隧介電層、一電荷陷入層與一阻擋介電層。
  41. 如申請專利範圍第40項所述之記憶胞的製造方法，其中該穿隧介電層包括一能隙工程穿隧結構。
  42. 如申請專利範圍第41項所述之記憶胞的製造方法，其中該能隙工程穿隧結構包括氧化矽/氮化矽/氧化矽(ONO)結構。
  43. 如申請專利範圍第40項所述之記憶胞的製造方法，其中該電荷陷入層的材質包括氮化矽、氧化鋁或其他高介電常數材料。
  44. 如申請專利範圍第34項所述之記憶胞的製造方法，其中移除部份該基底的步驟還包括：於該基底上形成一圖案化罩幕層；調整(trimming)該圖案化罩幕層；以該圖案化罩幕層為罩幕，移除部分該基底；以及移除該圖案化罩幕層。
  45. 如申請專利範圍第44項所述之記憶胞的製造方法，其中該圖案化罩幕層的材質包括氮化矽。
  46. 如申請專利範圍第44項所述之記憶胞的製造方法，其中該調整步驟包括將該基底浸置於熱磷酸。
  47. 如申請專利範圍第34項所述之記憶胞的製造方法，其中移除部分該基底的方法包括乾式蝕刻法。
  48. 如申請專利範圍第34項所述之記憶胞的製造方法，其中該些隔離結構的形成方法包括： 於該基底上形成一隔離材料層，填滿該些鰭狀結構之間的間隙；以及移除部分該隔離材料層，使該隔離材料層的上表面低於該鰭狀結構的上表面。
  49. 如申請專利範圍第34項所述之記憶胞的製造方法，其中該基底包括整體矽(bulk－Si)基底或絕緣層上有矽(SOI)基底。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100919576B1 (ko) * 2007-10-17 2009-10-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20100111163A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 비휘발성 메모리 소자
CN102034865B (zh) * 2009-09-30 2012-07-04 中国科学院微电子研究所 半导体器件及其制造方法
US8445340B2 (en) * 2009-11-19 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Sacrificial offset protection film for a FinFET device
CN102117828B (zh) * 2009-12-30 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
JP2012182369A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体記憶装置
US8580643B2 (en) * 2011-08-24 2013-11-12 Globalfoundries Inc. Threshold voltage adjustment in a Fin transistor by corner implantation
CN103000517B (zh) * 2011-09-09 2016-02-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9012975B2 (en) * 2012-06-14 2015-04-21 United Microelectronics Corp. Field effect transistor and manufacturing method thereof
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US9362277B2 (en) * 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US10177143B2 (en) * 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
TWI704690B (zh) * 2016-08-15 2020-09-11 聯華電子股份有限公司 半導體裝置以及其製作方法
US9660107B1 (en) 2016-08-31 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. 3D cross-bar nonvolatile memory
CN108122757B (zh) * 2016-11-29 2019-07-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US20070018201A1 (en) * 2005-07-22 2007-01-25 Michael Specht Non-volatile memory cells and methods for fabricating non-volatile memory cells
US20070052010A1 (en) * 2005-09-05 2007-03-08 Tzu-Hsuan Hsu Memory cell and method for manufacturing the same
US7298004B2 (en) * 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07336120A (ja) 1994-06-14 1995-12-22 Daiichi Denpa Kogyo Kk 自動車用アンテナ取付装置
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6787402B1 (en) 2001-04-27 2004-09-07 Advanced Micro Devices, Inc. Double-gate vertical MOSFET transistor and fabrication method
JP4809545B2 (ja) 2001-05-31 2011-11-09 株式会社半導体エネルギー研究所 半導体不揮発性メモリ及び電子機器
CN1188909C (zh) 2002-02-25 2005-02-09 力旺电子股份有限公司 一种非易失性存储单元的编程及擦除方法
US6885055B2 (en) 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US6838322B2 (en) 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US7172943B2 (en) 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
JP2005086024A (ja) 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
KR100515061B1 (ko) 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
US7005700B2 (en) 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
DE102004006505B4 (de) 2004-02-10 2006-01-26 Infineon Technologies Ag Charge-Trapping-Speicherzelle und Herstellungsverfahren
US7115947B2 (en) 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
US7355233B2 (en) 2004-05-12 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for multiple-gate semiconductor device with angled sidewalls
US7288805B2 (en) 2005-02-24 2007-10-30 International Business Machines Corporation Double gate isolation
KR100645065B1 (ko) * 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
JP2007018588A (ja) * 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
US7375394B2 (en) 2005-07-06 2008-05-20 Applied Intellectual Properties Co., Ltd. Fringing field induced localized charge trapping memory
US7384838B2 (en) 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US7298004B2 (en) * 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US20070018201A1 (en) * 2005-07-22 2007-01-25 Michael Specht Non-volatile memory cells and methods for fabricating non-volatile memory cells
US20070052010A1 (en) * 2005-09-05 2007-03-08 Tzu-Hsuan Hsu Memory cell and method for manufacturing the same

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Publication number Publication date
US8252654B2 (en) 2012-08-28
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