CN102891184A

CN102891184A - 非易失性存储器以及其制作方法

Info

Publication number: CN102891184A
Application number: CN2011102013464A
Authority: CN
Inventors: 黄启政; 施秉嘉; 王志铭; 黄骏松; 李祥丞; 林志宏; 许尧凯
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-07-19
Filing date: 2011-07-19
Publication date: 2013-01-23
Anticipated expiration: 2031-07-19
Also published as: CN102891184B

Abstract

本发明提供一种非易失式存储器及其制作方法。该非易失性存储器包括基底、两电荷捕捉结构、栅极介电层、栅极以及两掺杂区。两电荷捕捉结构分开地设置在基底上，栅极介电层设置于基底上，且位于两电荷捕捉结构之间。栅极设置于栅极介电层以及电荷捕捉结构上，其中两电荷捕捉结构突出于栅极两侧。两掺杂区则设置于栅极两侧的基底中。

Description

非易失性存储器以及其制作方法

技术领域

本发明涉及一种非易失式存储器与其制作方式，特别来说，是涉及一种具有突出于栅极外的电荷捕捉结构的非易失式存储器与其制作方法。

背景技术

通常用来储存数据的半导体存储器元件可分成易失性元件以及非易失性元件。当供应电源中断时，易失性存储器元件中的储存数据会遗失，但非易失性存储器元件即使供应电源已经中断，也会保存储存的数据。因此，当供应电源无法一直供应或是经常中断时，或是当元件仅需求低电压时，例如是移动电话、储存音乐及/或影像的存储卡以及其他应用装置，大多会使用非易失性存储器元件。

已知的非易失性存储器是以掺杂的多晶硅(poly silicon)作为浮动栅极(floating gate)与控制栅极(control gate)。当存储器进行程序化(program)时，注入浮动栅极的电荷会均匀分布于整个多晶硅浮动栅极中。然而，当多晶硅浮动栅极层下方的穿隧氧化层(tunneling oxide)有缺陷时，就会容易造成漏电流，影响元件的可靠度。近几年来，厂商研发出一种电荷捕捉层(chargetrapping layer)以取代已知非易失性存储器中的浮动栅极。此电荷捕捉层的材料通常是氮化硅(silicon nitride)。而在电荷捕捉层的上下通常各会设置有一层氧化硅(silicon oxide)，而形成一种具有氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ONO)的堆叠式结构(stacked structure)。具有这种堆叠式结构的非易失式存储器可称为「硅/氧化硅/氮化硅/氧化硅/硅(silicon-oxide-nitride-oxide-silicon，SONOS)」存储单元。

已知的硅/氧化硅/氮化硅/氧化硅/硅存储单元可通过正向读取(forwardread)与反向读取(reverse read)，将电子储存于电荷捕捉层的左侧或右侧。然而，随着半导体元件的日益缩小，电荷捕捉层的体积也逐渐缩小，所能储存的电荷也越来越少，而这将增加存储器在运作时读取或写入时的失误，而影响了产品的可靠度。

发明内容

本发明于是提出一种非易失性存储器与其制作方式，以避免前述问题，并具有优选的电性表现。

根据本发明的实施例，提供一种非易失式存储器。此非易失性存储器包括基底、两电荷捕捉结构、栅极介电层、栅极以及两掺杂区。两电荷捕捉结构分开地设置在基底上，栅极介电层设置于基底上，且位于两电荷捕捉结构之间。栅极设置于栅极介电层以及电荷捕捉结构上，其中两电荷捕捉结构水平地突出于栅极两侧。两掺杂区则设置于栅极两侧的基底中。

根据本发明另一实施例，提供一种非易失式存储器。此非易失性存储器包括基底、两电荷捕捉结构、栅极介电层、栅极以及两掺杂区。两电荷捕捉结构分开地设置在基底上。栅极介电层设置于基底上，且位于两电荷捕捉结构之间。栅极设置于栅极介电层以及电荷捕捉结构上。间隙壁设置于栅极侧壁以及两电荷捕捉结构上，且与两电荷捕捉结构切齐。两掺杂区设置于栅极两侧的基底中。

根据本发明另一实施例，提供一种非易失式存储器的制作方法。首先提供基底，接着于基底上依序形成图案化复合层以及栅极层。然后图案化栅极层，以形成栅极。接着于图案化复合层以及栅极上形成物质层。最后图案化物质层以及图案化复合层，使得图案化复合层形成两电荷捕捉结构，物质层形成间隙壁。

由于本发明的电荷捕捉结构以及第一间隙壁是在同一蚀刻步骤中形成，因此电荷捕捉结构会水平突出于栅极两侧，从而得到较大体积的电荷捕捉结构。

附图说明

图1至图7绘示了本发明第一实施例中非易失性存储器的制作方法示意图。

图8至图10绘示了本发明第二实施例中非易失性存储器的制作方法示意图。

附图标记说明

300 基底 312 栅极层

302 第一介电层 313 栅极

304 电荷捕捉层 314 物质层

305 电荷捕捉结构 315 第一间隙壁

305a

305b

306 第二介电层 316 浅掺杂区

308 沟槽 317 栅极介电层

309 第五介电层 318 第二间隙壁

310 第三介电层 320 源极/漏极区

311 第四介电层 322 非易失性存储器

具体实施方式

为使本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图7，所绘示为本发明第一实施例中非易失性存储器的制作方法示意图。如图1所示，首先提供基底300，例如是硅基底(siliconsubstrate)、外延硅基底(epitaxial silicon substrate)、硅锗半导体基底(silicongermanium substrate)、碳化硅(silicon carbide substrate)基底或硅覆绝缘(silicon-on-insulator，SOI)基底。接着，在基底300上依序形成第一介电层302、电荷捕捉层304以及第二介电层306。于本发明的实施例中，第一介电层302和第二介电层306例如是氧化硅，而电荷捕捉层304则包括氮化硅(silicon nitride)、钽氧化层(tantalum oxide)、钛酸锶层(strontium titanate)或铪氧化层(hafnium oxide)等，但并不以此为限，在实施例中，电荷捕捉层304可以包括多晶硅或其他适合材料。此外，第一介电层302例如可以用热氧化的方式形成于基底300上，或者亦可用化学气相沉积(chemical vapordeposition，CVD)的方式形成。电荷捕捉层304可以对第一介电层302氮化的方式来形成，或者以化学气相沉积形成。第二介电层306则例如是用化学气相沉积的方式形成。

如图2所示，图案化第二介电层306以及电荷捕捉层304，以使第二介电层306、电荷捕捉层304与第一介电层302形成图案化复合层，且此图案化复合层中具有沟槽308，并暴露出部分的第一介电层302。于实施例中，可以先在第二介电层306上形成图案化光致抗蚀剂层(图未示)，并以此图案化光致抗蚀剂层为掩模进行蚀刻工艺，此蚀刻工艺会移除部分的第二介电层306以及电荷捕捉层304，并停止在第一介电层302上，而不蚀刻第一介电层302。而于另一实施例中，此蚀刻工艺亦可去除未被图案化光致抗蚀剂层(图未示)覆盖的第一介电层302，以暴露出部分的基底300。

如图3所示，在基底300上依序形成第三介电层310以及栅极层312。第三介电层310会共形地形成于沟槽308中，但并不完全填满沟槽308。第三介电层310例如是氧化硅层，并可以原位蒸汽处理法(in-situ steamgeneration，ISSG)形成，以形成薄且品质良好的第三介电层310。于本发明的优选实施例中，第三介电层310以及第二介电层306包括相同的材料，例如二氧化硅，因此形成了第三介电层310后，第三介电层310会和第二介电层306融合(fuse)而一起形成第四介电层311。此第四介电层311具有非均匀的厚度，其中位于沟槽308底部的厚度会小于位于电荷捕捉层304上的厚度。栅极层312会位于第四介电层311上，并完全填满沟槽308。栅极层312可以包括各种导电材料，例如是多晶硅或是金属，并透过例如低压化学沉积法(low pressure CVD，LPCVD)的方式形成。

如图4所示，图案化栅极层312以形成栅极313。栅极313的宽度W1会大于沟槽308的宽度W2，使得部分的栅极313会位于第四介电层311以及电荷捕捉层304上方。须注意的是，在此图案化步骤中主要图案化栅极层312，顶多因为蚀刻选择比而造成第四介电层311有些许的损失但不会完全移除第四介电层311，且完全不会移除电荷捕捉层304以及第一介电层302。

如图5所示，接着于基底300上全面形成物质层314，以覆盖在栅极313以及第四介电层311上。物质层314例如是二氧化硅(SiO₂)、氮化硅(SiN)或是氮氧化硅(SiON)等，但不以上述为限。

如图6所示，进行至少一各向异性蚀刻工艺，以形成第一间隙壁315及电荷捕捉结构305。例如进行干蚀刻步骤以同时蚀刻位于栅极313两侧的物质层314、第四介电层311、电荷捕捉层304以及第一介电层302，使得残留于第四介电层311上的物质层314形成第一间隙壁315，而蚀刻后的第四介电层311、电荷捕捉层304以及第一介电层302则形成两个电荷捕捉结构305a、305b分别位于栅极313的两侧。

如图7所示，接着以栅极313、第一间隙壁315以及电荷捕捉结构305为掩模进行离子注入工艺，以在基底300中形成浅掺杂区(light dopingregion)316。然后，在第一间隙壁315以及电荷捕捉结构305的侧壁上形成第二间隙壁318，并以栅极313、第二间隙壁318为掩模，以在基底300中形成源极/漏极区320，而完成了本发明非易失性存储器322的制作。

如图7所示，本发明的非易失性存储器322至少包括有基底300、两电荷捕捉结构305a、305b、栅极介电层317、栅极313、第一间隙壁315以及源极/漏极区320。电荷捕捉结构305a、305b分开地设置在基底300上，并均具有氧化硅/氮化硅/氧化硅(ONO)堆叠结构。举例来说，电荷捕捉结构305a的ONO堆叠结构是由部分的第一介电层302、左侧的电荷捕捉层304以及部分的第四介电层311组成。而电荷捕捉结构305b的ONO堆叠结构是由部分的第一介电层302、右侧的电荷捕捉层304以及部分的第四介电层311组成。栅极介电层317设置在两电荷捕捉结构305a、305b之间的基底300上，并位于栅极313以及基底300之间，并由部分的第四介电层311以及部分的第一介电层302所组成。栅极313设置于栅极介电层317以及部分电荷捕捉结构305a、305b上。第一间隙壁315设置于栅极313的侧壁并位于电荷捕捉结构305上。源极/漏极区320则是设置于栅极313相对两侧的基底300中。

由于本发明的电荷捕捉结构305并非和栅极313一起形成，而是在图案化步骤中与第一间隙壁315一起形成(请参考图6)，故电荷捕捉结构305会和第一间隙壁315共平面(co-planar)地切齐，并水平突出于栅极313两侧。相较于已知电荷捕捉结构会切齐于栅极，本发明的电荷捕捉结构305具有较大的宽度与体积，故在进行程序编译时可以攫取更多的电子，且可降低热电子被第一间隙壁315或第二间隙壁318捕捉的机率，进而提升的产品的品质。于本发明的实施例中，栅极313的宽度W1例如是220纳米(nm)，第一间隙壁315的宽度W3例如是15纳米，而电荷捕捉结构305的宽度W4例如是30纳米。

值得注意的是，在前述制作过程中，若在图2中的蚀刻工艺移除未被图案化光致抗蚀剂层覆盖的第一介电层302而暴露出基底300，可以得到另一实施例的非易失性存储器322。在此实施例中，栅极介电层317仅由较薄的第四介电层311所组成，和图7的实施例相比，其栅极介电层317较薄，亦即为第三介电层310的厚度，更可降低元件的驱动电压。

请参考图8至图10，所绘示为本发明第二实施例中非易失性存储器的制作方法示意图。如图8所示，首先提供基底300，并于基底300上依序形成第一介电层302以及电荷捕捉层304。基底300、第一介电层302以及电荷捕捉层304的实施方式和第一实施例大致相同，在此不再赘述。接着如图9所示，图案化电荷捕捉层304，以使第一介电层302与电荷捕捉层304形成图案化复合层，且此图案化复合层中具有沟槽308，并暴露出部分的第一介电层302。如图10所示，然后在基底300上全面形成第五介电层309，此第五介电层309同样会覆盖在电荷捕捉层304以及沟槽308中，最后在第五介电层309上形成栅极层312，而形成了类似于图3的结构，最后再进行图4至图7的工艺。而于另一实施例中，在图9所进行的蚀刻步骤，亦可以去除部分的第一介电层302以暴露出基底300，而可以得到较薄厚度的栅极介电层317，亦即为第五介电层309的厚度。

综上所述，本发明提供了一种非易失式存储器的结构以及其制作方法。由于电荷捕捉结构以及第一间隙壁是在同一蚀刻步骤中形成，因此电荷捕捉结构会水平突出于栅极两侧，而得到较大体积的电荷捕捉结构。此外，本发明所提供的非易失式存储器的制作方法，可相容于现有制作金属氧化物半导体(MOS)的工艺，例如从图3开始即可整合于现有制作金属氧化物半导体的工艺，故本发明的制作方法仅需要额外增加一道光刻工艺即可完成(图1至图2)，可节省许多成本，并能制造出优异表现的产品。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种非易失式存储器，包括：

基底；

两电荷捕捉结构，分开地设置在该基底上；

栅极介电层，设置于该基底上，且位于该两电荷捕捉结构之间；

栅极，设置于该栅极介电层以及该两电荷捕捉结构上，其中该两电荷捕捉结构突出于该栅极的两侧；以及

两掺杂区，设置于该栅极两侧的该基底中。

2.如权利要求1所述的非易失式存储器，其中该两电荷捕捉结构包括氧化硅/氮化硅/氧化硅结构。

3.如权利要求1所述的非易失式存储器，还包括至少一第一间隙壁，该第一间隙壁设置于该栅极的侧壁以及该两电荷捕捉结构上。

4.如权利要求3所述的非易失式存储器，其中该第一间隙壁与该两电荷捕捉结构切齐。

5.如权利要求3所述的非易失式存储器，还包括第二间隙壁，该第二间隙壁设置于该第一间隙壁以及该电荷捕捉结构的侧壁。

6.一种非易失式存储器，包括：

基底；

两电荷捕捉结构，分开地设置在该基底上；

栅极，设置于该栅极介电层以及该电荷捕捉结构上；

至少一第一间隙壁，设置于该栅极的侧壁以及该两电荷捕捉结构上，且与该两电荷捕捉结构切齐；以及

两掺杂区，设置于栅极两侧的基底中。

7.如权利要求6所述的非易失式存储器，其中该两电荷捕捉结构包括氧化硅/氮化硅/氧化硅结构。

8.如权利要求6所述的非易失式存储器，其中该两电荷捕捉结构突出于该栅极的两侧。

9.如权利要求6所述的非易失式存储器，还包括第二间隙壁，该第二间隙壁设置于该第一间隙壁以及该电荷捕捉结构的侧壁。

10.一种非易失式存储器的制作方法，包括：

提供基底；

于该基底上依序形成图案化复合层以及栅极层；

图案化该栅极层，以形成栅极；

于该图案化复合层以及该栅极上形成物质层；以及

图案化该物质层以及该图案化复合层，使得该图案化复合层形成两电荷捕捉结构，该物质层形成间隙壁。

11.如权利要求10所述的非易失式存储器的制作方法，其中形成该图案化复合层的方法包括：

于该基底上依序形成第一介电层、电荷捕捉层以及第二介电层；

图案化该第二介电层以及该电荷捕捉层，以形成沟槽；以及

于该沟槽中形成第三介电层。

12.如权利要求10所述的非易失式存储器的制作方法，其中形成该图案化复合层的方法包括：

图案化该第二介电层、该电荷捕捉层以及该第一介电层，以形成沟槽；以及

于该沟槽中形成第三介电层。

13.如权利要求10所述的非易失式存储器的制作方法，其中形成该图案化复合层的方法包括：

于该基底上依序形成第一介电层以及电荷捕捉层；

图案化该电荷捕捉层，以形成沟槽；以及

于该沟槽中形成第三介电层。

14.如权利要求10所述的非易失式存储器的制作方法，其中形成该图案化复合层的方法包括：

于该基底上依序形成第一介电层以及电荷捕捉层；

图案化该电荷捕捉层以及该第一介电层，以形成沟槽；以及

于该沟槽中形成第三介电层。

15.如权利要求10所述的非易失式存储器的制作方法，其中图案化该栅极时，不图案化该图案化复合层。

16.如权利要求10所述的非易失式存储器的制作方法，其中图案化该物质层以及该图案化复合层的步骤，包括各向异性蚀刻步骤。

17.如权利要求10所述的非易失式存储器的制作方法，还包括形成第二间隙壁于该间隙壁以及该电荷捕捉结构的侧壁。

18.如权利要求10所述的非易失式存储器的制作方法，还包括形成两掺杂区位于该栅极两侧的该基底中。

19.如权利要求10所述的非易失式存储器的制作方法，其中各该电荷捕捉结构包括氧化硅/氮化硅/氧化硅结构。

20.如权利要求10所述的非易失式存储器的制作方法，其中该栅极包括多晶硅或金属。