TWI379401B - Thin film memory device having a variable resistance - Google Patents

Description

1379401 =裝置101為圖1之中的儲存裝置，使圖i所示之上電極 3的其t之-連接於_⑽，並使另外—㈣極 ^ 二。若施加電雜（電壓砸）日夺，藉以使端點1〇2相對於^ 地、咸丨，、有正電性’則儲存裝置1〇1之電阻將如圖9 (b)所示般 也減小。相反地，若施加電脈衝（電壓_E1)時 ^ ⑽具有負電性，則儲存裝置101 i ιοί =儲f」01之中的箭號方向流動時，則將使儲^ H)1的電阻減小。右所施加之電脈衝足以使電流逆著圖9 =之儲存裝置1G1之巾崎號方向流動時，畴使儲存 若將如第一實施例所述，電阻的變動實質為蚊:因此， 可作為記憶體單元使用。 f罝就 徐夕二如目1Q (a)所示’若對端點1Q2施加電壓大小小於電趾 (IEOI<lEi') ^ 1〇 如電阻而變化的輸出電流1⑽。亦即是， J 10 (b)所不，若儲存裝置101的電阻為電阻如，則輸 電流—。若儲存裝置1Q1的電阻為電阻Rb 是，為Λ之輸出電流lQut (Ib〈Ia)。可理_ 現電_大小充分低於電脈衝的】 ====二可輸出隨著儲存於储存;置= 〈整體構造〉. 構造圖11顯示根據本發明之第二實施例的記憶體電路_之整體 在1路2G0中，利用隨著所施加 的電阻變化而將—位元資料儲存於_之中r此 1379401 記憶體陣列201、位址緩衝器202、列解碼器203、字元線驅動器 204、行解碼器205、及寫入/讀取部206。記憶體陣列2〇1係設 有呈矩陣狀排列之記憶體單元MCm、MCU2、MCm、及MC122叹 電晶體ΊΉ、Ή2、T2卜及T22、字元線W1及W2、位元線B1及 B2、與電鍍線P1及P2。各記憶體單元MC111、Μαΐ2、齓121、及 MC122之構造如圖9 (a)所示，且記憶體單元之中的儲存裝置1〇ι 之電阻係根據所施加之電脈衝而增大或減小，俾儲存一位元次 料。當對其閘極施加電壓時，則各電晶體Tn、T12、了2卜及1 將變成導通。將來自外界之位址錢働職輸人到健 202，而位址缓衝器202係輸出列位址信號R〇w至列解碼器2 °， f輸出行位址信號COLUMN至行解碼器2〇5。列解碼器哪⑽撼 ^自位址緩衝器搬之列位址信號„而選擇字元線们及 二中之一。字元線驅動器204係啟動由列解碼器2〇3所 二線。行解 2〇5係根據來自位址緩衝器挪的行位址 COLUMN而選擇的位元線B1及B2其中之一與電鑛線ρι及四2 寫入取部206係具備儲存模式與重現模式。在儲i 杈式中，寫入/讀取部206係根據從外界所輸入之一位 而對行解碼器205所選擇之位元線施加電脈衝，並使行解== 戶f選擇之電麟的電轉似接地電位。在魏模式巾，；。入/ 議所選擇之電糊出當作一位元心

在此假設：記憶體單元MC111之位址為「n MC112之位址為「12」、記憶體單元 」。己H 體^隨；她為「22」。在各位址中，第=2」數 「列位址」且第-位數的數字代表「躲址」。 谈予代表 〈記憶體陣列的内部構造〉 間的圖U所示之記憶體陣列2〇1之中的各個電路元件之 21 1379401 在°己憶體單元MC111中，使雷曰㈣rpn Μ 102、且使電錢線P1連接於端點1{)3; 1、> =接於端點 T11的源極、且使字元磕w 便位兀線81連接於電晶體 在記憶體單ΙΐΓ中連； 102、且使電鍍線P1連接於端:的於端點 102、且使梳線Ρ2連接於端點⑽日。;於端點 在記憶體單= ° ；L2 ^fr/2 ^Β：ιτ2ΐ^ϊίίΐ?? 使字元㈣連接於電晶體Τ22的閘2 將各ίί 2圖ii之記‘陵猶路200所執行的操作。在此假嗖· 將各5己隐體早兀MC11卜MC112、MC121、及irm /假 101之電阻初始化成電阻Rb。 ⑽之中的儲存裝置 [選擇操作] ADDINS先而勃5己憶联體電路2〇0係'根據從外界所輸入之位址抒 ADDRE^而執仃選擇記憶體單元之選擇操作。 1口就 假設：將代表記憶體單元MC1U之位 號ADDRESS輪入至位址緩衝器2〇 」 址信號_ss而輸出代表列位址Γ1」之歹 ㈣:參見地信號咖至行解碼 信號™而S5L1。二係根據位址緩衝器202所輪出之列位址 壓二ΐ;=對列解碼器203所選擇之字湖施加電 由於經由字元線W1對電晶體T11及T21的閘極施加電壓，故 22 1379401 電晶體Til及T21兩者皆變成導通。 另一方面，行解碼器2〇5係根據位址緩衝器 位址域COLUMN而選擇位元線β1與電鍍線打。 輸出之行 ，入/讀取部2〇6係根據其操作模 擇之各位猶B1與魏線P1^預定 謂知咖所選 [儲存模式] ’電梦ίΤΖ式中’寫入/讀取部206使行解碼器咖所選摆夕 電鍍線Ρ1的電位降低至接地電位。 所之 其次’將欲儲存於記憶體單元之中的一 輸入取部咖。在^ m卜界 對行ϊίί據Γ界所輸入之一位 Di 選擇之位元線B1施加電脈衝。由於一位元資祖 之祿，將施加於位元線β1的電脈衝假設為具有100、ns 之脈衝寬度與-4V之電壓的負極性脈衝。 〜、百1〇〇 ns 憶體iff中 的負極性脈衝施加於記 之中的儲存“ in/，存裝置1G。因此，記憶體單元》11 Ra。 裝置〇1之電阻將變成低於電阻Rb (初始值）的電阻 假設：當一位元資料m代表「 不對位元線B1施加電脈衝的話，則就 裝置义之電阻將保持為::則。_早禮111之中的儲存 「〇」假ί假之電阻為電阻Rb (初始值）時的狀態為 時，則將：:之電阻為電阻Ra時的狀態為「1」 時=一位兀育料Dm儲存於記憶體單元MC111之中。 狀態=之中的儲存裝置101之電阻的 MC出係儲存-位;^：；=至記憶體單元削，且記憶體單元 [重現模式] 在重現模式中’寫入/讀取部2〇6對行解碼器2〇5所選擇之 23 ^79401 ，元線B1施減現糕。在此假設：賴料元MGm 番Vn，—位元資料^。亦即是，記憶體單元ΜΠ11之中的健存， L 電阻為電阻Ra。可注意到：重現電壓係低於儲存ίίί 所施加之電脈衝的電壓，例如，+2v。 {、式中 由1體早兀MC111之中的儲存裝置i。卜在記憶體 ^ί?^；Γ^£ 1〇1 ^ + ? la ^ 電、ΪΓοίΓ十電鐘線P1施加從記憶體單元MCU1所輸出之輪出 許出，ϋ讀取1 2 3 4 5 6將#作—位元資料DQUt之輸出電流lout ^至夕卜界’而輸出電流lQut係輸出至電麟π。若電流 表時，則寫入/讀取部206輸出代表「i」之一位元資料D〇u ^ ⑽ί ί憶f單元MCU1儲存代表「〇」的一位元資料Di«時，則 i11之中巧儲存裝置1G1之電阻為大於電阻％的電 則京入’方寫入/讀取部2G6對位元線β1施加重現電壓時， 係輸出當作一位元資料Dout之電流為1b

Mmi 的輪+出電流I〇Ut，而輸出電流Iout係從記憶體單元 雨出。若電流lb代表「〇」，則寫入/讀取部2〇6係 表「〇」之-位元資料Dout。 n n 方式’將輸出根據儲存於記憶體單元之中的一位元資料

Dm而交化之電流的輸出電流lout。 〈形成期間的問題> =成此種非依電性儲存裝置的半導體製造程式之中，在si 24 1 2成由可變電輯料所製成的細之後，就進行清洗步 2 驟時，裝置的特性經常由於可變電阻材料所製成之 3 ίίίϊ ί蚊之元素而變差。此齡素為，例如，驗土金屬 4

，目1 =右使用習知PlVxCaMn〇3 (PCM0)時，其為鈣鈦礦CMR 5 择置的特性將由於以被洗滌掉而變差。相對地，由於本 6 貝 用之Nlcn04並不含鹼金屬或鹼土金屬任一者，故裝置 特性的劣化程度極小。 <適合為電極之材料〉 就作為儲存裝置1〇1之中的上雷 可使用Ag、Au、或Ir取代上中極1與下電極3之材料而言， 而，就作為下電極的材料而古 或祕）、或ιΓ〇2。然 可變電阻，故通常必須^在力m由加熱基板4而形成 5作為上電極1之材料。 作為電極材料，但其僅適 在使用作為可變電阻薄膜2 之儲存裝置的情況中，若使用p ^ ·以"1之厚度的NiCn〇4 必須對可變電阻薄膜.2施加具有+3V$電厂下電極3時’則 的電阻改變。然而，若使 而電反的電脈衝才能使薄膜2 時，則對_2施加具有+2 5V==為上電極1與下電極3 祺2的電阻改變。若使 =的電脈衝就可使可變電阻薄 時，則對且制Agm上電極1 材料，就可減小所ΐ施加之函數之材料作為電極 〈優點〉 之資訊寫入速度更快且能夠健而吕，此種儲存電路 ，11顯示僅具有四個記憶體單 g僅限細個’而亦可_陣狀·之五二 阻狀由:一位元資料保持為高電阻狀態與低電 ==兩位爾訊或三或更多之==¾ 25 (第三實施例） 〈記憶體單元的構造> 用之顯Γΐί康本發明之第三實施例的記憶體電路中所使 斑1〇4二pi二，壯^。此§己憶體單元係包括兩個位在端點104a 同101讀101㈣縣請a之構造係等 設置在端點_與105之間。儲存裝置101b ί 存裝置1G1，且設置在端點⑽與雜之間。 電阻為H a與1Glb之電阻加以初始化。儲存裝置101a之 t j電、阻处’且儲顧置1⑽之電阻為電阻Ra (Ra<Rb)。如 二ς所Γ ’若使端點施與難之電位降低至接地電位且 (h)所_ 電脈衝時（電壓為+E1的正極性脈衝），則如圖13 儲存存震置1Gla之電阻將魏阻勒減小至電阻Ra，且 戶ίΐί 之罢電阻將從電阻Ra增大至電阻Rb。如第一實施例 ^存裝置職之電阻的變動係實質固定。因此，若將儲 之電阻為初始值（電阻Rb)的狀態假設為「◦」且將對 Ϊ脈衝之後的電阻之狀態假設為「1」的話，則儲存裳置101 洗可作為記憶體單元使用。 不直iui 又·’ t圖14 (a)所示，若使端點104b的電位降低至接地電 I，且對端點1〇4a施加電壓大小小於電脈衝之電壓的電壓E0之 重，電壓時（_<_ )，則將從端點1G5輸出隨著儲存裝置101a ^，阻與儲存裝S101b之電阻的比例而變化的輸出電壓_。亦 ^圖14 (b)所示，若儲存裝置101a的電阻為電阻Ra，則 =電壓為Va之輪出電壓v〇ut。若儲存裝置丨〇ia的電阻為電阻 肋^b>^a)，則輸出電壓為Vb之輸出電壓v〇ut (Vb<Va)。可理解 ，疋，若重現電壓的大小充分低於電脈衝的大小時，則可變電阻 缚膜j的電阻並不會變化。因此，將可輸峨著儲存於記憶體單 =之中的一位元資料而變化之輸出電壓v〇ut。因此，將可 存於記憶體單元之令的一位元資料（〇、1)。 〈構造〉 26 1379401 ，圖15顯不根據本發明之第三實施例的記憶體電路議之 造。記憶體電路300係包括行解碼器215、記憶體陣列211、及 γ讀取部216，其取代圖u之中的記憶體陣列2()1、行解碼^ =及f人/讀取部206。記憶體電路300之其他構成元件愈^ 11所示者完全相同。 '/、口 〈記憶體陣列的内部構造〉 Μ⑺f ^99^^記憶體陣列211係包括記憶體單元MC21卜 二交2。s己憶體陣列211之其他構成元件與圖11所示 t /己憶體單元MC2U、Mc212、MC22卜及MC222之構 1圖13 (a)所示，且記憶體單元之中的儲存裝置驗盘嶋 之電阻係根據=施加之電脈衝而增大或減小，俾儲存一位元資料。 在記憶體單元MC211巾，使端點105連接於電晶體τη的汲 於第-魏線pia、且使端點馳連接於第 體T11的源極連接於位元㈣、且使其閘 極ΐί憶2元/咖* ’使端點105連接於電晶體Τ12的汲 1 連第—電鏡線pia、且使端點_連接於第 T12 "^ Β! ^ ^體nf元/哪中’使端點1〇5連接於電晶體Τ21的没 # 電鑛線似、且使端點_連接於第 TU "B2 ^ 在記憶體單元MC222中，使端點105連接於 ^rP,1G4a p2a - 電晶體T11的源極連接於位元㈣咖 27 1379401 假設··記憶體單元MC211之位址A「n二t 之位址為「12記彳咅俨 止马U」、圮憶體單元MC212 元_之位以早中之位第址=」， 位址」且第-錄的財似「行健第—_的財代表「列 $行解碼器與寫入/讀取部〉 行解碼益215係根據從位址緩衝哭202所私山 ，擇位元線B1及B2的其t之-、;驗^之行位址信號 中之-、與第二電鍍線pib及p2b的其中之二a及P2a的其 寫入/讀取部216係具備儲存模式盘重描 中，寫入/讀取部216係根據從外界所輸、f儲存模式 對行解碼器加所選擇之位元線施加電脈之^料版而 重現電壓、且從行解碼n 215所選擇電鑛線施加 料Dout的輸出電壓。 ①線輪出當作-位元資 〈操作〉 將各在此假設： l〇la之電阻初始化成電阻Rb、且將其中的 中 初始化成電阻Ra (Ra<Rb)。 、 〇lb之電阻 [選擇操作] 此^似_係執行選擇操作。在 ，線B卜第—電鍍線Pla、及第二電錄線灿 係選擇字元㈣。參見圖16，俾連續地說 f馬-203 [儲存模式]· 在儲存模式中，寫入1取部216使行解碼n 215 弟-電鑛線Pla與第二電锻線Plb的電位降低至接地電位&擇之 28 給入’將欲儲存於記憶體單S之中的—位元資料胞從外界 寫=讀取部216。在此假設：—位元資料Din代表「^。 斜買取部216係根據從外界所輸入之-位元資料Din而 f215戶斤選擇之位元線BU包加電脈衝。由於一位元資料 的電脈衝假設為具有100 Μ 憶體:元線B1的負極性脈衝施加於記 餘Γ罢=中的 5。因此，記憶體單元MC211之中的 =阻將變成低於電阻Rb (初始值）的電阻如，

Rat 中的儲存裝置議之電阻將變成高於電阻

Ka (初始值）的電阻Rb。 电丨且 不位7^料D1代表「G」時，寫人/讀取部216就 裝J :泉At加電脈衝的話，則記憶體單元【211之中的儲存 乂 ^ a ^ 1〇lb之電阻將分別保持為電阻Rb與Ra。 「〇假存$贿之電阻為電阻Rb(初始值）時的狀態為 時二二ΐ存裝置101a之電阻為電阻Ra時的狀態為厂1」 夺則將一位7L貧料Dm儲存於記憶體單元既211之中。 之電=狀tiff單元隨之中的儲存裝置1〇la與101b 元資料Din寫入至記憶體單元_，且記 隐體單兀MC211係儲存一位元資料如。 [重現模式] 雷鈹ί ’寫入/讀取部216使行解碼11 215所選擇之 降低至接地電位，且對第—電鍍線Pla施加重 現電壓。在此假权：記憶體單元Mcm儲存代表之 料:亦即是，假設：記題單元㈣丨之中的儲存裝置跑之電 阻為電阻Ra ’且儲存褒置101b之電阻為電阻Rb 現電壓係低於儲存模式中所施加之電脈衝的電壓，例如;^•。置 而，ί二Ϊί,第二電鍵線他的重現電壓係經由電晶體T11 而施加於疏體早讀211之中的端點1G5。在記憶體單元隠i 29 1379401 中，重現電壓為隨著儲存裝f 阻的比例而變化的電壓為Va之輪阻與儲存襄置101b之電 從記憶體單Mem所輸出之^4壓vVGf。對位元線B1施加 寫入/讀取部216將當作一杨ί耐。 輸出至外界，而輸出電麗v〇 t传7^貝料Dout之輸出電屋Vout 若記憶體單元MC211儲存代>「Λ二」之位70貧料Dout。 記憶體單元MC211之中的儲存心的一位70資料加時，則 電阻Rb，且記億體單元_大於電阻Ra的 電阻Rb的電阻Ra。因此，若窝入=存裝置101b之電阻為小於 施加重現電_，則寫V讀電鑛線m D〇Ut之電壓為Vb (Vb<Va)的“=係輸出虽作—位元資料 係從記憶體單元MC211輸出。若電而輸出電壓v〇ut 部批係輸出代表「〇」之-位元電==表「〇」，則寫入/讀取 依此方式，由於重現電壓係隨菩 故輸出根據储存於記憶體單元之中ϋΐ(π的電阻而降低’ 的輸出電壓Vout。 位几貝料Dm而變化之電壓 〈互補之電阻變化的優點〉 通常，在不同的記憶體陣列之中 憶體陣列之中所具有的儲存装置之特性同：記 造成各個儲存裝置之電阻變化 $ ° 4種變動經常 之電阻的上限經常大於預期之電阻欠Hi特定儲存裝置 限經常小於_之電阻。 袖讀存S置之電阻的下 然而，藉由本實施例之電路構 電阻將彼此呈互補地變化。因此，隨著儲、01a與聽的 Z置:？之電阻的比例而變化之輸出電Lout 因此，即使儲存裝置的電阻隨著所在 ^^係貫質相專 度地重現不同的記齡態。 ，仍可高解析 〈優點〉 30 !379401 存裝置101a與馳呈串聯連接而足以使兩個儲存 裝置之電阻呈互補崎化之方式構成記髓單元的話 保作為記賴裝置職的歡操作且大酿高製造良率。夠確 計於儲存裝置驗與1〇lb之電脈衝的大小越小的話， 資料寫所實施例而言，將可減小在 並非H5^7!僅具有_記憶體單元。_，記憶體單元的數目 單i。個’而亦可為呈矩陣狀排列之五個或更多之記憶體 阻狀ΐίΐϊϊΐ ’藉由將—位元資料保持為高電阻狀態與低電 憶體單元進行操作。又，可藉由改ΐΐ 作’其儲存當作兩位元的己電性儲存裝置舰操 更多之電阻狀態。的貝訊或二或更多之位細資訊之四種或 (第四實施例） 〈構造〉 式_ 4。0員本列的半導體積體電路(嵌入 作為資料RAM，且包括々产牌带〇係知用圖11之記憶體電路200 401係輸出代表預期之^ = 200及邏輯電路4(U。邏輯電路 體電路200之中的位址緩;之$信號AD祕S至記憶 其中讀取資料的記憶 擇將㈣寫人其中或從 讀取電路206之操作模式 外’邏輯電路401係控制寫入/ 之記憶體單元或從所選i之；^t位元資料Din寫入至所選擇 資料Dm。 己隐體早兀之中讀取所寫入的一位元 〈操作〉 的操17之半導體積體電路（嵌入式疆）棚所執行 31 1379401 路4〇Ϊ料—寫入至記憶體電路200時’則邏輯電 定為儲存ϋ 電路2〇0之中的寫入/讀取部206之操作模式設 addrSs輯，出代表記憶體單元之位址的位址信號 記憶體電路;於此記«單元之中’至 τ的位址緩衝器202。 ί路4G1係輪出欲寫人至記憶體電路之中的寫入/ 5貝取部f 6，二位元資料Din。 且脾f 電路2(H)執行與第二實施例所述相同之操作， 之中Ϊ記憶體單i所輪出之一位元資料胞寫入至記憶體電路200 杳极至記憶體電路2QG之中的記憶體單元之一位元 電路輯電路401將記憶體電路200之中的寫入/讀取 電路206。讀作模式奴為重賴式。 ^ ADD=m4Qi係輸出代表記憶體單元之位址的位址信號 電路2如’/^欠從此記憶體單元之中讀取一位元資/料，至記憶體 4路200之中的位址緩衝器202。 將憶體電路2QQ執行與第二實施例所述相同之操作、 輪2雷二於所選擇之記憶體單元之中的一位元資/料Dm而變化之 钤屮春1L out-輸入至寫入/讀取部206、且寫入/讀取部206係 月】田乍一位元資料Dout之輸出電流I〇irt至邏輯電路4〇1 〇 〈優點〉 ，上=述，可高速地將大量資訊儲存於儲存裝置之中。 J注意到：即使採用圖15之記憶體電路3〇〇取代記憶體電路 時，仍可獲得相同之優點。 (第五實施例） 〈構造> . f 18顯示拫據本發明之第五實施例的半導體積體電路（可重 I ) 500之構造。此電路500係採用圖η之記憶體電路咖 32 1379401 作為程式ROM，且包括記憶體電路200、處理器50卜及介面5〇2。 记憶體電路200係儲存處理器501的操作所需之程式。處理器 係控制記憶體電路200與介© 502、讀取儲存在記憶體電路2〇〇 =中的程式Pm、且執行根據程式Pm的處理。介面5〇2係將從 輸入之程式Pin輪出至儲存電路2〇〇。 ' 〈操作〉 ,以下說明圖18之半導體積體電路（可重建之LSI) 500所勃 行的操作。 啊 若欲從外界將程式Pin寫入至記憶體電路2〇〇時，則處理哭 5〇1將記憶體電路200之中的寫入/讀取部2〇6之操作模式設定^ =模式，且輸出代表記憶體單元之位址的位址信號AD聰％，复 二ΪΞί Ϊ寫人至此記憶體單元，至_電路2GG之中的 輸出，從外界輸人之程式Pin ’且經由介面5〇2 ^出所輸人之㈣Pln至記憶體電路雇之中的寫人/讀取部 且將g電路f G執行與第二實施例所述相同之操作， 將來自；丨面502之程式Pin寫入至記憶體單元。 5〇1 至記憶體電路200之中的程式Pm時，則處理哭 501將δ己憶體電路2〇〇之中的寫入/靖 ，王口。 重現模式，且輸出代夺㈣辦…^取206之操作核式没定為 中欲從此⑽二代表t隐早 址的位址信號騰_，其 位址緩衝nU早7^胃取程式Pm，至記憶體斜_之中的 且將ίίΪ絲電路_執行與第二實施例所述相同之操作， 之中的程•而變化‘ 作程至部施係輸出當 501基於輸入之程式p〇ut而執行操作。 “己憶體電路為可程式化的雜電性記憶體，故可重 33 1379401 寫欲儲存之程式的内容。因此，能夠改變處理器5〇1所實現之功 ί。此外，藉由在記憶體電路200之中儲存複數個程式，則處理 器501所實現之功能可根據所讀取之程式而改變。 〈優點〉 如上所述，能夠使用單一 LSI而實現不同的功能（亦即是， 提供所謂之可重建之LSI)。 可注意到：即使採用圖15之記憶體電路3〇〇取代記憶體電路 200時，仍可獲得相同之優點。 產業利用性 甘处本發明之儲存裝置可有效地作為非依電性記憶體等等， 八月b夠向，地寫入資訊且能夠儲存大量的資訊。 雍、生紅述各實施例說明本發明’但熟悉本項技藝之人士 脫離本發明之精神的情況下，可藉由任一 及盆Hi本發明。故本發明之範關包括上述各實施例 【圖式簡單說明】 ΐ iΐ示姆本發明之第—實__存裝置之例示性構造 i q 形成為具有0· 之厚度的薄膜之C〇Fe2〇4的特性 ^ =形成為具有Q 2#m之厚度 ^顯不形成為薄膜之_4的特性。 二β顯示形成為薄膜之Aim的特性。 二顯示形成為薄膜之Fe3〇4的特性。 ，示形成為薄臈之Smi收。5祕 =員示形成為薄膜之ThM祕的特性。 關巾所使狀記憶體單元。 圖u顯示^Γ之第二實施例中所使用之記憶體單元。 形式的例示性構^。發明之第二實施例的記憶體電路之呈方塊围 θ 2 員不圖U之中的局部放大之記憶體陣列。 34 丄3/24υ丄 錄模發㈣三實施觸使用之在記 式時發明之第三實施例之中的儲存裝置在記錄模 重現S 顯不重現電壓與本發明之第三實施例中所使用之在 置現模式時的記㈣單元之構造。 式時示本發明之第三實施例之中的儲存裝置在重現模 塊sulS __據本發明之第三實施例的記憶體電路之例示性方 ，3顯15之中的局部放大之記憶體陣列。 ^㈤117顯示根據本發明之第四實施例的嵌入式RAM之例示性方 塊圖構造。 圖18顯示根據本發明之第五 LSI之構造的例示 性方塊圖。 【主要元件符號說明】 1 上電極 102 2 200 201 202 203 204 101、101a、101b 儲存裴置 103' l〇4a > l〇4b ^ 1〇5 端點 可隻電阻薄膜（或可變電阻材料） 300 記憶體電路 211 記憶體陣列 位址緩衝器 列解碼器 字元線驅動器 205、 215 行解碼器 206、 216寫入/讀取部（或寫入/讀取電路） 3 下電極 4 基板 35 1379401 400 半導體積體電路（嵌入式RAM) 401 邏輯電路 500 半導體積體電路（可重建之LSI) 501 處理器 502 介面

Bl ' B2 位元線 MC111、MC112、MC121、MC122、MC21卜 MC212、MC221、MC222 記憶體早元 PI、Pla、Plb、P2、P2a、P2b 電鍍線 ΤΠ、T12、T21、T22 電晶體 W1 > W2 字元線 36

Claims (1)

1. 、申請專利範圍： 一種儲存裝置，包含： 年8月17曰修正替換頁 93140511 (Mtm) 二t電極，形成在—基板的—表面之上，· 電阻對2，_，觀在鄉-電極的-表面之上， 對祕脈触變之材料構成之尖晶石構造； 弟一電極，形成在該可變電阻薄 具有由 的一表面之上 :壓脈衝 及 —電路，對該第-及第二電極加带 其中構成該可轡带阳％!胍饵，搭一其ί /專馭之材料於塊狀狀態下的電阻係依據 勒效應所產生的晶 该可變電阻薄膜的厚度 又又，且該第-電極直接接;;Γ小於200_， 極直接接觸該可變電阻“|=:膜之第-表面’該第二電 十一、圖式：