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JP2012038408A - 半導体記憶装置およびその駆動方法 - Google Patents

半導体記憶装置およびその駆動方法 Download PDF

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JP2012038408A JP2011078419A JP2011078419A JP2012038408A JP 2012038408 A JP2012038408 A JP 2012038408A JP 2011078419 A JP2011078419 A JP 2011078419A JP 2011078419 A JP2011078419 A JP 2011078419A JP 2012038408 A JP2012038408 A JP 2012038408A
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Abstract

【課題】コモン線側から短時間の電圧パルスを記憶素子に印加できない課題を解決し、高速動作可能な半導体記憶装置を提供する。
【解決手段】二端子型の記憶素子と選択用のトランジスタを直列に接続してなるメモリセルを複数、マトリクス状に配列させたメモリセルアレイ１００と、書き換え電圧パルスを第１ビット線に印加する第１電圧印加回路１０１と、プリチャージ電圧をビット線およびコモン線に印加する第２電圧印加回路１０２を有する半導体記憶装置１であって、メモリセルの書き換え時において、予め第２電圧印加回路１０２がメモリセルの両端を同一電圧にプリチャージした後、第１電圧印加回路１０１が、書き換え電圧パルスをビット線を介して書き換え対象のメモリセルの一端に印加するとともに、当該書き換え電圧パルスが印加される間、第２電圧印加回路１０２が、コモン線ＣＭＬを介して当該メモリセルの他端に当該プリチャージ電圧の印加を維持する。
【選択図】図１

Description

本発明は、半導体記憶装置およびその駆動方法に関し、より詳しくは、電圧パルスの印加によりメモリセルの可変抵抗素子の抵抗状態として記憶されている情報の書き換えを行う半導体記憶装置およびその駆動方法に関する。
近年、フラッシュメモリに代わる新型の不揮発性半導体記憶装置が広く研究されている。中でも遷移金属酸化物等の可変抵抗体膜に電圧を印加することで抵抗の変化が起きる現象を利用したＲＲＡＭ（登録商標）は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデ−タ書き換えが可能であることから研究開発が盛んに行われている。
ＲＲＡＭを用いるメモリセルアレイの構成としては、特許文献１に示される、メモリセルの可変抵抗素子にセル選択用のトランジスタを直列に接続することで、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え・読み出しを行う際の非選択のメモリセルに流れるリーク電流及び回り込み電流を制限することのできる１Ｔ１Ｒ型のメモリセルアレイが従来用いられてきた。
図８に従来用いられてきたＲＲＡＭのセルアレイ構成を示す。メモリセルアレイ２００において、可変抵抗素子としてＲ１１〜Ｒｎ１，Ｒ１２〜Ｒｎ２，・・・，Ｒ１ｍ〜Ｒｎｍが、また、セル選択用のトランジスタとしてＱ１１〜Ｑｎ１，Ｑ１２〜Ｑｎ２，・・・Ｑ１ｍ〜Ｑｎｍが、夫々、列方向（図の横方向）と行方向（図の縦方向）にマトリクス状に配列している。個々のメモリセルにおいて、可変抵抗素子の一端とトランジスタの一端が接続され、また、同一列に配列されるメモリセルの可変抵抗素子の他端は、夫々、列方向に延伸するビット線ＢＬ１〜ＢＬｍに接続され、同一行に配列されるメモリセルのトランジスタの他端は、全メモリセル共通のコモン線ＣＭＬに接続され、同一行に配列されるメモリセルのトランジスタのゲート端子には、夫々、行方向に延伸するワード線ＷＬ１〜ＷＬｎが接続されている。
外部からは、書き換え電圧を与える電源線Ｖ１及びＶ２が供給され、ビット線ＢＬ１〜ＢＬｍには電源線Ｖ１の電圧が、コモン線ＣＭＬには電源線Ｖ２の電圧が、夫々、書き換え電圧印加回路２０１のトランジスタを介して印加される。また、初期化回路２０２のトランジスタを介して、ビット線ＢＬ１〜ＢＬｍとコモン線ＣＭＬが短絡され、コモン線側からビット線に電圧を印加することで、ビット線及び当該ビット線に接続する可変抵抗素子間の配線の寄生容量の影響により以前の書き換え動作電圧状態となっているビット線電圧を初期化することが可能になっている。
図８の可変抵抗素子Ｒ１１の書き換え時のタイミングチャートを図９に示す。以降、可変抵抗素子の抵抗状態を低抵抗化し、メモリセルに流れる電流を大きくする動作をセット（書き込み）、可変抵抗素子の抵抗状態を高抵抗化し、メモリセルに流れる電流を小さくする動作をリセット（消去）と称する。セット、リセットの定義は、勿論、この逆であっても構わない。また、このセット、リセットを合わせて、書き換えと称することにする。
時刻ｔ１でワード線ＷＬ１をセット時は電圧ＶＷＬＳ（代表値４Ｖ）、リセット時であれば電圧ＶＷＬＲ（代表値６Ｖ）に立ち上げた後、時刻ｔ２でφ０，φ１１，φ２２〜φ２ｍを立ち上げ、初期化動作を行う。即ち、書き換え電圧印加回路２０１のトランジスタを介して電源線Ｖ１の電圧を選択されたビット線ＢＬ１に、また電源線Ｖ２の電圧をコモン線ＣＭＬに印加し、さらに初期化回路２０２のトランジスタを介して、コモン線ＣＭＬと同じ電圧を非選択のビット線ＢＬ２〜ＢＬｍに印加し、非選択ビット線の電圧を初期化する。このとき、電源線Ｖ１及びＶ２の電圧は、同じ初期化電圧ＶＰＲＥ（代表値１．５Ｖ）であり、この結果、コモン線ＣＭＬと全ビット線ＢＬ１〜ＢＬｍは同じ電圧ＶＰＲＥにプリチャージされる。
その後、時刻ｔ４〜ｔ５の間、電源線Ｖ１及びＶ２に書き換え電圧パルスを印加する。すなわち、セット時には、電源線Ｖ１を電圧ＶＳＥＴ（代表値３Ｖ）に、電源線Ｖ２をＧＮＤに変化させ、Ｒ１１，Ｑ１１を介して、選択されたビット線ＢＬ１からコモン線ＣＭＬに向かって電流を流す。一方、リセット時には、電源線Ｖ１をＧＮＤに、電源線Ｖ２を電圧ＶＲＳＴ（代表値３Ｖ）に変化させ、Ｑ１１，Ｒ１１を介して、コモン線ＣＭＬから選択されたビット線ＢＬ１に向かって電流を流す。
特開２００２−１５１６６１号公報
図８に示されるアレイ構成では、可変抵抗素子の抵抗値を変化させることはできるものの、時間幅の短い電圧パルスでの動作、すなわち高速動作ができないという問題が発生する。以下にその理由について説明する。
可変抵抗素子が抵抗変化を起こすためには一定時間の間、一定以上の電圧が印加されてなければならない。その条件を満たすよう時刻ｔ４とｔ５の間隔Δｔを設定する必要がある。
図１０にΔｔ＝８ｎｓの電圧パルスをコモン線に印加した場合に可変抵抗素子の一端に印加される電圧パルスの電圧変化を模式的に示す。電圧変化のスピードは駆動される配線が持つ寄生抵抗および寄生容量の大きさにより変化する。図１０（ａ）及び（ｂ）に、コモン線の寄生抵抗および寄生容量が夫々５０Ω、１０ｐＦで、当該寄生抵抗と当該寄生容量により定まる時定数ＲＣが０．５ｎｓの場合に可変抵抗素子の一端に印加される電圧パルスの波形を示す。図１０（ｃ）及び（ｄ）に、コモン線の寄生抵抗および寄生容量が夫々２５０Ω、５０ｐＦで、当該寄生抵抗と当該寄生容量により定まる時定数ＲＣが１２．５ｎｓの場合に可変抵抗素子の一端に印加される電圧パルスの波形を示す。特に、時刻ｔ４の瞬間には、φ２２〜φ２ｍの非選択ビット線に接続しているプリチャージ用トランジスタが開いているため、駆動される配線に付属する寄生抵抗および寄生容量は、コモン線そのものが持つ寄生抵抗および寄生容量に加えて、非選択ビット線が持つ寄生抵抗および寄生容量が付加されるため非常に大きく（寄生抵抗の代表値３００Ω、寄生容量の代表値１００ｐＦ）なっている。
このため、可変抵抗素子の一端に印加される電圧パルスの電圧変化は図１０（ａ）や（ｂ）に示すような高速変化にはなり得ず、図１０（ｃ）や（ｄ）のように極めてゆっくりとなり、時間間隔Δｔが短く不十分な場合は、ＶＲＳＴやＶＳＥＴに達することなく可変抵抗素子の抵抗変化が起きない場合が生じうる。このような問題を回避するために、Δｔを十分に長くせざるを得ない。
そこで、本発明は、コモン線側の寄生抵抗により短時間の電圧パルスを記憶素子に印加することが困難であるという問題を解決し、高速動作が可能な半導体記憶装置を提供することをその目的とする。
上記目的を達成するための本発明に係る半導体記憶装置は、二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有する複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記入出力端子の他方端同士を接続する、行または列方向に延伸するコモン線と、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加する第１電圧印加回路と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧を印加する第２電圧印加回路と、を有することを第１の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記第２電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、前記プリチャージ電源線は前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第１トランジスタを介して接続することを第２の特徴とする。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、前記書き換え電源線は前記ビット線の夫々と前記ビット線毎に設けられた第２トランジスタを介して接続することを第３の特徴とする。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第１の書き換え電源線及び第２の書き換え電源線を有することを第４の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１乃至第４の何れかの特徴に加えて、前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第１状態から第２状態に書き換える第１の書き換え動作と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える第２の書き換え動作を有し、前記第１の書き換え動作と前記第２の書き換え動作で、前記第２電圧印加回路が印加する前記プリチャージ電圧が同一であることを第５の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１乃至第４の何れかの特徴に加えて、前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第１状態から第２状態に書き換える第１の書き換え動作と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える第２の書き換え動作を有し、前記第１の書き換え動作と前記第２の書き換え動作で、前記第２電圧印加回路が印加する前記プリチャージ電圧が異なることを第６の特徴とする。
上記第１乃至第６の何れかの特徴の半導体記憶装置によれば、選択されたメモリセルの書き換え動作時において、ビット線側から書き換え用の電圧パルスが第１電圧印加回路により印加される。このとき、選択されたメモリセルの記憶素子と接続するコモン線には予め一定のプリチャージ電圧が印加され、書き換え動作中を通じて当該プリチャージ電圧の印加が維持されるため、高速動作が可能となる。
更に、本発明に係る半導体記憶装置は、上記第１乃至第４の何れかの特徴に加えて、
前記記憶素子に記憶された情報の書き換えにおいて、
前記記憶素子の前記電気特性を第１状態から前記第１状態より低抵抗の第２状態に書き換える第１の書き換え動作と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える第２の書き換え動作を有し、
前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記第１の書き換え動作と前記第２の書き換え動作とで異なり、
前記第１の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、選択された前記メモリセルに接続するワード線に印加されるワード線電圧との電圧差が、前記第２の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを第７の特徴とする。
上記第７の特徴の半導体記憶装置によれば、低抵抗化動作時におけるトランジスタのゲート−ソース間の電圧差（絶対値）を、高抵抗化動作時におけるトランジスタのゲート−ソース間の電圧差（絶対値）よりも小さくすることで、安定した書込みを行うことができる。
更に、本発明に係る半導体記憶装置は、上記第７の特徴に加えて、前記第１の書き換え動作と前記第２の書き換え動作で、前記ワード線電圧印加回路が印加する前記ワード線電圧が同一であることを第８の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第８の特徴に加えて、
複数の前記記憶素子に記憶された情報の書き換えにおいて、
選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記第１の書き換え動作と前記第２の書き換え動作の何れか一方を実行することを第９の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第７乃至第９の何れかの特徴に加えて、前記第１の書き換え動作と前記第２の書き換え動作で、前記第２電圧印加回路が印加する前記プリチャージ電圧が同一であることを第１０の特徴とする。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを第１１の特徴とする。
本発明の半導体記憶装置で利用される記憶素子については、ＭＲＡＭで用いられる磁気トンネル接合素子、相変化メモリ（ＰＣＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）、或いはＲＲＡＭで用いられる可変抵抗素子等、電気特性の違いにより情報を記憶し、電圧の印加により記憶された情報の書き換えを行う記憶素子に利用可能であり、好ましくは、ＲＲＡＭで用いられる可変抵抗素子、とりわけバイポーラ型の可変抵抗素子において特に有用である。当該バイポーラ型可変抵抗素子は、極性の異なる書き換え電圧の印加により電気抵抗を変化させて書き換えを行うものであるため、本発明の半導体記憶装置の構成を利用することにより高速動作が可能な半導体記憶装置を実現できる。
上記目的を達成するための本発明に係る半導体記憶装置の駆動方法は、二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有する複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記入出力端子の他方端同士を接続する、行または列方向に延伸するコモン線を有する半導体記憶装置を駆動する方法であって、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象の前記メモリセルを選択し、当該選択された前記メモリセルに接続するワード線にワード線電圧を印加するワード線電圧印加工程と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するプリチャージ工程と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するとともに、前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧の印加を維持する書き換え工程と、を有することを第１の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第１の特徴に加えて、前記半導体装置は、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するための第１電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線と前記コモン線に前記プリチャージ電圧を印加するための第２電圧印加回路を有し、前記第２電圧印加回路は、前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第１トランジスタを介して接続するプリチャージ電源線を有し、前記プリチャージ工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第１トランジスタをオン状態とし、前記プリチャージ電源線を介して前記ビット線と前記コモン線の双方に前記プリチャージ電圧を印加し、前記書き換え工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第１トランジスタをオフ状態とし、前記プリチャージ電源線を介して前記コモン線に前記プリチャージ電圧を印加することを第２の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第１または第２の何れかの特徴に加えて、前記記憶素子の前記電気特性を第１状態から第２状態に書き換える場合と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が同一であることを第３の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第１または第２の何れかの特徴に加えて、前記記憶素子の前記電気特性を第１状態から第２状態に書き換える場合と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が異なることを第４の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第１または第２の何れかの特徴に加えて、前記書き換え工程において、前記記憶素子の前記電気特性を第１状態から前記第１状態より低抵抗の第２状態に書き換えるための前記書き換え電圧を印加する低抵抗化工程、及び、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換えるための前記書き換え電圧を印加する高抵抗化工程のうち何れか一方を、書き換え対象として選択された前記メモリセルの夫々に対して実行し、
前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記低抵抗工程と前記高抵抗工程とで異なり、
前記低抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差が、前記高抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを第５の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第５の特徴に加えて、前記ワード線電圧印加工程で印加される前記ワード線電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを第６の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第６の特徴に加えて、前記ワード線電圧印加工程において、選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記低抵抗化工程と前記高抵抗化工程の何れか一方を実行する工程を備えることを第７の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第５乃至第７の何れかの特徴に加えて、前記プリチャージ工程、及び、前記書き換え工程で印加される前記プリチャージ電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを第８の特徴とする。
上記第１乃至第８の何れかの特徴の半導体記憶装置の駆動方法によれば、選択されたメモリセルの書き換え動作時において、ビット線側から書き換え用の電圧パルスが印加される。このとき、選択されたメモリセルの記憶素子と接続するコモン線には予め一定のプリチャージ電圧が印加され、書き換え動作中を通じて当該プリチャージ電圧の印加が維持されるため、高速動作が可能となる。
更に、本発明に係る半導体記憶装置の駆動方法は、上記何れかの特徴に加えて、前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを第９の特徴とする。
本発明の半導体記憶装置の駆動方法は、上述の通り、ＲＲＡＭで用いられる可変抵抗素子、とりわけバイポーラ型の可変抵抗素子を記憶素子として用いる場合に特に有用であり、高速動作が可能な半導体記憶装置を実現できる。
従って、本発明によれば、電圧を印加することにより記憶情報を書き換える記憶素子をメモリセルに利用する半導体記憶装置において、本発明の構成を用いることにより、短い電圧パルス印加での記憶情報の書き換えが可能となり、高速動作が可能な半導体記憶装置を提供できる。
本発明に係る半導体記憶装置の回路構成図。 本発明に係る半導体記憶装置の書き換え時のタイミングチャート。 本発明に係る半導体記憶装置の書き換え時のタイミングチャート。 本発明に係る半導体記憶装置の回路構成の他の例を示す図。 本発明に係る半導体記憶装置の書き換え時のタイミングチャート。 本発明に係る半導体記憶装置の回路構成の他の例を示す図。 本発明に係る半導体記憶装置の書き換え動作特性を示す図。 従来の半導体記憶装置の回路構成図。 従来の半導体記憶装置の書き換え時のタイミングチャート。 従来の半導体記憶装置において、書き換え電圧パルスをコモン線から印加した場合の記憶素子の一端に印加される電圧の時間変化を示す図。
〈第１実施形態〉
本発明の一実施形態に係る半導体記憶装置（以下、「本発明装置１」と称す）の回路構成図を図１に示す。本発明装置１は、メモリセルアレイ１００、第１電圧印加回路１０１、及び、第２電圧印加回路１０２を有し、メモリセルアレイ１００には、可変抵抗素子（記憶素子）としてＲ１１〜Ｒｎ１，Ｒ１２〜Ｒｎ２，・・・，Ｒ１ｍ〜Ｒｎｍが、また、メモリセル選択用のトランジスタとしてＱ１１〜Ｑｎ１，Ｑ１２〜Ｑｎ２，・・・，Ｑ１ｍ〜Ｑｎｍが、夫々、行方向（図の縦方向）と列方向（図の横方向）にマトリクス状に配列して構成されている。個々のメモリセルにおいて、可変抵抗素子の一方端とトランジスタの入出力端子の一方端が接続され、また、同一列に配列されたメモリセルの可変抵抗素子のトランジスタと接続しない他方端同士が、夫々、ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｍに接続され、同一行に配列されたメモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端同士が、夫々、共通のコモン線ＣＭＬに接続されている。同一行に配列されたメモリセルのトランジスタの制御端子同士は、夫々、ワード線ＷＬ１〜ＷＬｎに接続されている。
可変抵抗素子Ｒ１１〜Ｒｎｍは、遷移金属酸化物等で構成される可変抵抗体の両端に電極を担持してなる素子であり、当該可変抵抗体の材料としてはＡｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いることができる。
尚、これらの金属酸化物を可変抵抗体材料として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。このフォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。
メモリセルアレイ１００内のメモリセルの書き換え・読み出し動作時においては、動作対象のメモリセルを選択し、選択されたメモリセルに接続するワード線及びビット線には夫々、選択ワード線電圧及び選択ビット線電圧を各別に印加し、非選択のメモリセルに接続するビット線には非選択ビット線電圧を各別に印加し、第２ビット線にはプリチャージ電圧を印加して、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え又は読み出しを行うことができる。
第１電圧印加回路１０１は、選択されたメモリセルの可変抵抗素子に記憶された情報を書き換えるための書き換え電圧を、書き換え電源線Ｖ１を介して、個々の選択されたメモリセルに接続するビット線へ供給する。書き換え電源線Ｖ１と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ１１，φ１２，・・・，φ１ｍにより書き換え電圧を印加するビット線を選択可能になっている。
第２電圧印加回路１０２は、プリチャージ電圧を、プリチャージ電源線Ｖ２を介して、選択されたメモリセルに接続するビット線およびコモン線へ供給する。プリチャージ電源線Ｖ２と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ２１，φ２２，・・・，φ２ｍによりプリチャージ電圧を印加するビット線を選択可能になっている。一方、プリチャージ電源線Ｖ２はコモン線と直接接続し、コモン線には直接プリチャージ電圧が印加される。当該プリチャージ電圧は、書き換え電圧が第１電圧印加回路１０１の書き換え電源線Ｖ１とビット線を介して印加される前に、選択された或いは非選択のメモリセルに接続する第１ビット線にも、プリチャージ電源線Ｖ２から直接あるいは切替用のトランジスタを介して予め印加される。これにより、選択されたメモリセルが接続するビット線に接続するすべての非選択のメモリセルにつき、当該メモリセルが選択されたワード線に接続するか或いは非選択のワード線に接続するかどうかに拘わらず、当該メモリセルの可変抵抗素子とトランジスタの両端を予め同電位にできる。
また、図示しないが、ワード線電圧印加回路が、選択されたメモリセルに接続するワード線に選択ワード線電圧を、個々の選択されたワード線ＷＬ１，ＷＬ２，・・・，ＷＬｎへ供給する。ワード線電圧印加回路と個々のワード線は、夫々、切替用のトランジスタ（図示せず）を介して接続され、切替信号により選択ワード線電圧を印加するワード線を選択可能になっている。
本発明装置１の書き換え時における、ワード線ＷＬ１〜ＷＬｎ、切替信号φ１１〜φ１ｍ，φ２１〜φ２ｍ、書き換え電源線Ｖ１およびプリチャージ電源線Ｖ２における電圧信号のタイミングチャートを図２に示す。尚、図２は具体的に図１の可変抵抗素子Ｒ１１の書き換えを行う場合のタイミングチャートを例として示している。
初めに、φ２１〜φ２ｍを立ち上げ、第２電圧印加回路１０２の切替トランジスタを介して、プリチャージ電源線Ｖ２からプリチャージ電圧ＶＰＲＥ（代表値３Ｖ）を、ビット線およびコモン線に印加し、すべてのメモリセルの両端電圧をＶＰＲＥに予めプリチャージする。
時刻ｔ１において、ワード線ＷＬ１をセット時であれば電圧ＶＷＬＳ（代表値４Ｖ）、リセット時であれば電圧ＶＷＬＲ（代表値９Ｖ）に立ち上げた後、時刻ｔ２においてφ２１を立ち下げ、選択ビット線へのプリチャージ動作を終了する。同時に、φ１１を立ち上げ、選択ビット線を書き換え電源線Ｖ１に接続する。このとき、書き換え電源線Ｖ１にはプリチャージ電圧ＶＰＲＥが供給されているため、メモリセルの両端の電位はプリチャージ電圧ＶＰＲＥを維持している。
続いて、時刻ｔ４〜ｔ５の間、書き換え電源線Ｖ１に書き換え電圧パルスを印加する。即ち、セット時には、書き換え電源線Ｖ１を電圧ＶＳＥＴ（代表値６Ｖ）に変化させ、Ｒ１１、Ｑ１１を介して、選択されたビット線ＢＬ１からコモン線に向かって電流を流す。一方、リセット時には、書き換え電源線Ｖ１を電圧ＶＲＳＴ（代表値０Ｖ）に変化させ、Ｑ１１、Ｒ１１を介して、コモン線から選択されたビット線ＢＬ１に向かって電流を流す。このとき、コモン線にはプリチャージ電源線Ｖ２を介したプリチャージ電圧ＶＰＲＥの印加が維持されている。
上述の書き換え動作では、図２におけるｔ４〜ｔ５の書き換え電圧パルス印加時において、セット時、リセット時共にコモン線および非選択のビット線の電圧は変動させておらず、選択されたビット線のみを駆動させている。従って、従来のビット線側とコモン線側を共に駆動する方法と比べて、寄生抵抗および寄生容量が小さくなるため、ｔ４〜ｔ５の時間間隔を非常に短く設定することができる。この結果、高速動作が可能となる。
尚、本実施形態では、セット時、リセット時ともに同じプリチャージ電圧ＶＰＲＥを印加しているが、セット時とリセット時でプリチャージ電圧を異ならせる構成も可能である。
図３に示すように、書き換え電源線Ｖ１およびプリチャージ電源線Ｖ２を介して、セット時にＧＮＤ（代表値０Ｖ）、リセット時にＶＲＳＴ（代表値３Ｖ）をコモン線とビット線の双方に印加し、コモン線とビット線を同一電圧に予めプリチャージしておく。ワード線を選択し、プリチャージ動作を終了後、時刻ｔ４〜ｔ５の間、書き換え電源線Ｖ１を介してセット時にはＶＳＥＴ（代表値４Ｖ）を、リセット時にはＧＮＤ（代表値０Ｖ）を、選択ビット線に印加する。
このような構成とすることで、プリチャージ電源を特別に用意する必要がないため、回路設計を容易とすることができる。
〈第２実施形態〉
上記第１実施形態では、本発明装置１の一のメモリセルの可変抵抗素子を選択して書き換える場合の書き換え動作につき説明したが、同一のワード線に接続する複数のメモリセルの可変抵抗素子を選択して、同時に、一括してセット或いはリセット動作を高速に行うことができる。
更に、書き換え電源線を複数本有することで、同一のワード線に接続し、異なるビット線に接続する複数の可変抵抗素子につき、夫々セット動作とリセット動作を各別に行うことが可能になる。本発明の一実施形態に係る半導体記憶装置（以下、「本発明装置２」と称す）の回路構成図を図４に示す。本発明装置２において、第１電圧印加回路１０３は、第１書き換え電源線Ｖ３と第２書き換え電源線Ｖ４の２本の書き換え電源線を有し、書き換え電圧を、第１書き換え電源線Ｖ３或いは第２書き換え電源線Ｖ４を介して、個々の選択されたメモリセルに接続するビット線へ供給する構成である。尚、メモリセルアレイ１００及び第２電圧印加回路１０２の構成については、夫々、図１に示される本発明装置１と同様の構成であるので説明を省略する。ワード線印加回路（図示せず）の構成についても本発明装置１と同様であり、説明を省略する。
第１書き換え電源線Ｖ３と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ３１，φ３２，・・・，φ３ｍにより書き換え電圧を印加するビット線を選択可能になっている。同様に、第２書き換え電源線Ｖ４と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ４１，φ４２，・・・，φ４ｍにより書き換え電圧を印加するビット線を選択可能になっている。第１書き換え電源線Ｖ３に印加される電圧と第２書き換え電源線Ｖ４に印加される電圧は異なっており、これにより、異なる第１ビット線に接続する複数の可変抵抗素子につき、同時に、第１書き換え電源線Ｖ３に印加される電圧或いは第２書き換え電源線Ｖ４に印加される電圧の何れかを、切替信号φ３１〜φ３ｍ、及びφ４１〜φ４ｍに基づき選択して印加することができる。
本発明装置２の書き換え時における、ワード線ＷＬ１〜ＷＬｎ、切替信号φ２１〜φ２ｍ，φ３１〜φ３ｍ，φ４１〜φ４ｍ、プリチャージ電源線Ｖ２、第１書き換え電源線Ｖ３、及び、第２書き換え電源線Ｖ４における電圧信号のタイミングチャートを図５に示す。セット動作時とリセット動作時で選択ワード線電圧が異なる第１実施形態と異なり、セット動作時とリセット動作時で同じワード線電圧ＶＷＬを用いることができるものとする。従って、同一のワード線に接続し、異なる第１ビット線に接続する複数の可変抵抗素子につき、夫々セット動作とリセット動作を各別に行うことができる。ここでは、Ｒ１１をセット、Ｒ１２をリセットする場合を例として説明する。
初めに、φ２１〜φ２ｍを立ち上げ、第２電圧印加回路１０２の切替トランジスタを介して、プリチャージ電源線Ｖ２からプリチャージ電圧ＶＰＲＥ（代表値３Ｖ）を、ビット線およびコモン線に印加し、すべてのメモリセルの両端電圧をＶＰＲＥに予めプリチャージする。
時刻ｔ１において、ワード線ＷＬ１を電圧ＶＷＬ（代表値６Ｖ）に立ち上げた後、時刻ｔ２においてφ２１，φ２２を立ち下げ、選択ビット線へのプリチャージ動作を終了する。同時に、φ３１を立ち上げ、選択ビット線ＢＬ１を書き換え電源線Ｖ３に接続するとともに、φ４２を立ち上げ、選択ビット線ＢＬ２を書き換え電源線Ｖ４に接続する。このとき、書き換え電源線Ｖ３及びＶ４にはプリチャージ電圧ＶＰＲＥが供給されているため、メモリセルの両端の電位はプリチャージ電圧ＶＰＲＥを維持している。一方、書き換え対象でない非選択のメモリセルに接続するビット線に第１電圧印加回路１０３からの書き換え電圧パルスが印加されないように、非選択のビット線に接続する切替用のトランジスタφ３３〜φ３ｍ，φ４３〜φ４ｍをオフにしておく。
続いて、時刻ｔ４〜ｔ５の間、書き換え電源線Ｖ３及びＶ４に書き換え電圧パルスを印加する。即ち、セット動作用の第１書き換え電源線Ｖ３を電圧ＶＳＥＴ（代表値６Ｖ）に変化させ、Ｒ１１、Ｑ１１を介して、選択されたビット線ＢＬ１からコモン線に向かって電流を流し、可変抵抗素子Ｒ１１のセット動作を行う。一方、リセット動作用の第２書き換え電源線Ｖ４を電圧ＶＲＳＴ（代表値０Ｖ）に変化させ、Ｑ１２、Ｒ１２を介して、コモン線から選択された第１ビット線ＢＬ２に向かって電流を流し、可変抵抗素子Ｒ１２のリセット動作を行う。このとき、コモン線にはプリチャージ電源線Ｖ２を介したプリチャージ電圧ＶＰＲＥの印加が維持されている。
上記実施形態では、プリチャージ電圧が、第１書き換え電源線Ｖ３に印加される書き換え電圧と、前記第１書き換え電源線Ｖ４に印加される書き換え電圧の中間電圧に設定されているため、プリチャージ電圧を基準電圧としてビット線に印加される書き換え電圧の極性を、書き換え電圧が第１書き換え電源線Ｖ３から供給される場合と第２書き換え電源線Ｖ４から供給される場合とで異ならせることができ、選択されたメモリセルの可変抵抗素子に印加される書き換え電圧パルスの極性を、当該書き換え電圧が第１書き換え電源線から供給される場合と第２書き換え電源線から供給される場合とで反転させることができる。これにより、高速動作が可能であり、バイポーラ型の可変抵抗素子に適した半導体記憶装置を実現できる。
〈第３実施形態〉
次に、上記の可変抵抗素子の書き換えを行うための電圧印加条件について説明する。選択メモリセルのトランジスタのゲートには、選択ワード線に印加される電圧が印加される。ここで、選択ワード線には、セット（低抵抗化）時の場合ＶＷＬＳ、リセット（高抵抗化）時の場合ＶＷＬＲが印加されるとする。セット時、およびリセット時において、個々のメモリセルに流れる電流量は、対応するトランジスタに流れる電流量と同じであり、トランジスタのゲート−ソース間の電位差Ｖｇｓの絶対値で規定される。
遷移金属酸化物を可変抵抗体として用いる可変抵抗素子の書き換えにおいて、セット（低抵抗化）動作では、十分な電界をかければ安定して低抵抗化するので、メモリセルの両端に印加される電位差（書き換え電圧とプリチャージ電圧の差の絶対値）は大きく取る方が好ましい。しかしながら、大きな書き換え電圧に対して電流量を制限するため、Ｖｇｓは小さく取る必要がある。
一方、リセット（高抵抗化）動作では、過剰な電界をかけると逆に低抵抗化してしまうため、メモリセルの両端に印加される電位差（書き換え電圧とプリチャージ電圧の差の絶対値）は小さく取る必要があるが、リセット動作自体は電流によって生じるため、できるだけＶｇｓは大きくとる必要がある。
以上、リセット動作ではＶｇｓを大きく、セット動作ではＶｇｓを小さくとることが安定した書込みの条件となるため、セット時とリセット時とで選択ワード線の電圧を固定して書き換えを行うことは困難であった。
しかしながら、上記第１及び第２実施形態において示されているように、プリチャージ電圧をセット電圧とリセット電圧の中間電圧に設定することで、バイポーラ型の可変抵抗素子の書き換えにおいて、リセット動作におけるＶｇｓが、セット動作におけるＶｇｓより大きくなり、当該条件を満足させることができる。
従って、本発明のプリチャージ構成を採用することで、セット時とリセット時とで選択ワード線の電圧を固定して書き換えを行うことが容易となり、且つ、セット時とリセット時とで同一のプリチャージ電圧を印加して、同一のワード線に接続する複数のメモリセルの可変抵抗素子を、同時に一括して選択して或いは順次連続して選択して、セット或いはリセット動作を高速に行うことが可能になる。
本発明装置１又は２のメモリセルにおいて、ビット線に印加される書き換え電圧とコモン線に印加されるプリチャージ電圧のうち低い方によりソース電圧が規定され、高い方によりドレイン電圧が規定される。そして、選択ワード線の電圧ＶＷＬＳ、ＶＷＬＲをパラメータとしてＶｇｓが制御され、リセット時、セット時の電流量が制御される。より具体的には、図２又は図５の構成において、リセット動作時に可変抵抗素子に印加される電圧を無視すると、
セット時： Ｖｇｓ＝ＶＷＬＳ−ＶＰＲＥ
リセット時： Ｖｇｓ＝ＶＷＬＲ−ＶＲＳＴ
が可変抵抗素子に流れる電流量を決めている。ここで、ＶＲＳＴ＜ＶＰＲＥである。従って、本発明のプリチャージ構成においては、電圧設定として、ＶＷＬＲ−ＶＲＳＴをなるべく大きく、且つ、ＶＷＬＳ−ＶＰＲＥをなるべく小さく取ることが好ましい。実際にこの構成でバイポーラ動作可能な条件の例として、本実施形態では、例えば、ＶＰＲＥ＝２．０Ｖ、ＶＷＬ（＝ＶＷＬＳ＝ＶＷＬＲ）＝４．０Ｖ、ＶＳＥＴ＝５．０Ｖ、ＶＲＳＴ＝０Ｖを、書き換え対象として選択されたメモリセルの両端に印加する。
図７に上記の電圧条件で２５６ビットの素子の書き換え動作を行った際の抵抗値（中央値）の変化を示す。ｉｎｉｔｉａｌは製造直後の初期抵抗値、ｆｏｒｍｉｎｇはフォーミング処理直後の抵抗値、ｒｅｓｅｔ１〜５はリセット動作後の高抵抗状態の抵抗値、ｓｅｔ１〜５はセット動作後の低抵抗状態の抵抗値を夫々示す。図７から、本発明の回路構成を採用することで、安定的な可変抵抗素子の書き換えを実現できることが分かる。
〈別実施形態〉
以下に、別実施形態につき説明する。
〈１〉上述の実施形態では、コモン線が行方向（図１、図４の縦方向）に延伸し、ビット線と垂直に配線されている場合を例として説明したが、本発明はこれに限られるものではなく、コモン線が列方向に、ビット線と平行に延伸していてもよい。本発明では書き換え時においてコモン線側の電圧を変化させることはないため、コモン線の延伸方向に関して本発明を適用上の差異はないからである。
〈２〉更に、上述の実施形態では、可変抵抗素子の一方端とトランジスタの入出力端子の一方端を接続してなるメモリセルにおいて、当該各メモリセルの可変抵抗素子のトランジスタと接続しない他方端をビット線に接続し、当該各メモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端をコモン線に接続して、メモリセルアレイ１００を構成しているが、逆の場合、即ち、当該各メモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端をビット線に接続し、当該各メモリセルの可変抵抗素子のトランジスタと接続しない他方端をコモン線に接続したメモリセルアレイ１００に対しても、本発明を適用可能であることは明らかである。
本発明の一実施形態に係る半導体記憶装置（以下、「本発明装置３」と称す）の回路構成図を図６に示す。図６において、ビット線ＢＬ１、ＢＬ２、及び、コモン線ＣＭＬは共に列方向（図６の横方向）に延伸している。また、メモリセルアレイ１００において、メモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端がビット線に接続され、メモリセルの可変抵抗素子のトランジスタと接続しない他方端がコモン線に接続されている。更に、列方向に配列する可変抵抗素子Ｒ１１〜Ｒｎ１、及び、Ｒ１２〜Ｒｎ２の他方端同士を、夫々、共通のコモン線に接続することで、行方向（図６の縦方向）において隣接する二つのメモリセル列毎に、一本のコモン線を共有する構成である。
上記本発明装置３に対しても、上述の図２及び図３に示した方法で書き換えを行うことで、高速動作が可能な半導体記憶装置を実現することができる。
更に、本発明装置３について、第１電圧印加回路１０１の代わりに図４の第１電圧印加回路１０３を採用し、書き換え電源線を複数本有する構成としてもよい。
〈３〉上述の実施形態において、コモン線は、切替用のトランジスタを介さず、直接第２電圧印加回路のプリチャージ電源線Ｖ２に接続しているが、個々のコモン線とプリチャージ電源線との間に切替用のトランジスタを有し、当該トランジスタを介してコモン線とプリチャージ電源線が接続されていても構わない。当該トランジスタを全てオン状態で用いることで上述の実施形態と同様に高速に書き換え動作を行うことができる。更に、切替信号に基づきプリチャージ電圧を印加するコモン線を選択可能な構成とすることで、プリチャージ動作を行うメモリセルを選択することができる。この場合、選択されたメモリセルの書き換え動作においては、当該選択されたメモリセルに接続するコモン線、及び、当該コモン線に接続するメモリセルが接続するビット線にのみ、切替用のトランジスタを介してプリチャージ電圧を印加すればよく、他の、選択されたメモリセルのコモン線と接続しない非選択のメモリセルについては、当該非選択のメモリセルが接続するビット線及びコモン線の双方から書き換え電源線Ｖ１及びプリチャージ電源線Ｖ２からの電圧が印加されないように双方の切替用のトランジスタをオフにしてよい。これにより、プリチャージ動作が必要なメモリセルのみ選択してプリチャージ電圧を印加することで、プリチャージ電圧を供給する駆動回路の消費電力を削減することができる。
〈４〉上述の実施形態では、書き換え電源線Ｖ１、或いは、Ｖ３及びＶ４から書き換え用のパルス電圧が供給されているが、当該書き換え電源線には一定の書き換え電圧を供給しておき、選択ビット線に接続する切替用のトランジスタにパルス信号を与えることで、書き換え電圧パルスを選択ビット線に供給しても構わない。具体的には、例えば、図２に示される書き換えタイミング図において、書き換え電源線Ｖ１には常に一定電圧ＶＳＥＴ或いはリセット電圧ＶＲＳＴを供給しておき、時刻ｔ４〜ｔ５においてのみφ１１を立ち上げて切替用のトランジスタをオンとすることで、ビット線ＢＬ１にリセット用の書き換え電圧パルスを印加する。
〈５〉更に、上述の第１及び第２実施形態では、バイポーラ型の可変抵抗素子を記憶素子として使用しているが、単一の極性の書き換え電圧パルスを用いて書き換えを行うユニポーラ型の可変抵抗素子においても、本発明を適用可能であることは明らかである。
〈６〉更に、上述の実施形態では、メモリセルとして２値データの書き換えを対象としているが、３値以上の多値データの書き換えについても、それぞれのデータに対応する書き換え電圧を調整することで、本発明を適用することが可能である。
本発明は、半導体記憶装置に利用可能であり、特に、特に、高速動作が要求される電子機器に搭載される不揮発性メモリに利用することができる。
１〜３： 本発明に係る半導体記憶装置
１００，２００： メモリセルアレイ
１０１，１０３，２０１： 第１電圧印加回路（書き換え電圧印加回路）
１０２： 第２電圧印加回路（プリチャージ電圧印加回路）
２０２： 初期化回路
ＢＬ１〜ＢＬｍ： ビット線
ＣＭＬ： コモン線
Ｑ１１〜Ｑｎｍ： セルトランジスタ
Ｒ１１〜Ｒｎｍ： 可変抵抗素子
Ｖ１，Ｖ３，Ｖ４： 書き換え電源線
Ｖ２： プリチャージ電源線
ＷＬ１〜ＷＬｎ： ワード線
φ０，φ１１〜φ１ｍ，φ２１〜φ２ｍ，φ３１〜φ３ｍ，φ４１〜φ４ｍ： 切替信号
上記目的を達成するための本発明に係る半導体記憶装置は、二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有する複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記入出力端子の他方端同士を接続する、行または列方向に延伸するコモン線と、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線に書き換え電圧を印加する第１電圧印加回路と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧を印加する第２電圧印加回路と、を有することを第１の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第８の特徴に加えて、
複数の前記記憶素子に記憶された情報の書き換えにおいて、
選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記第１の書き換え動作または前記第２の書き換え動作の何れかを前記メモリセル毎に実行することを第９の特徴とする。
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを第１１の特徴とする。
上記目的を達成するための本発明に係る半導体記憶装置の駆動方法は、二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有する複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記入出力端子の他方端同士を接続する、行または列方向に延伸するコモン線を有する半導体記憶装置を駆動する方法であって、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象の前記メモリセルを選択し、当該選択された前記メモリセルに接続するワード線にワード線電圧を印加するワード線電圧印加工程と、書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するプリチャージ工程と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するとともに、前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧の印加を維持する書き換え工程と、を有することを第１の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第１または第２の何れかの特徴に加えて、前記書き換え工程において、前記記憶素子の前記電気特性を第１状態から前記第１状態より低抵抗の第２状態に書き換えるための前記書き換え電圧を印加する低抵抗化工程、又は、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換えるための前記書き換え電圧を印加する高抵抗化工程のうち何れかを、書き換え対象として選択された前記メモリセル毎に実行し、
前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記低抵抗工程と前記高抵抗工程とで異なり、
前記低抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差が、前記高抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを第５の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第５の特徴に加えて、前記ワード線電圧印加工程で印加される前記ワード線電圧が、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一であることを第６の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第６の特徴に加えて、前記ワード線電圧印加工程において、選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記低抵抗化工程または前記高抵抗化工程の何れかをメモリセル毎に実行する工程を備えることを第７の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記第５乃至第７の何れかの特徴に加えて、前記プリチャージ工程、及び、前記書き換え工程で印加される前記プリチャージ電圧が、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一であることを第８の特徴とする。
更に、本発明に係る半導体記憶装置の駆動方法は、上記何れかの特徴に加えて、前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを第９の特徴とする。
第１書き換え電源線Ｖ３と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ３１，φ３２，・・・，φ３ｍにより書き換え電圧を印加するビット線を選択可能になっている。同様に、第２書き換え電源線Ｖ４と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ４１，φ４２，・・・，φ４ｍにより書き換え電圧を印加するビット線を選択可能になっている。第１書き換え電源線Ｖ３に印加される電圧と第２書き換え電源線Ｖ４に印加される電圧は異なっており、これにより、異なるビット線に接続する複数の可変抵抗素子につき、同時に、第１書き換え電源線Ｖ３に印加される電圧或いは第２書き換え電源線Ｖ４に印加される電圧の何れかを、切替信号φ３１〜φ３ｍ、及びφ４１〜φ４ｍに基づき選択して印加することができる。
本発明装置２の書き換え時における、ワード線ＷＬ１〜ＷＬｎ、切替信号φ２１〜φ２ｍ，φ３１〜φ３ｍ，φ４１〜φ４ｍ、プリチャージ電源線Ｖ２、第１書き換え電源線Ｖ３、及び、第２書き換え電源線Ｖ４における電圧信号のタイミングチャートを図５に示す。セット動作時とリセット動作時で選択ワード線電圧が異なる第１実施形態と異なり、セット動作時とリセット動作時で同じワード線電圧ＶＷＬを用いることができるものとする。従って、同一のワード線に接続し、異なるビット線に接続する複数の可変抵抗素子につき、夫々セット動作とリセット動作を各別に行うことができる。ここでは、Ｒ１１をセット、Ｒ１２をリセットする場合を例として説明する。
続いて、時刻ｔ４〜ｔ５の間、書き換え電源線Ｖ３及びＶ４に書き換え電圧パルスを印加する。即ち、セット動作用の第１書き換え電源線Ｖ３を電圧ＶＳＥＴ（代表値６Ｖ）に変化させ、Ｒ１１、Ｑ１１を介して、選択されたビット線ＢＬ１からコモン線に向かって電流を流し、可変抵抗素子Ｒ１１のセット動作を行う。一方、リセット動作用の第２書き換え電源線Ｖ４を電圧ＶＲＳＴ（代表値０Ｖ）に変化させ、Ｑ１２、Ｒ１２を介して、コモン線から選択されたビット線ＢＬ２に向かって電流を流し、可変抵抗素子Ｒ１２のリセット動作を行う。このとき、コモン線にはプリチャージ電源線Ｖ２を介したプリチャージ電圧ＶＰＲＥの印加が維持されている。


Claims (24)

  1. 二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
    同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、
    同一列に配列された前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、列方向に延伸するビット線と、
    前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、行または列方向に延伸するコモン線と、
    前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、
    前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加する第１電圧印加回路と、
    前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧を印加する第２電圧印加回路と、を有することを特徴とする半導体記憶装置。
  2. 前記第２電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、
    前記プリチャージ電源線は前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第１トランジスタを介して接続することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、
    前記書き換え電源線は前記ビット線の夫々と前記ビット線毎に設けられた第２トランジスタを介して接続することを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記第１電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第１の書き換え電源線及び第２の書き換え電源線を有することを特徴とする請求項１〜３の何れか一項に記載の半導体記憶装置。
  5. 前記記憶素子に記憶された情報の書き換えにおいて、
    前記記憶素子の前記電気特性を第１状態から第２状態に書き換える第１の書き換え動作と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える第２の書き換え動作を有し、
    前記第１の書き換え動作と前記第２の書き換え動作で、前記第２電圧印加回路が印加する前記プリチャージ電圧が同一であることを特徴とする請求項１〜４の何れか一項に記載の半導体記憶装置。
  6. 前記記憶素子に記憶された情報の書き換えにおいて、
    前記記憶素子の前記電気特性を第１状態から第２状態に書き換える第１の書き換え動作と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える第２の書き換え動作を有し、
    前記第１の書き換え動作と前記第２の書き換え動作で、前記第２電圧印加回路が印加する前記プリチャージ電圧が異なることを特徴とする請求項１〜４の何れか一項に記載の半導体記憶装置。
  7. 前記記憶素子に記憶された情報の書き換えにおいて、
    前記記憶素子の前記電気特性を第１状態から前記第１状態より低抵抗の第２状態に書き換える第１の書き換え動作と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える第２の書き換え動作を有し、
    前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記第１の書き換え動作と前記第２の書き換え動作とで異なり、
    前記第１の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、選択された前記メモリセルに接続するワード線に印加されるワード線電圧との電圧差が、前記第２の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを特徴とする請求項１〜４の何れか一項に記載の半導体記憶装置。
  8. 前記第１の書き換え動作と前記第２の書き換え動作で、前記ワード線電圧印加回路が印加する前記ワード線電圧が同一であることを特徴とする請求項７に記載の半導体記憶装置。
  9. 複数の前記記憶素子に記憶された情報の書き換えにおいて、
    選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記第１の書き換え動作と前記第２の書き換え動作の何れか一方を実行することを特徴とする請求項８に記載の半導体記憶装置。
  10. 前記第１の書き換え動作と前記第２の書き換え動作で、前記第２電圧印加回路が印加する前記プリチャージ電圧が同一であることを特徴とする請求項７〜９の何れか一項に記載の半導体記憶装置。
  11. 二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
    同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、
    同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、列方向に延伸するビット線と、
    前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、行または列方向に延伸するコモン線と、
    前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、
    前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加する第１電圧印加回路と、
    前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧を印加する第２電圧印加回路と、を有し、
    前記記憶素子に記憶された情報の書き換えにおいて、
    前記記憶素子の前記電気特性を第１状態から第２状態に書き換える第１の書き換え動作と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える第２の書き換え動作を有し、
    前記第１の書き換え動作と前記第２の書き換え動作で、前記第２電圧印加回路が印加する前記プリチャージ電圧が異なることを特徴とする半導体記憶装置。
  12. 前記第２電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、
    前記プリチャージ電源線は前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第１トランジスタを介して接続することを特徴とする請求項１１に記載の半導体記憶装置。
  13. 前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを特徴とする請求項１〜１２の何れか一項に記載の半導体記憶装置。
  14. 二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
    同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、
    同一列に配列された前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、列方向に延伸するビット線と、
    前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、行または列方向に延伸するコモン線を有する半導体記憶装置を駆動する方法であって、
    前記記憶素子に記憶された情報の書き換えにおいて、
    書き換え対象の前記メモリセルを選択し、当該選択された前記メモリセルに接続するワード線にワード線電圧を印加するワード線電圧印加工程と、
    前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するプリチャージ工程と、
    前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するとともに、前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧の印加を維持する書き換え工程と、
    を有することを特徴とする半導体記憶装置の駆動方法。
  15. 前記半導体装置は、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するための第１電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線と前記コモン線に前記プリチャージ電圧を印加するための第２電圧印加回路を有し、
    前記第２電圧印加回路は、前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第１トランジスタを介して接続するプリチャージ電源線を有し、
    前記プリチャージ工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第１トランジスタをオン状態とし、前記プリチャージ電源線を介して前記ビット線と前記コモン線の双方に前記プリチャージ電圧を印加し、
    前記書き換え工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第１トランジスタをオフ状態とし、前記プリチャージ電源線を介して前記コモン線に前記プリチャージ電圧を印加することを特徴とする請求項１４に記載の半導体記憶装置の駆動方法。
  16. 前記記憶素子に記憶された情報の書き換えにおいて、
    前記記憶素子の前記電気特性を第１状態から第２状態に書き換える場合と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が同一であることを特徴とする請求項１４または１５に記載の半導体記憶装置の駆動方法。
  17. 前記記憶素子に記憶された情報の書き換えにおいて、
    前記記憶素子の前記電気特性を第１状態から第２状態に書き換える場合と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が異なることを特徴とする請求項１４または１５に記載の半導体記憶装置の駆動方法。
  18. 前記書き換え工程において、前記記憶素子の前記電気特性を第１状態から前記第１状態より低抵抗の第２状態に書き換えるための前記書き換え電圧を印加する低抵抗化工程、及び、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換えるための前記書き換え電圧を印加する高抵抗化工程のうち何れか一方を、書き換え対象として選択された前記メモリセルの夫々に対して実行し、
    前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記低抵抗工程と前記高抵抗工程とで異なり、
    前記低抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差が、前記高抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを特徴とする請求項１４または１５に記載の半導体記憶装置の駆動方法。
  19. 前記ワード線電圧印加工程で印加される前記ワード線電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを特徴とする請求項１８に記載の半導体記憶装置の駆動方法。
  20. 前記ワード線電圧印加工程において、選択された前記ワード線と接続する複数の前記メモリセルを選択し、
    当該複数のメモリセルに対して連続して前記低抵抗化工程と前記高抵抗化工程の何れか一方を実行する工程を備えることを特徴とする請求項１９に記載の半導体記憶装置の駆動方法。
  21. 前記プリチャージ工程、及び、前記書き換え工程で印加される前記プリチャージ電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを特徴とする請求項１８〜２０の何れか一項に記載の半導体記憶装置の駆動方法。
  22. 二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
    同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、
    同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、列方向に延伸するビット線と、
    前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、行または列方向に延伸するコモン線を有する半導体記憶装置を駆動する方法であって、
    前記記憶素子に記憶された情報の書き換えにおいて、
    書き換え対象の前記メモリセルを選択し、当該選択された前記メモリセルに接続するワード線にワード線電圧を印加するワード線電圧印加工程と、
    前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するプリチャージ工程と、
    前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するとともに、前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧の印加を維持する書き換え工程と、を有し、
    前記記憶素子の前記電気特性を第１状態から第２状態に書き換える場合と、前記記憶素子の前記電気特性を前記第２状態から前記第１状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が異なることを特徴とする半導体記憶装置の駆動方法。
  23. 前記半導体装置は、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するための第１電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線と前記コモン線に前記プリチャージ電圧を印加するための第２電圧印加回路を有し、
    前記第２電圧印加回路は、前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第１トランジスタを介して接続するプリチャージ電源線を有し、
    前記プリチャージ工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第１トランジスタをオン状態とし、前記プリチャージ電源線を介して前記ビット線と前記コモン線の双方に前記プリチャージ電圧を印加し、
    前記書き換え工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第１トランジスタをオフ状態とし、前記プリチャージ電源線を介して前記コモン線に前記プリチャージ電圧を印加することを特徴とする請求項２２に記載の半導体記憶装置の駆動方法。
  24. 前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを特徴とする請求項１４〜２３の何れか一項に記載の半導体記憶装置の駆動方法。
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