JP2008021750A - 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ - Google Patents

Abstract

【課題】抵抗変化層を薄くしてもリーク（およびそれに伴うショート）が少ない抵抗変化素子、およびその製造方法、ならびにそれを用いた抵抗変化型メモリを提供する。
【解決手段】第１の電極１１と、第２の電極１３と、第１の電極１１と第２の電極１４との間に積層された抵抗変化層１２および絶縁層（トンネルバリア層１４）とを含む。トンネルバリア層１４の厚さは、０．５ｎｍ以上５ｎｍ以下である。抵抗変化層１２は、第１の電極１１と第２の電極１３との間に電圧または電流を印加することによって、電気抵抗値が異なる複数の状態間で変化させることが可能な層である。抵抗変化層１２は、遷移金属酸化物を主成分とする。
【選択図】図１

Description

本発明は、抵抗変化素子およびその製造方法、ならびに、それを用いた抵抗変化型メモリに関する。

近年、メモリ素子の微細化の要求が高まっている。それに伴い、微細化による悪影響を受けにくいメモリ素子として、電荷容量ではなく電気抵抗の変化によって情報を記録する抵抗変化型メモリ素子（不揮発性メモリ素子）が注目されている。

抵抗変化型のメモリ素子は、抵抗変化層と、抵抗変化層を挟むように配置された２つの電極とを含む。この素子は電気抵抗が異なる複数の状態をとることができ、電極間に所定の電圧または電流を印加することによって、その状態を変化させることが可能である。そして、選択された１つの状態は、所定の操作が加わらない限り基本的に保持される（すなわち不揮発である）。このような効果は、巨大抵抗変化効果（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ：ＣＥＲ）と呼ばれている。ＣＥＲ効果は、同様に抵抗変化を示す磁気抵抗効果（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：ＭＲ）とは、その動作機構および課題の差異によって区別されている。

ＭＲ効果は、磁性体で非磁性体を挟んだ多層構造、すなわち磁性体／非磁性体／磁性体の多層構造において観察される。この多層構造の一方の磁性体の磁化の向きが磁界によって変わると、その磁化の向きが他方の磁性体の磁化の向きと平行であるか反平行であるかの差によって抵抗が変化する。このような効果がＭＲ効果である。磁性体は、微細になると反磁界成分が増加する。そのため、ＭＲ効果を用いた素子では、磁化を反転させるために必要とされる磁界が、微細化（高密度化）に伴って大きくなるという欠点がある。

ＣＥＲ効果にはそのようなサイズの課題が無いこと、およびＣＥＲ効果はＭＲ効果よりも桁違いに大きな抵抗変化を示すことから、抵抗変化型メモリ素子は、微細化が求められている次世代の不揮発メモリとしての期待が高い。

抵抗変化型メモリ素子として、米国特許第６２０４１３９号明細書（特許文献１）には、ペロブスカイト酸化物（Ｐｒ_0.7Ｃａ_0.3ＭｎＯ₃：ＰＣＭＯ）を用いた素子が開示されており、特表２００２−５３７６２７号公報（特許文献２）には、ペロブスカイト酸化物（ＢａＳｒＴｉＣｒＯ₃：ＢＳＴＣＯ）を含む各種酸化物を用いた素子が開示されている。これらの素子は、抵抗変化型ランダムアクセスメモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）と呼ばれて注目を集めている。特に、電気抵抗値の変化によって情報を記録するこれらの不揮発性メモリ素子は、サイズにおける制限が小さいために、超高集積化への期待が高い。
米国特許第６２０４１３９号明細書 特表２００２−５３７６２７号公報

微細な抵抗変化型メモリ素子を簡単で安定な方法で製造するためには、抵抗変化層を薄くする必要がある。しかし、抵抗変化層の厚さが一定値以下になると、リーク（およびそれに伴うショート）などの劣化が発生しやすくなり、素子の集積化が困難となる。そのため、抵抗変化層を薄くすることとリークの低減とは、トレードオフの関係にあった。今後、高集積化を進めていくためには、抵抗変化層を薄くしてもリークが少ないメモリ素子を実現する必要がある。

このような状況において、本発明は、抵抗変化層を薄くしてもリーク（およびそれに伴うショート）が少ない抵抗変化素子、およびその製造方法、ならびにそれを用いた抵抗変化型メモリを提供することを目的の１つとする。

上記課題を解決するために、本発明の抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に積層された抵抗変化層および絶縁層とを含み、前記絶縁層の厚さが０．５ｎｍ以上５ｎｍ以下であり、前記抵抗変化層は、前記第１の電極と前記第２の電極との間に電圧または電流を印加することによって、電気抵抗値が異なる複数の状態間で変化させることが可能な層であり、前記抵抗変化層が遷移金属酸化物を主成分とする。

また、本発明の抵抗変化型メモリは、本発明の抵抗変化素子をメモリ素子として備える。

また、抵抗変化素子を製造するための本発明の方法は、電圧または電流を印加することによって電気抵抗値が異なる複数の状態間で変化させることが可能な抵抗変化層を備える抵抗変化素子の製造方法であって、（ｉ）第１の電極を形成する工程と、（ii）前記第１の電極上に、絶縁層および前記抵抗変化層を含む積層体を形成する工程と、（iii）前記積層体上に第２の電極を形成する工程とを含み、前記絶縁層の厚さが０．５ｎｍ以上５ｎｍ以下であり、前記抵抗変化層が遷移金属酸化物を主成分とする。

本発明によれば、抵抗変化層を薄くしてもリーク（およびそれに伴うショート）が少ない抵抗変化素子が得られる。このような抵抗変化素子を用いることによって、集積度が高い抵抗変化型メモリを得ることが可能である。

また、本発明の抵抗変化素子は、トンネルバリアとなる絶縁層を含むため、抵抗変化層の状態を変化させる際に流れる電流を低減できる。そのため、本発明の素子は、駆動時の消費電力が低く、高集積化に特に適している。

以下、本発明の実施の形態について説明する。なお、本発明は、以下の実施形態および実施例の説明に限定されない。以下の説明では、特定の数値や特定の材料を例示する場合があるが、本発明の効果が得られる限り、他の数値や他の材料を適用してもよい。

［抵抗変化素子］
本発明の抵抗変化素子は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に積層された抵抗変化層および絶縁層（以下、「トンネルバリア層」という場合がある）とを含む。第１の電極、第２の電極、抵抗変化層、および絶縁層（トンネルバリア層）を含む多層構造体は、通常、基板上に形成される。別の観点では、本発明の抵抗変化素子は、基板と、基板上に形成された上記多層構造体を含む。なお、本発明の抵抗変化素子では、隣接する層同士が、それらの少なくとも一部の領域において積層されていればよい。

トンネルバリア層は、トンネル電流が流れる層である。トンネルバリア層の厚さは０．５ｎｍ以上５ｎｍ以下であり、たとえば０．７ｎｍ以上２ｎｍ以下である。このトンネルバリア層によって、駆動時の消費電力を低減できる。トンネルバリア層の材料の具体例については後述する。トンネルバリア層は、絶縁性の材料からなる。なお、本発明の効果が得られる限り、厚さが０．５ｎｍ〜５ｎｍの範囲にある絶縁層（トンネルバリア層）は、厚さがより広い範囲にある絶縁層の一部であってもよい。ただし、電極と接触している領域のトンネルバリア層の厚さは、０．５ｎｍ〜５ｎｍの範囲にあることが好ましい。

抵抗変化層は、第１の電極と第２の電極との間に電圧または電流を印加することによって、電気抵抗値が異なる複数の状態間で変化させることが可能な層である。抵抗変化層は、遷移金属酸化物を主成分とする。具体的には、抵抗変化層における遷移金属酸化物の含有率は５０重量％以上であり、通常、８０重量％以上である。典型的な一例では、抵抗変化層は遷移金属酸化物からなる。

トンネルバリア層（絶縁層）は、抵抗変化層と第１の電極との間に配置されていてもよいし、抵抗変化層と第２の電極との間に配置されていてもよい。抵抗変化層と第１の電極との間、または抵抗変化層と第２の電極との間にトンネルバリア層を配置することによって、抵抗変化層の状態を変化させる際に発生するリーク（およびそれに伴うショート）を抑制できる。また、抵抗変化層の状態を変化させる際に流れる電流を低減できる。

また、本発明の抵抗変化素子は、抵抗変化層と第１の電極との間、および抵抗変化層と第２の電極との間に、１つずつ合計２つのトンネルバリア層を備えてもよい。

本発明の抵抗変化素子では、抵抗変化層の厚さは、１ｎｍ以上５００ｎｍ以下であってもよい。また、抵抗変化層の厚さは、５ｎｍより大きくてもよいし、１０ｎｍ以上であってもよいし、３０ｎｍ以上であってもよい。また、抵抗変化層の厚さは、１００ｎｍ以下であってもよいし、５０ｎｍ以下であってもよい。抵抗変化層の厚さは、たとえば、３０ｎｍ以上５０ｎｍ以下であってもよい。

本発明の抵抗変化素子では、遷移金属酸化物が酸化鉄であってもよい。酸化鉄からなる抵抗変化層を用いることによって、抵抗変化特性を発現しやすく、特にナノ秒オーダーのパルス印加によって高速に動作するなどの特性上の利点がある。遷移金属酸化物の具体例については後述する。

本発明の抵抗変化素子の接合面積に特に限定はないが、たとえば、０．２５μｍ²以下としてもよい。ここで、「接合面積」とは、抵抗変化層と第１または第２の電極とのオーバーラップ面積の小さい方の面積を意味している。

本発明の抵抗変化素子では、抵抗変化層の状態を変化させるために電極間に印加される電圧または電流が、パルス状であってもよい。また、抵抗変化層の状態を変化させることができる限り、パルス状ではない電圧または電流を印加してもよい。

［抵抗変化型メモリ］
本発明の抵抗変化型メモリは、本発明の抵抗変化素子をメモリ素子として備える。

本発明の抵抗変化型メモリは、マトリクス状に配置された複数の上記抵抗変化素子を含んでもよい。本発明のメモリの典型的な一例は、基板と、基板上にマトリクス状に配置された複数の本発明の抵抗変化素子を含む。

また、本発明の抵抗変化型メモリは、上記抵抗変化素子に接続されたスイッチング素子をさらに含んでもよい。

［抵抗変化素子の製造方法］
抵抗変化素子を製造するための本発明の方法は、電圧または電流を印加することによって電気抵抗値が異なる複数の状態間で変化させることが可能な抵抗変化層を備える抵抗変化素子の製造方法である。この製造方法によれば、本発明の抵抗変化素子が得られる。抵抗変化素子を構成する部材の材料や厚さは、本発明の抵抗変化素子と同様であるため、重複する説明を省略する場合がある。この製造方法は、以下の工程（ｉ）〜工程（iii）を含む。

工程（ｉ）では、第１の電極を形成する。第１の電極は、基板上に直接形成されてもよいし、何らかの構造体（たとえば層）を挟んで基板上に間接的に形成されてもよい。

次に、工程（ii）では、第１の電極上に、絶縁層（トンネルバリア層）および抵抗変化層を含む積層体を形成する。トンネルバリア層の厚さは、０．５ｎｍ以上５ｎｍ以下である。抵抗変化層は、遷移金属酸化物を主成分とする。トンネルバリア層および抵抗変化層は、どちらを先に形成してもよい。たとえば、上記積層体は、第１の電極上に形成されたトンネルバリア層（絶縁層）と、トンネルバリア層上に形成された抵抗変化層とからなるものであってもよい。また、上記積層体は、第１の電極上に形成された抵抗変化層と、抵抗変化層上に形成されたトンネルバリア層（絶縁層）とからなるものであってもよい。

次に、工程（iii）では、上記積層体上に第２の電極を形成する。本発明の製造方法によって、第１の電極／トンネルバリア層／抵抗変化層／第２の電極という構造を有する素子、または、第１の電極／抵抗変化層／トンネルバリア層／第２の電極という構造を有する素子を形成できる。第１の電極、第２の電極、トンネルバリア層および抵抗変化層の形成方法に特に限定はなく、公知の方法で形成してもよい。

本発明の製造方法では、工程（ii）において、トンネルバリア層を構成する元素を含む前駆体膜を形成する膜形成工程と、その前駆体膜を酸化雰囲気下で酸化する酸化工程とを複数回繰り返すことによってトンネルバリア層が形成されてもよい。たとえば、酸化アルミニウムからなるトンネルバリア層を形成する場合には、前駆体膜としてアルミニウム膜を形成し、そのアルミニウム膜を酸化してもよい。

また、上記酸化工程において、前駆体膜が形成された複数の基板を、酸化雰囲気下で一括して酸化してもよい。

また、上記酸化雰囲気は、酸素ガス雰囲気、酸素プラズマ雰囲気、およびオゾン雰囲気から選ばれるいずれかの雰囲気であってもよい。

以下、図面を参照しながら本発明について具体的に説明する。以下の説明では、同様の部材に同一の符号を付して、重複する説明を省略する場合がある。

［抵抗変化素子の一例］
本発明の抵抗変化素子の一例の断面図を図１に示す。図１の抵抗変化素子１００は、基板２０上に形成されている。抵抗変化素子１００は、下部電極（第１の電極）１１、抵抗変化層１２、上部電極（第２の電極）１３、およびトンネルバリア層１４を含む。

抵抗変化素子１００は、基板２０側から順に積層された、下部電極１１、抵抗変化層１２、トンネルバリア層１４および上部電極１３を含む多層構造体である。トンネルバリア層１４は絶縁体である。抵抗変化層１２は、遷移金属の酸化物で構成されている。

なお、本発明の抵抗変化素子の構造は、抵抗変化層１２およびトンネルバリア層１４が下部電極１１と上部電極１３との間に配置されている限り、特に限定されない。たとえば、トンネルバリア層１４は、図１に示すように抵抗変化層１２と上部電極１３との間に配置されてもよいし、図２に示すように下部電極１１と抵抗変化層１２との間に配置されてもよい。

抵抗変化素子１００には、電気抵抗値が異なる２以上の状態が存在する。所定の電圧または電流を素子１００に印加することによって、素子１００は、上記２以上の状態から選ばれる１つの状態から他の状態へ変化する。たとえば、素子１００には、相対的に高抵抗の状態（以下、「高抵抗状態」という場合がある）と、相対的に低抵抗の状態（以下、「低抵抗状態」という場合がある）とが存在する。素子１００は、所定の電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。

本発明の抵抗変化素子は、抵抗変化比などの抵抗変化特性に優れている。なお、抵抗変化比とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す最大電気抵抗値をＲ_MAX、最小電気抵抗値をＲ_MINとしたときに、以下の式で求められる値である。
［抵抗変化比］＝（Ｒ_MAX−Ｒ_MIN）／Ｒ_MIN

トンネルバリア層１４は、絶縁性の材料で形成されている。トンネルバリア層１４は、たとえば、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化シリコン（ＳｉＯ₂）、酸化マグネシウム（ＭｇＯ）、酸化チタン（ＴｉＯ₂）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）、酸化タンタル（ＴａＯ₂）、酸窒化タンタルアルミニウム（ＴａＡｌＯＮ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などで形成することが好ましい。０．５ｎｍ程度のごく薄いトンネルバリア層１４を用いる場合、その材料として酸化アルミニウム（Ａｌ₂Ｏ₃）が好ましく用いられる。なお、トンネルバリア層１４は、遷移金属酸化物以外の絶縁性材料、たとえば、遷移金属元素以外の金属元素の酸化物で形成されていてもよい。

抵抗変化層１２の材料の好ましい一例は、鉄（Ｆｅ）の酸化物、すなわち酸化鉄である。酸化鉄は、天然に多く埋蔵されている材料であるため、安価で量産に適している。酸化鉄としては、たとえば、化学式Ｆｅ₂Ｏ₃やＦｅ₃Ｏ₄で表される酸化物が挙げられる。また、酸化鉄を用いた抵抗変化素子は、抵抗変化特性を発現しやすく、特にナノ秒オーダーのパルス印加によって高速に動作するなど、特性上の利点がある。このような特性が表れる理由は、はっきりとは解らないが、酸化鉄の鉄イオンが多種の価数を取り得ることや、酸素の配置や僅かな含有酸素量の変動で敏感に特性を変化させるといった多様性を酸化鉄が有していることに起因しているのではないかと考えられる。抵抗変化層の材料の他の例としては、たとえば、ＭＦｅ₂Ｏ₄（Ｍは遷移金属元素で、Ｃｏ、Ｍｎ、Ｎｉ、Ｚｎ、Ｃｕなど）の様なスピネル構造を有するフェライト材料や、α−Ｆｅ₂Ｏ₃やＴｉ₂Ｏ₃などのコランダム構造を有する材料や、ＭｎＯ₂やＷＯ₂やＴｉＯ₂などのルチル構造（マグネリ相を含む）を有する材料や、ＷＯ₃などが挙げられる。なお、この明細書では、Ｚｎも遷移金属として扱う。

下部電極１１は、基本的には、導電性を有していればよい。下部電極１１は、たとえば、金（Ａｕ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）や、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、弗化物、炭化物、硼化物、シリサイドなどによって形成できる。

半導体製造プロセスの観点からは、下部電極１１は、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化イリジウム（Ｉｒ−Ｏ）、酸化ルテニウム（Ｒｕ−Ｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、Ｔｉ−Ａｌ合金、またはこれらの窒化物などで形成することが好ましい。また、下部電極１１として、酸化イリジウムとＴｉ−Ａｌ−Ｎ（窒化チタンアルミニウム）との積層体のような積層体を用いることも好ましい。この場合、導電性の確保のため、（ＴｉＡｌ）合金比、すなわち（Ｔｉ＋Ａｌ）量に占めるＡｌ量の割合は、５０原子％以下であることが好ましい。

上部電極１３は、基本的に導電性を有していればよい。上部電極１３は、たとえば、金（Ａｕ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）や、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、弗化物、炭化物、硼化物、シリサイドなどによって形成できる。

半導体製造プロセスの観点からは、酸化されても導電性を確保できる金属を上部電極１３の材料として用いることが好ましい。そのため、上部電極１３の材料としては、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、白金（Ｐｔ）、金（Ａｕ）などが好ましい。また、Ｉｒ−Ｏ（酸化イリジウム）やＲｕ−Ｏ（酸化ルテニウム）、Ｒｅ−Ｏ（酸化レニウム）、Ｏｓ−Ｏ（酸化オスミウム）およびＲｈ−Ｏ（酸化ロジウム）といった酸化物や、Ｔｉ−Ａｌ−Ｎ（窒化チタンアルミニウム）のような合金窒化物や、これらの積層体を用いて上部電極１３を形成することも好ましい。この場合、導電性の確保のため、（ＴｉＡｌ）合金比は、５０％以下であることが好ましい。

なお、本発明の抵抗変化素子の２つの電極は、共に、非磁性体によって形成されていてもよい。

基板２０には、たとえば半導体基板（たとえばシリコン基板）を用いることができる。半導体基板を用いる場合、本発明の抵抗変化素子と半導体素子とを、同一基板上に容易に形成できる。基板２０の表面のうち、下部電極１１と接する表面が酸化されていてもよい。また、基板２０の表面に酸化膜が形成されていてもよい。なお、基板２０には、単なる半導体基板だけでなく、トランジスタやコンタクトプラグなどが形成された基板も含まれる。

トンネルバリア層１４の厚さは０．５ｎｍ〜５ｎｍの範囲にある。抵抗変化層１２の厚さは、１ｎｍ〜５００ｎｍの範囲にあることが好ましい。本発明の素子の好ましい一例では、トンネルバリア層１４の厚さが０．５ｎｍ〜２ｎｍの範囲にあり、抵抗変化層１２の厚さが３０ｎｍ〜５０ｎｍの範囲にある。この一例では、トンネルバリア層１４がアルミナからなり、抵抗変化層１２が酸化鉄からなるものであってもよい。

所定の電圧（または電流）は、下部電極１１および上部電極１３を介して抵抗変化素子１００に印加される。所定の電圧（または電流）の印加によって、素子１００の状態が、たとえば高抵抗状態から低抵抗状態へ変化する。変化後の状態（たとえば、低抵抗状態）は、所定の電圧（または電流）が再び素子１００に印加されるまで保持される。そして、素子１００の状態は、所定の電圧（または電流）の印加によって再び変化（たとえば、低抵抗状態から高抵抗状態へ）させることが可能である。

ただし、素子１００の状態を変化させるために素子１００に印加される所定の電圧（または電流）は、素子１００が高抵抗状態にあるときと、低抵抗状態にあるときとの間で必ずしも同一でなくてもよく、その大きさや印加方向は、素子１００の状態に応じて異なってもよい。すなわち、本明細書における「所定の電圧または電流」とは、素子１００がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。

このように、抵抗変化素子１００では、特定の電気抵抗値を示す特定の状態は、素子１００に所定の電圧または電流が印加されるまで保持される。そのため、素子１００と、素子１００の状態を検出する機構（即ち、素子１００の電気抵抗値を測定する機構）とを組み合わせることによって、不揮発性の抵抗変化型メモリを構築できる。このメモリでは、素子１００の上記各状態に対してビットが割り当てられる。たとえば、高抵抗状態に「０」が割り当てられ、低抵抗状態に「１」が割り当てられる。抵抗変化型メモリは、メモリ素子であってもよいし、複数のメモリ素子が配列されたメモリアレイであってもよい。また、素子１００の状態の変化は少なくとも２回以上繰り返して行うことができるため、信頼性のある不揮発ランダムアクセスメモリを得ることが可能である。また、上記各状態に対してＯＮまたはＯＦＦを割り当てることによって、素子１００をスイッチング素子へ応用することも可能である。

抵抗変化素子１００に印加される電圧または電流は、パルス状であることが好ましい。パルス状の電圧または電流を用いることによって、素子１００を用いて構成された電子デバイス（たとえばメモリ）における消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、たとえば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であってもよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒の範囲であればよい。

電子デバイスの簡便な駆動には、パルスの形状が三角波状であることが好ましい。素子１００の応答を高速（たとえば数ナノ秒〜数マイクロ秒程度）にするためには、パルスの形状が矩形状であることが好ましい。

簡便な駆動、消費電力の低減、速い応答速度などを達成するためには、正弦波状のパルスや、矩形形状の立ち上がり／下がりに適度なスロープを設けた台形状のパルスを用いることが好ましい。正弦波状のパルスや台形状のパルスは、素子１００の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子１００の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。

電圧を印加することによって抵抗変化素子１００の状態を変化させる場合、素子１００の微細化や、素子１００を含む電子デバイスの小型化が、より容易になる。たとえば、抵抗変化素子１００の下部電極１１と上部電極１３との間に電位差を発生させる電圧印加装置を素子１００に接続し、両電極の間に電圧を印加することによって素子１００の状態を変化させることができる。以下、電圧印加によって素子１００の状態を変化させる２つの方法について説明する。

第１の方法では、上部電極１３の電位に対して下部電極１１の電位が正となるようなバイアス電圧（正バイアス電圧）を両電極間に印加することによって、素子１００を低抵抗状態から高抵抗状態へと変化させ、上部電極１３の電位に対して下部電極１１の電位が負となるようなバイアス電圧（負バイアス電圧）を両電極間に印加することによって素子１００を高抵抗状態から低抵抗状態へ変化させてもよい。この方法では、高抵抗状態から低抵抗状態へ変化させるときの電圧印加の方向（極性）と、低抵抗状態から高抵抗状態へ変化させるときの電圧印加の方向とが逆である。以下、上部電極１３の電位に対して下部電極１１の電位が正となる電圧のことを「正バイアス電圧」といい、上部電極１３の電位に対して下部電極１１の電位が負となる電圧のことを「負バイアス電圧」という場合がある。

第１の方法について、図３Ａに示すような電流−電圧（Ｉ−Ｖ）特性を有する抵抗変化素子１００の一例を用いて説明する。第１の方法では、図３Ａに示すように、電圧の印加に伴ってＩ−Ｖ特性が矢印で示される順に変化する。具体的には、正バイアス電圧Ｖ₀の印加によって低抵抗状態から高抵抗状態に変化し、負バイアス電圧−Ｖ₀’の印加によって高抵抗状態から低抵抗状態へ変化する。

また、第２の方法では、正バイアス電圧Ｖ₀を素子１００に印加することによって素子１００を低抵抗状態から高抵抗状態へと変化させ、Ｖ₀より大きな正バイアス電圧Ｖ₁を素子１００に印加することによって素子１００を高抵抗状態から低抵抗状態へ変化させる。この第２の方法では、低抵抗状態から高抵抗状態へ変化させるときよりも大きな電圧を印加することによって、素子１００を高抵抗状態から低抵抗状態へ変化させる。なお、負バイアス電圧を印加することによっても、同様の状態変化を起こさせることが可能である。

第２の方法について、図３Ｂに示すようなＩ−Ｖ特性を有する抵抗変化素子１００の一例を用いて説明する。第２の方法では、図３Ｂに示すように、正バイアス電圧Ｖ₀の印加によって素子１００を低抵抗状態から高抵抗状態へと変化させ、正バイアス電圧Ｖ₁の印加によって素子１００を高抵抗状態から低抵抗状態へ変化させる。電流が流れすぎて素子が破壊されることを防止するために、高抵抗状態から低抵抗状態へ変化させる際には、ある電流でコンプライアンス（Ｉ＝Ｉ₀）を設定しておくことが好ましい。また、ここでは、正バイアス電圧を印加する例について述べたが、負バイアス電圧を印加することによっても同様に動作させることができる。

上記第１および第２の方法の動作を実現するには、素子１００が図４のようなＩ−Ｖ特性を示せばよい。印加するバイアス電圧と印加方法とを変化させることによって、上記動作が可能となる。バイアス電圧の方向による制御は、図４の波線矢印で示される。バイアス電圧の大きさによる制御は、図４の実線矢印で示される。

［抵抗変化型メモリの一例］
本発明の抵抗変化素子とＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）とを用いて構成された、本発明の抵抗変化型メモリ（素子）の一例の回路図を図５に示す。

図５に示す抵抗変化型メモリ素子２００は、抵抗変化素子１００とトランジスタ２１とを備える。抵抗変化素子１００は、トランジスタ２１の電極およびビット線３２と電気的に接続されている。トランジスタ２１のゲート電極はワード線３３に電気的に接続されている。トランジスタ２１の残る１つの電極は接地されている。このようなメモリ素子２００では、トランジスタ２１をスイッチング素子として、抵抗変化素子１００における上記状態の検出（即ち、素子１００の電気抵抗値の検出）、および、素子１００への所定の電圧または電流の印加が可能となる。たとえば、素子１００が、電気抵抗値が異なる２つの状態をとる場合、図５に示すメモリ素子２００を、１ビットの抵抗変化型メモリ素子として利用できる。

本発明の抵抗変化型メモリ（素子）の具体的な構成の一例の断面図を、図６に示す。図６に示すメモリ素子２００では、シリコン基板（基板２０）にトランジスタ２１および抵抗変化素子１００が形成されており、トランジスタ２１と抵抗変化素子１００とが一体化されている。トランジスタ２１は、ＭＯＳ−ＦＥＴとして一般的な構成であればよい。

以下、図６のメモリ素子２００の構成を具体的に説明する。基板２０にソース電極２４およびドレイン電極２５が形成されている。ドレイン電極２５は、プラグ２７を介して下部電極１１と接続されている。ソース電極２４は、たとえば、電極を通じて接地電位などに接続される。基板２０の表面には、素子分離部２９が形成されている。ソース電極２４とドレイン電極２５との間の基板２０の表面には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。下部電極１１上には、抵抗変化層１２、トンネルバリア層１４および上部電極１３が順に配置されている。ゲート電極２３は、ワード線（図示せず）と電気的に接続されている。上部電極１３は、プラグ３０を介してビット線３２と接続されている。基板２０上には、基板２０の表面、各電極および抵抗変化素子１００を覆うように層間絶縁層２８が配置されている。層間絶縁層２８によって、各電極間における電気的なリークの発生が防止されている。

層間絶縁層２８は絶縁材料で形成でき、２種類以上の材料の積層体であってもよい。絶縁材料は、ＳｉＯ₂やＡｌ₂Ｏ₃などの無機材料であってもよいし、レジスト材料のような有機材料であってもよい。有機材料を用いる場合、平坦でない表面上へ層間絶縁層２８を形成する場合においても、スピナーコーティング法などを用いることによって、表面が平坦な層間絶縁層２８を簡単に形成できる。有機材料としては、感光性樹脂であるポリイミドのような材料が好ましい。

図６に示す例では、抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせることによって抵抗変化型メモリが構成されているが、本発明の抵抗変化型メモリの構成は特に限定されず、たとえば、その他の種類のトランジスタやダイオードなど、任意の半導体素子と組み合わせてもよい。

また、図６に示すメモリ素子２００では、トランジスタ２１の直上に抵抗変化素子１００が配置されているが、トランジスタ２１と抵抗変化素子１００とを互いに離れた場所に配置し、下部電極１１とドレイン電極２５とを引き出し電極によって電気的に接続してもよい。メモリ素子２００の製造プロセスを容易にするためには、抵抗変化素子１００とトランジスタ２１とを互いに離して配置することが好ましい。一方、図６に示すように、トランジスタ２１の直上に抵抗変化素子１００を配置する場合、メモリ素子２００の占有面積が小さくなるため、より高密度な抵抗変化型メモリアレイを実現できる。

メモリ素子２００への情報の記録は、抵抗変化素子１００への所定の電圧または電流の印加によって行えばよく、素子１００に記録した情報の読み出しは、たとえば、情報の記録時とは異なる大きさの電圧または電流を素子１００に印加することによって行えばよい。情報の記録および読み出しの方法として、パルス状の電圧を素子１００に印加する方法の一例について、図７を用いて説明する。

図７に示す例において、抵抗変化素子１００は、ある閾値（Ｖ₀）以上の大きさを有する正バイアス電圧の印加によって低抵抗状態から高抵抗状態へ変化し、ある閾値（|Ｖ₀’|）以上の大きさを有する負バイアス電圧の印加によって高抵抗状態から低抵抗状態へ変化する（図３Ａ参照）。各バイアス電圧の大きさは、下部電極１１と上部電極１３との間の電位差の大きさに相当する。

抵抗変化素子１００の初期状態が、低抵抗状態であるとする。下部電極１１と上部電極１３との間にパルス状の正バイアス電圧Ｖ_RS（｜Ｖ_RS｜≧Ｖ₀）を印加すると、素子１００は低抵抗状態から高抵抗状態へと変化する（図７に示すＲＥＳＥＴ）。このとき印加する正バイアス電圧をリセット電圧（ＲＥＳＥＴ電圧）とする。

ここで、大きさがＶ₀未満の正バイアス電圧を素子１００に印加することによって、素子１００の電流出力から素子１００の電気抵抗値が求められる。電気抵抗値の検出は、大きさがＶ₀’未満の負バイアス電圧を素子１００に印加することによっても行うことができる。素子１００の電気抵抗値を検出するために印加するこれらの電圧を、リード電圧（ＲＥＡＤ電圧：Ｖ_RE）とする。リード電圧は、図７に示すようにパルス状であってもよい。パルス状のリード電圧を用いることによって、パルス状のリセット電圧を用いる場合と同様に、メモリ素子２００における消費電力の低減やスイッチング効率の向上を図ることができる（以下で説明するリード電圧に関しても同様である）。リード電圧を印加しても素子１００の状態が変化することはないため、複数回リード電圧を印加しても、同一の電気抵抗値が検出される（以下で説明するリード電圧に関しても同様である）。

次に、下部電極１１と上部電極１３との間にパルス状の負バイアス電圧であるセット電圧Ｖ_S（｜Ｖ_S｜≧｜Ｖ₀’｜）を印加すると、素子１００は高抵抗状態から低抵抗状態へと変化する（図７に示すＳＥＴ）。ここで、素子１００にリード電圧を印加することによって、素子１００の電流出力（図７に示すＯＵＴＰＵＴ１）から、素子１００の電気抵抗値が求められる。

このように、パルス状の電圧の印加によって、メモリ素子２００への情報の記録および読み出しを行うことができる。読み出しの際の素子１００の出力電流の大きさは、素子１００の状態に対応して異なる。ここで、相対的に出力電流の小さい状態（図７におけるＯＵＴＰＵＴ２）を「１」、相対的に出力電流の大きい状態（図７におけるＯＵＴＰＵＴ１）を「０」とすれば、メモリ素子２００を、リセット電圧によって情報「１」が記録され、セット電圧によって情報「０」が記録される（情報「１」を消去する）メモリ素子とすることができる。

また、別の動作形態について図８を参照しながら説明する。図８の動作形態で用いられる抵抗変化素子１００は、ある閾値（Ｖ₀）以上の大きさを有する正バイアス電圧の印加によって低抵抗状態から高抵抗状態へ変化し、ある閾値（Ｖ₁）以上の大きさを有する正バイアス電圧の印加によって高抵抗状態から低抵抗状態へ変化する（図３Ｂ参照）。なお、この動作形態の場合には、負バイアス電圧印加によっても素子の状態が同様に変化する。

抵抗変化素子１００の初期状態が、低抵抗状態であるとする。下部電極１１と上部電極１３との間にパルス状の正バイアス電圧であるリセット電圧Ｖ_RS（｜Ｖ_RS｜≧Ｖ₀）を印加すると、素子１００は低抵抗状態から高抵抗状態へと変化する（図８に示すＲＥＳＥＴ）。ここで、大きさがＶ₀未満の正バイアス電圧であるリード電圧（Ｖ_RE）を素子１００に印加することによって、素子１００の電流出力（図８に示すＯＵＴＰＵＴ２）から、素子１００の電気抵抗値が求められる。リード電圧は、図８に示すようにパルス状であってもよい。

次に、下部電極１１と上部電極１３との間に、パルス状の正バイアスであるセット電圧Ｖ_S（｜Ｖ_S｜≧Ｖ₁）を印加すると、素子１００は高抵抗状態から低抵抗状態へと変化する（図８に示すＳＥＴ）。ここで、素子１００にリード電圧を印加することによって、素子１００の電流出力（図８に示すＯＵＴＰＵＴ１）から、素子１００の電気抵抗値が求められる。

このように、パルス状の電圧の印加によって、メモリ素子２００への情報の記録および読み出しを行うことができる。読み出しによって得られる素子１００の出力電流の大きさは、素子１００の状態に対応して異なる。ここで、相対的に出力電流の小さい状態（図７におけるＯＵＴＰＵＴ２）を「１」、相対的に出力電流の大きい状態（図７におけるＯＵＴＰＵＴ１）を「０」とすれば、メモリ素子２００を、リセット電圧により情報「１」を記録し、セット電圧により情報「０」を記録する（情報「１」を消去する）メモリ素子とすることができる。

図６に示すメモリ素子２００において、抵抗変化素子１００にパルス状の電圧を印加するためには、ワード線によってトランジスタ２１をＯＮ状態とし、ビット線３２を介して電圧を印加すればよい。

リード電圧の大きさは、セット電圧およびリセット電圧の大きさに対して、通常、１／４〜１／１０００程度の範囲にあることが好ましい。セット電圧およびリセット電圧の具体的な値は、抵抗変化素子１００の構成にもよるが、通常、０．１Ｖ〜２０Ｖの範囲であり、１Ｖ〜１２Ｖの範囲が好ましい。

抵抗変化素子１００の電気抵抗値は、素子１００の抵抗値（または出力電流値）と参照素子の参照抵抗値（または参照出力電流値）との差分に基づいて算出することが好ましい。参照素子の参照抵抗値は、素子１００とは別に参照素子を準備し、参照素子に対しても素子１００と同様にリード電圧を印加することによって得られる。このような方法で測定するための回路の構成の一例を、図９に示す。

図９に示す方法では、メモリ素子２００からの出力９１を負帰還増幅回路９２ａによって増幅した出力９３と、参照素子９４からの出力９５を負帰還増幅回路９２ｂによって増幅した出力９６とを、差動増幅回路９７に入力する。そして、差動増幅回路９７から得られた出力信号９８を用いて、素子の抵抗が求められる。

図１０に示すように、２以上のメモリ素子２００をマトリクス状に配列することによって、不揮発性でランダムアクセス型の抵抗変化型メモリ（メモリアレイ）３００を構築できる。メモリ３００では、２以上のビット線３２から１つのビット線（Ｂ_n）を選択し、２以上のワード線３３から１つのワード線（Ｗ_n）を選択することによって、座標（Ｂ_n、Ｗ_n）に位置するメモリ素子２００ａへの情報の記録と、メモリ素子２００ａからの情報の読み出しとが可能となる。図１０に示すように２以上のメモリ素子２００をマトリクス状に配列する場合、少なくとも１つのメモリ素子２００を参照素子とすればよい。

また、図１１に示すように、パストランジスタ３５を用い、２以上の抵抗変化素子１００をマトリクス状に配列することによっても、不揮発性でランダムアクセス型の抵抗変化型メモリ（メモリアレイ）３０１を構築できる。メモリ３０１では、ビット線３２は素子１００の下部電極１１に接続され、ワード線３３は素子１００の上部電極１３に接続されている。メモリ３０１では、２以上のビット線３２から選ばれる１つのビット線（Ｂ_n）に接続されたパストランジスタ３５ａと、２以上のワード線３３から選ばれる１つのワード線（Ｗ_n）に接続されたパストランジスタ３５ｂとを選択的にＯＮ状態とすることによって、座標（Ｂ_n、Ｗ_n）に位置する抵抗変化素子１００ａへの情報の記録、および、抵抗変化素子１００ａからの情報の読み出しが可能となる。なお、情報を読み出すためには、たとえば、素子１００ａの電気抵抗値に対応する電圧である、図１１に示す電圧Ｖを測定すればよい。

図１１に示すメモリ３０１には参照素子群３７が配置されている。参照素子群３７に接続されたビット線（Ｂ₀）に対応するパストランジスタ３５ｃを選択的にＯＮ状態とし、図１１に示す電圧Ｖ_REFを測定することによって、素子１００ａの出力と、参照素子群３７の出力との差分を検出できる。

また、図１１に示すようなアレイでは、それぞれの素子同士が非選択の素子を通じて繋がっているが、非選択素子を介した抵抗成分を参照素子群として新たに準備し、同様に差分出力を測定することによって、読み出しを行うことが可能である。この場合、選択素子周辺のアレイ中の各素子のメモリ状態を参照しながら、参照素子の抵抗値を設定する必要があるため、動作が遅くなるが、構成が簡単になる。

また、図１２に示すように、非線形な電流電圧特性を有する素子（たとえばダイオード）を各抵抗変化素子に直列に接続することによって、非選択素子の抵抗成分を低減できる。図１２のメモリ３０２では、抵抗変化素子１００にダイオード３９が直列に接続されている。

［抵抗変化素子の製造方法の一例］
本発明の抵抗変化素子およびそれを含むメモリの製造方法の一例を、図１３Ａ〜図１３Ｇに示す。

まず、図１３Ａの工程を行う。具体的には、半導体からなる基板２０上に、ゲート絶縁膜２２およびゲート電極２３を形成した後、基板２０上であってゲート電極２３の両側に、一対の不純物拡散層（ソース電極２４およびドレイン電極２５）を形成する。また、トランジスタ２１の周囲に、素子分離層２９を形成する。次に、トランジスタ２１を覆うように基板２０上に、たとえばオゾンＴＥＯＳ（Tetra ethyl ortho silicate）膜からなる第１の保護絶縁膜１０３を形成する。次に、第１の保護絶縁膜１０３の表面を、ＣＭＰ法（Chemical Mechanical Polishing）によって平坦化する。次に、第１の保護絶縁膜１０３の一部を選択的にエッチングすることによって、一対の不純物拡散層の一方を露出させるように、プラグ用の開口部１０４を形成する。

次に、図１３Ｂの工程を行う。具体的には、第１の保護絶縁膜１０３の上に、たとえばチタン層（下層）と窒化チタン層（上層）とからなるバリアメタル１０５を形成する。次に、たとえばタングステン（Ｗ）などからなるプラグメタル１０６を、開口部１０４が埋め込まれるように堆積させる。次に、ＣＭＰ法によって、開口部１０４の外側に露出しているバリアメタル１０５およびプラグメタル１０６を除去し、図１３Ｃに示すプラグ２７を形成する。プラグ２７のプラグメタル部分が下部電極１１と電気的に接続する。

次に、図１３Ｃに示すように、第１の保護絶縁膜１０３の上に、下部電極層１１ａ、遷移金属酸化物層（抵抗変化層）１２ａ、絶縁層（トンネルバリア層）１４ａ、および上部電極層１３ａを順に堆積する。絶縁層１４ａの厚さは、０．５ｎｍ以上５ｎｍ以下である。

次に、下部電極層１１ａ、遷移金属酸化物層１２ａ、絶縁層１４ａ、および上部電極層１３ａをパターニングすることによって、図１３Ｄに示すように、下部電極１１、抵抗変化層１２、トンネルバリア層１４、および上部電極１３からなる多層構造体（抵抗変化素子１００）を形成する。

次に、図１３Ｅに示すように、第１の保護絶縁膜１０３の上に、多層構造体を覆うように、たとえばオゾンＴＥＯＳ膜からなる第２の保護絶縁膜１１１を形成する。第１の保護絶縁膜１０３および第２の保護絶縁膜１１１によって、層間絶縁層２８が構成される。

次に、図１３Ｆに示すように、ＣＭＰ法によって第２の保護絶縁膜１１１の表面を平坦化したのち、第２の保護絶縁膜１１１の一部を選択的にエッチングすることによってプラグ用の開口部１３０を形成する。次に、図１３Ｇに示すように、第２の保護絶縁膜１１１の上に、たとえば窒化タンタル膜などからなる密着用メタル１０７を形成する。次に、たとえば、タングステン、銅またはアルミニウムなどからなる配線用メタル１０８を、開口部１３０が埋め込まれるように堆積させてプラグ３０を形成する。密着用メタル１０７および配線用メタル１０８によって、ビット線３２が構成される。

上記プロセスでは、通常、特定の部材（たとえばプラグ用メタルに使用するタングステンなど）は、水素系ガスプロセスによって形成される。そのため、素子を構成する部材は、通常、ラグ生成の工程毎に水素に暴露される。

本発明の抵抗変化素子およびそれを含むメモリの製造方法の別の一例を、図１４Ａ〜図１４Ｇに示す。

まず、図１４Ａの工程では、図１３Ａ〜１３Ｂに示した工程と同様の工程を行う。ただし、図１４Ａの工程では、ソース電極２４に接続されたプラグ２７と、ドレイン電極２５に接続されたプラグ２７とを形成する。また、第１の保護絶縁膜１０３の上に、下部電極層１１ａを堆積させる。プラグを形成する前に、下部電極層１１ａの下に水素バリア層１８を形成しておくことが好ましい。水素バリア層１８としては、ＳｉＮやＴｉＡｌＯなどが好ましく用いられる。

次に、図１４Ｂに示すように、下部電極層１１ａをパターニングすることによって、プラグ２７を介してドレイン電極２５に接続された下部電極１１と、プラグ２７を介してソース電極２４に接続された電極４０とを形成する。次に、それらの上に、たとえばオゾンＴＥＯＳ膜からなる第２の保護絶縁膜１１１を形成する。次に、ＣＭＰ法によって、第２の保護絶縁膜１１１の表面を平坦化すると共に、下部電極１１および電極４０の表面を露出させる。

次に、図１４ｃに示すように、第２の保護絶縁膜１１１の上に、絶縁層（トンネルバリア層）１４ａ、遷移金属酸化物層（抵抗変化層）１２ａ、および上部電極層１３ａを堆積させる。絶縁層１４ａの厚さは、０．５ｎｍ以上５ｎｍ以下である。

次に、図１４Ｄに示すように、絶縁層１４ａ、遷移金属酸化物層１２ａ、および上部電極層１３ａをパターニングすることによって、下部電極１１、トンネルバリア層１４、抵抗変化層１２、および上部電極１３からなる多層構造体（抵抗変化素子１００）を形成する。次に、図１４Ｅに示すように、抵抗変化素子１００を覆うように第２の保護絶縁膜１１１の上に、たとえばオゾンＴＥＯＳ膜からなる第３の保護絶縁膜１１２を形成する。

次に、図１４Ｆに示すように、第３の保護絶縁膜１１２および第２の保護絶縁膜１１１のうち、抵抗変化素子１００および電極４０の周囲以外の部分をエッチングする。次に、水素バリア層１９を堆積させ、抵抗変化素子１００の周囲以外の部分の水素バリア層１９をエッチングする。このようにして、水素バリア層１８および１９によって多層構造体の周囲を囲う。水素バリア層１９としては、ＳｉＮやＴｉＡｌＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮなどを用いることが好ましい。

次に、図１４Ｇの工程を行う。まず、第４の保護絶縁膜１１６を堆積させた後、ＣＭＰ法によってその表面を平坦化する。次に、第４の保護絶縁膜１１６の一部を選択的にエッチングすることによって、電極４０に通じる、プラグ用の開口部１１４を形成する。第１の保護絶縁膜１０３および第４の保護絶縁膜１１６によって、層間絶縁膜２８が構成される。

次に、図１４Ｈに示すように、第４の保護絶縁膜１１６の上に、窒化タンタル膜（Ｔａ−Ｎ）や炭窒化シリコン（Ｓｉ−Ｃ−Ｎ）などからなる密着用メタル１０７を形成する。次に、銅やアルミニウムなどからなる配線用メタル１０８を、開口部１１４が埋め込まれるように堆積させる。密着用メタル１０７および配線用メタル１０８によって、ビット線３２が構成される。

上部電極１３は、プラグ２７と同様に水素バリア１８を貫通する電極（図示せず）によって下部の電極に接続され、さらにプラグ２７と同様の電極（図示せず）によって最表部の電極配線へと接続される。なお、下部電極１１には、水素暴露に対する耐性が高い、Ｔｉ−Ａｌ合金などの窒化物や、その積層体を用いることが好ましい。図１４Ａ〜図１４Ｈのプロセスによって作製されたメモリ素子では、高いパシベーション効果が得られる。

図１３Ａ〜図１３Ｇおよび図１４Ａ〜図１４Ｈに示す各工程は、公知の技術、たとえば、半導体素子の製造プロセスや、薄膜形成プロセスや、微細加工プロセスで用いられている技術を適用することによって実施できる。各層の形成には、たとえば、パルスレーザデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）、イオンプレーティング法などを適用することができる。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metalorganic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。

各層の微細加工には、たとえば、半導体素子の製造プロセスや、磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）の製造プロセスに用いられる方法を適用できる。たとえば、イオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法を用いてもよい。また、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせて用いてもよい。層間絶縁層や、コンタクトホールに堆積させた導電体の表面の平坦化は、たとえば、ＣＭＰやクラスターイオンビームエッチングなどで行うことができる。

また、電極や抵抗変化層の製造時における酸化処理は、たとえば、酸素の、原子、分子、イオンまたはラジカルなどを含む適当な雰囲気中で行われる。酸化処理は、雰囲気、温度、時間、反応性を変化させてもよい。たとえば、スパッタリング法を用いてＴｉ−Ａｌ−Ｏを作製する場合、アルゴンガス雰囲気中、またはアルゴンガスと酸素ガスとの混合ガス雰囲気中でＴｉ−Ａｌ−Ｏを成膜し、その後に、更に酸素ガスまたはＯ₂ ⁺不活性ガス中で反応させることを繰り返してもよい。なお、プラズマやラジカルを発生させる手段としては、たとえば、ＥＣＲ放電、グロ−放電、ＲＦ放電、ヘリコンあるいはＩＣＰ等の公知の手段を適用できる。窒素を用いた窒化についても、同様の手法によって実施できる。

なお、本発明の抵抗変化素子を備える電子デバイスも、上記の方法によって、または上記の方法と他の公知の方法とを組み合わせることによって形成できる。

以下、実施例によって本発明をより詳細に説明する。

（実施例１）
実施例１では、図１に示す多層構造体を含み図１５に示す形状を有するサンプル（抵抗変化素子）を作製し、その抵抗変化特性について評価した。実施例１では、トンネルバリア層１４の材料として酸化アルミニウム（以下、「Ａｌ−Ｏ」と記載する場合がある）を用い、抵抗変化層１２の材料として酸化鉄（以下、「Ｆｅ−Ｏ」と記載する場合がある）を用いた。

図１５に示すサンプルは、以下のようにして作製した。なお、図１５の線XVI−XVIにおける断面図を図１６に示す。

まず、基板２０として、表面に熱酸化膜（ＳｉＯ₂膜）が形成されたＳｉ基板を用意した。そして、基板２０上に、メタルマスクを用いて、所定の形状の下部電極１１を形成した。下部電極１１は、ＴｉＡｌＮ層（厚さ２００ｎｍ）とＰｔ層（厚さ１００ｎｍ）とを積層することによって形成した。ＴｉＡｌＮ層は、Ｔｉ₆₀Ａｌ₄₀合金ターゲットを用いたマグネトロンスパッタリング法によって堆積させた。スパッタリングは、窒素ガスとアルゴンガスとの混合ガス（窒素ガス：アルゴンガスの体積比が約４：１）の雰囲気下（圧力：０．１Ｐａ）において、Ｓｉ基板の温度を０〜４００℃の範囲（主に３５０℃）とし、印加電力をＤＣ４ｋＷとして行った。また、Ｐｔ層は、マグネトロンスパッタリング法によって形成した。スパッタリングは、圧力０．７Ｐａのアルゴンガス雰囲気下において、基板温度２７℃とし、印加電力を１００Ｗとして行った。ＴｉＡｌＮ層およびＰｔ層は、同じ真空槽内で作製した。

次に、正方形の開口部を有するメタルマスクを用いて、下部電極１１の一部の上に、抵抗変化層１２（Ｆｅ−Ｏ層）およびトンネルバリア層１４（Ａｌ−Ｏ層）を積層した。形成された抵抗変化層１２およびトンネルバリア層１４のサイズは、それぞれ、メタルマスクの開口部に対応して、５０μｍ×５０μｍ程度であった。メタルマスクを配置する際には、その開口部の中心（矩形状の開口部において、対向する頂点間を結ぶ２本の直線の交点を中心とする）と、下部電極１１の中心とが一致するようにした。

Ｆｅ−Ｏ層は、ＦｅＯ_0.75をターゲットとして用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、アルゴンガスと酸素ガスとの混合ガス（アルゴンガス：酸素ガスの体積比が８：１）の雰囲気下（圧力０．６Ｐａ）において、Ｓｉ基板の温度を室温〜４００℃の範囲（主に３００℃）とし、ＲＦ１００Ｗを印加して行った。作製された層を、Ｘ線回折法、赤外吸収法、およびラマン分光法によって評価した結果、その層が、γ−Ｆｅ₂Ｏ₃層であることが確認された。

また、Ａｌ₂Ｏ₃からなるトンネルバリア層（Ａｌ−Ｏ層）は、０．２〜０．７ｎｍの厚さのＡｌ層の成膜と、Ａｌ層の酸化とを繰り返すことによって作製した。Ａｌ層は、Ａｌをターゲットとして用いたマグネトロンスパッタリング法によって形成した。スパッタは、アルゴンガス雰囲気下（圧力０．１Ｐａ）において、Ｓｉ基板の温度を室温とし、ＲＦ１００Ｗを印加することによって行った。Ａｌ層の酸化は、密閉容器内において、酸素ガスの割合が９９体積％以上であり圧力が１００Ｐａである雰囲気中で行った。

Ａｌ層の形成とその酸化とを繰り返す形成方法を用いることによって、薄くても絶縁性の高いＡｌ−Ｏ層を形成でき、また、Ａｌ−Ｏ層の作製時間を短縮できる。Ａｌへの酸素の拡散は時間がかかるため、薄いＡｌ層の形成と酸化とを繰り返すことによって、トンネルバリア層全体の形成に要する時間を短縮できる。なお、抵抗変化素子の作製時間の短縮には、Ａｌ−Ｏ層の形成時間の短縮が重要である。

大量生産をする場合には、複数のウェハを一括で酸化することが好ましい。たとえば、Ａｌ層が形成された多数枚の基板を１つの槽内に配置して一括して酸化処理を行うことによって、すべての基板上に酸化アルミニウム層を形成する。次に、各基板の酸化アルミニウム層の上にＡｌ層を形成する。その後に再度、１つの槽内で多数枚の基板を一括して酸化処理を行い、すべての基板上に酸化アルミニウム層を形成する。このような処理を繰り返すことによって、トータルのプロセス時間を短縮することが可能である。本実施例では、多段階酸化およびウェハ一括酸化の方法を用いてＡｌ−Ｏ層を作製した。

次に、Ｆｅ−Ｏ層およびＡｌ−Ｏ層を覆うように、層間絶縁層２３２を形成した。層間絶縁層２３２には、オゾンＴＥＯＳ層（厚さ４００ｎｍ）を用いた。次に、抵抗変化素子の接合部を形成するための開口部２３１と、下部電極とのコンタクトを図るための開口部２３０とを、フォトリソグラフィー及びドライエッチングによって形成した。次に、下部電極１１と同様の条件で、上部電極１３としてＰｔ層（厚さ４００ｎｍ）を形成した。接合部を形成するための開口部２３１の面積が実質上の接合面積となるため、この面積を０．０１μｍ²〜２５μｍ²の範囲で変化させて形成した。サンプル１−１〜１−１１についてはこの面積を０．２５μｍ²として形成した。

このようにして、図１５および図１６に示すような、下部電極１１の長軸方向と上部電極１３の長軸方向とが直交する抵抗変化素子１００を作製した。

この実施例では、抵抗変化層１２（Ｆｅ−Ｏ層）の厚さを５０ｎｍとし、トンネルバリア層１４（Ａｌ−Ｏ層）の厚さ（ｘ）を変化させて複数のサンプルを作製した。作製した各サンプルに対し、図７に示すようなパルス状の電圧を印加して、その抵抗変化比を評価した。

抵抗変化比の評価は以下のように行った。サンプルの上部電極１３と下部電極１１との間に、パルスジェネレータを用いて、図７に示すリセット電圧として１．５Ｖ（正バイアス電圧）を、セット電圧として−１．５Ｖ（負バイアス電圧）を、リード電圧として０．０１Ｖ（正バイアス電圧）を、印加した。各電圧のパルス幅は１５０ｎｓ（ナノ秒）とした。セット電圧印加後の状態、およびリセット電圧印加後の状態のそれぞれの状態において、リード電圧を印加したときの出力電流値から素子の電気抵抗値を算出した。

算出された電気抵抗値の最大値をＲ_Max、最小値をＲ_Minとして、以下の式から抵抗変化比を求めた。
［抵抗変化比］＝（Ｒ_Max−Ｒ_Min）／Ｒ_Min
評価結果を表１に示す。

表１における「多段階酸化における各段階の厚さ」は、形成したＡｌ層の厚さに基づいて算出したＡｌ−Ｏ層の見込みの厚さである。たとえば、サンプル１−９では、厚さ０．３ｎｍのＡｌ−Ｏ層の形成、厚さ０．６ｎｍのＡｌ−Ｏ層の形成の後、厚さ０．７ｎｍのＡｌ−Ｏ層を１３回繰り返し形成した。

表１に示すように、トンネルバリア層１４の厚さ（ｘ）が５ｎｍ以下の場合には、抵抗変化比が大きかった。このことは、トンネルバリア層１４を介して電流が流れていることを示しており、すなわち、トンネルバリア層１４がトンネルバリア層として機能していることを示している。また、厚さ（ｘ）が１０ｎｍ以上の場合には、トンネルバリア層１４を介して電流が流れることがなくなり、抵抗変化現象が発現しなくなったと考えられる。また、厚さ（ｘ）が０．３ｎｍの場合には、抵抗変化比がそれほど大きくなかった。これは、トンネルバリア層１４が薄すぎて被覆状態が充分ではないためであると考えられる。また、厚さ（ｘ）が０．７ｎｍ以上２ｎｍ以下のサンプルは、抵抗変化比が３００以上であった。

また、接合面積を０．０１μｍ²〜２５μｍ²の範囲で変化させたサンプル（抵抗変化素子１００）を作製し、同様の評価を行った。サンプルの抵抗変化比は、ほとんど変化しなかったが、接合面積が小さい方が良好な特性が得られやすかった。これは、面積が比較的大きい場合には、接合端部の周辺へ電流が集中してリーク／ショートなどが起こりやすくなるためではないかと考えられる。得られた結果から、安定的かつ良好な特性を得るためには、接合面積は０．２５μｍ²以下が好ましいと考えられる。

一方、トンネルバリア層１４がなくＦｅ−Ｏ層の厚さが異なる参考サンプルＡ−１〜Ａ−３を作製し、抵抗変化比の評価を行った。評価結果を表２に示す。

表２に示すように、Ｆｅ−Ｏ層が薄くなるにつれて抵抗変化特性が失われた。Ｆｅ−Ｏ層が薄くなるに従って抵抗が低くなっていくだけでなく、Ｆｅ−Ｏ層が３０ｎｍ以下になると、リーク／ショートによる顕著な特性劣化が生じると考えられる。これは、抵抗変化層１２の抵抗が低いために流れる電流が多くなること、および、極端な薄膜化によって膜質が劣化することの両者によって引き起こされているものと推察される。

また、サンプル１−１、サンプル１−６、および参考例であるサンプルＡ−３について、書き込み回数耐性（エンデュランス）を調べた。結果を表３に示す。

表の「書き込み回数耐性」の数字は、ＳＥＴ動作とＲＥＳＥＴ動作の１ペアを１回として、情報の記録および読み出しができなくなるまでそれらを繰り返した回数である。サンプル１−６は、サンプル１−１や参考例Ａ−１に比べて、書き込み回数耐性が非常に優れていた。電圧パルス印加時の電流量を計測すると、セット電圧パルス立ち上がり時に最大電流が流れていた。そして、サンプル１−６の電流量が最大でも０．５ｍＡ程度であったのに対し、サンプル１−１やサンプルＡ−３では数ｍＡ〜数１０ｍＡ以上もの電流が瞬間的ではあるが流れていた。サンプル１−６の最大電流量が小さいのは、適切な厚さのトンネルバリア層１４の導入によって、書き込み時の電流量が低減し、素子ストレスが低減されたためであると推察される。

以上のように、トンネルバリア層の厚さは０．５ｎｍ〜５ｎｍであることが好ましく、抵抗変化層の厚さは５０ｎｍ以下であることが好ましかった。これらが満たされる場合に、良好な抵抗変化特性が得られた。

次に、Ａｌ−Ｏ層の厚さを１．２ｎｍとし、Ｆｅ−Ｏ層の厚さ（ｙ）を変えてサンプル（抵抗変化素子１００）を作製し、評価した。評価結果を表４に示す。

この実施例でも、トンネルバリア層１４を導入し、抵抗変化層の厚さを５０ｎｍ以下とした場合に、良好な抵抗変化特性が得られた。サンプル１−１１の書き込み回数耐性は１０²回以上であり、良好な結果が得られた。また、Ａｌ−Ｏ層の厚さを１．２ｎｍよりも厚くしたサンプルについても同様の検討を行った。この場合、数倍以上の抵抗変化比及び１０²回以上の書き込み回数耐性が得られるのは、Ｆｅ−Ｏ層の厚さが１ｎｍ以上５０ｎｍ以下のサンプルであった。

（実施例２）
この実施例では、図６に示すような、抵抗変化素子１００を含むメモリ素子２００を作製し、その抵抗変化特性を評価した。トンネルバリア層１４としては酸化アルミニウム層（Ａｌ−Ｏ層）を用い、抵抗変化層１２としては酸化鉄層（Ｆｅ−Ｏ層）を用いた。

実施例２では、図１３Ａ〜図１３Ｇに示したように、公知の方法によって基体上に抵抗変化素子１００を形成した。基体には、第１の保護絶縁膜１０３とＭＯＳトランジスタとが形成されている基体を用いた。第１の保護絶縁膜１０３には、ＣＭＰによって平坦化されたオゾンＴＥＯＳ膜（厚さ４００ｎｍ）を用いた。

第１の保護絶縁膜１０３に形成されるプラグ２７は、チタン膜および窒化チタン膜からなるバリアメタル１０５と、タングステンからなるプラグメタル１０６とによって構成した。

この上に、下部電極層１１ａとしてＴｉ−Ａｌ−Ｎ／Ｐｔ層を堆積させ、次に、遷移金属酸化物層１２ａとしてＦｅ−Ｏ層を堆積させ、次に、絶縁層１４ａとしてＡｌ−Ｏ層を堆積させ、次に、上部電極層１３ａとしてＰｔ層を堆積させた。

下部電極層１１ａのＴＩ−Ａｌ−Ｎ層は、Ｔｉ₇₀Ａｌ₃₀合金ターゲットを用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、窒素ガス・アルゴンガス混合ガス（混合比：約４：１）の雰囲気下（圧力０．１Ｐａ）において、Ｓｉ基板の温度を０〜４００℃の範囲（主に３５０℃）とし、印加する電力をＤＣ４ｋＷとして行った。Ｐｔ層は、ＴＩ−Ａｌ−Ｎ層が形成された真空層と同じ真空槽内において、マグネトロンスパッタリング法によって形成した。スパッタリングは、圧力０．７Ｐａのアルゴンガス雰囲気下において、基板温度２７℃で、印加電力１００Ｗで行った。

Ｆｅ−Ｏ層は、実施例１のＦｅ−Ｏ層と同様の方法で形成した。実施例１で説明したように、形成されたＦｅ−Ｏ層はγ−Ｆｅ₂Ｏ₃層であった。

Ａｌ₂Ｏ₃層であるＡｌ−Ｏ層は、Ａｌをターゲットとして用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、圧力０．１Ｐａのアルゴンガス雰囲気下において、Ｓｉ基板の温度を室温とし、印加する電力をＲＦ１００Ｗとして行った。Ａｌ−Ｏ層は、厚さ０．３ｎｍ〜０．７ｎｍのＡｌ層の形成と、酸素含有雰囲気中でのＡｌ層の酸化とを繰り返すことによって形成した。

上部電極層１３ａであるＰｔ層は、マグネトロンスパッタリング法によって、圧力０．７Ｐａのアルゴンガス雰囲気下において、基板温度２７℃で、印加電力１００Ｗで作製した。

次に、図１３Ｄに示すように、下部電極層１１ａ、遷移金属酸化物層１２ａ、絶縁層１４ａ、上部電極層１３ａをパターニングして、下部電極１１、抵抗変化層１２、トンネルバリア層１４、および上部電極１３からなる多層構造体（抵抗変化素子１００）を形成した。次に、図１３Ｅに示すように、第１の保護絶縁膜１０３の上に、抵抗変化素子１００を覆うように、オゾンＴＥＯＳ膜からなる第２の保護絶縁膜１１１（厚さ８００ｎｍ）を形成した。

次に、図１３Ｆに示すように、ＣＭＰ法によって第２の保護絶縁膜１１１を平坦化したのち、第２の保護絶縁膜１１１に、プラグ用の開口部１３０を形成した。次に、図１３Ｇに示すように、開口部１３０が埋め込まれるように、窒化タンタル（Ｔａ−Ｎ）からなる密着用メタル１０７（厚さ１０ｎｍ）と、銅（Ｃｕ）からなる配線用メタル１０８（厚さ３００ｎｍ）とを堆積させ、それらに対して、ビット線３２を構成するようにパターニングを施した。最後に、窒素ガス中において、４００℃でシンタリング処理（熱処理）を１０分間行った。このようにして、実施例２のサンプル（メモリ素子２００）を作製した。

作製したメモリ素子に対して、図７を用いて説明したようにパルス電圧を印加し、メモリ素子２００の抵抗変化特性を評価した。評価は、ゲート電極２３への電圧印加によってトランジスタをＯＮ状態とし、ソース電極２４と上部電極１３との間に電圧を印加し、素子から出力される電流値を測定することによって行った。このとき、図７に示すリセット電圧を２．２Ｖとし（正バイアス電圧）、セット電圧を−２．３Ｖとし（負バイアス電圧）とし、リード電圧を０．０５Ｖ（正バイアス電圧）とした。各電圧のパルス幅は２００ｎｓとした。なお、素子の抵抗値は、参照電流値と素子の出力電流値との差分値に基づいて算出した。参照電流値は、対象の素子とは別に配置した参照抵抗に、素子に印加したリード電圧と同様の電圧を印加することによって得た。

評価結果を表５に示す。また、表５には、各サンプルのＦｅ−Ｏ層の厚さおよび接合面積も示す。

表５に示すように、サンプル２−１〜２−３は、１０⁴回以上のセット電圧およびリセット電圧の印加によっても、メモリ機能を失わなかった。なお、サンプル２−１〜２−３の抵抗変化比が比較的小さいのは、配線などのコンタクト抵抗の影響のためであると考えられる。

次に、サンプル２−１をマトリクス状（４×４）に配列して１６ビットのメモリ３００を構築し、メモリアレイの動作確認を行った。その結果、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。

（実施例３）
実施例３では、図１４Ｈに示すようなメモリ素子を作製し、その抵抗変化特性を評価した。この実施例では、トンネルバリア層１４として酸化シリコン層（Ｓｉ−Ｏ層）を用い、抵抗変化層１２として酸化鉄層（Ｆｅ−Ｏ層）を用いた。

実施例３では、図１４Ａ〜図１４Ｈに示したように、公知の方法によって基体上に抵抗変化素子１００およびメモリ素子を形成した。基体には、第１の保護絶縁膜１０３とＭＯＳトランジスタとが形成されている基体を用いた。第１の保護絶縁膜１０３には、ＣＭＰによって平坦化されたオゾンＴＥＯＳ膜（厚さ４００ｎｍ）を用いた。

まず、図１４Ａのように、第１の保護絶縁膜１０３の上に下部電極層１１ａを堆積させた。下部電極層１１ａの下の水素バリア層１８には、ＳｉＮ層（２００ｎｍ）を用いた。次に、図１４Ｂに示すように、下部電極層１１ａをパターニングし、その上にオゾンＴＥＯＳ膜からなる第２の保護絶縁膜１１１を形成し、その後にＣＭＰ法によって第２の保護絶縁膜１１１を平坦化した。このとき、第２の保護絶縁膜１１１が約５０ｎｍ程度、下部電極１１上に残っている状態でＣＭＰ法をやめ、ドライエッチングによって下部電極１１および電極４０の表面が露出するまで、第２の保護絶縁膜１１１をエッチングした。下部電極層１１ａとしては、Ｔｉ−Ａｌ−Ｎ（厚さ２５０ｎｍ）／Ｐｔ（厚さ５０ｎｍ）を用いた。

ＴＩ−Ａｌ−Ｎ層は、Ｔｉ₇₀Ａｌ₃₀合金ターゲットを用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、窒素ガスとアルゴンガスとの混合ガス（混合比：約４：１）の雰囲気下（圧力０．１Ｐａ）において、Ｓｉ基板の温度を０〜４００℃の範囲（主に３５０℃）とし、印加する電力をＤＣ４ｋＷとして行った。Ｐｔ層は、ＴＩ−Ａｌ−Ｎ層と同じ真空槽内においてマグネトロンスパッタリング法によって形成した。スパッタリングは、圧力０．７Ｐａのアルゴンガス雰囲気下において、基板温度２７℃で、印加電力１００Ｗで行った。

次に、図１４Ｃにて示すように、第２の保護絶縁膜１１１および下部電極１１の上に、トンネルバリア層となる絶縁層１４ａと、抵抗変化層となる遷移金属酸化物層１２ａと、上部電極層１３ａとを形成した。絶縁層１４ａとしてＳｉ−Ｏ層（厚さ４ｎｍ）を用い、遷移金属酸化物層１２ａとしてＦｅ−Ｏ層（厚さ１ｎｍ〜５０ｎｍ：典型的には２０ｎｍ）を用い、上部電極層１３ａとしてＰｔ層（厚さ１００ｎｍ）を用いた。

遷移金属酸化物層１２ａであるＦｅ−Ｏ層は、ＦｅＯ_0.75をターゲットとして用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、アルゴン雰囲気下（圧力０．６Ｐａ）において、Ｓｉ基板の温度を室温〜４００℃の範囲（主に３００℃）とし、印加する電力をＲＦ１００Ｗとして行った。作製された層を、抵抗率測定、磁性測定、Ｘ線回折法、赤外吸収法、およびラマン分光法によって同定したところ、Ｆｅ₃Ｏ₄層であった。

Ｓｉ−Ｏ層（ＳｉＯ₂層）は、ＳｉＯ₂をターゲットとして用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、アルゴンガスと酸素ガスとの混合ガス（アルゴンガス：酸素ガスの比が４：１）の雰囲気下（圧力０．６Ｐａ）において、Ｓｉ基板の温度を室温〜３００℃（典型的には１５０℃）とし、ＲＦ１５０Ｗを印加して行った。上部電極層１３ａのＰｔ層は、アルゴン雰囲気下（圧力０．７Ｐａ）において、基板温度２７℃で、印加電力１００Ｗのマグネトロンスパッタリング法によって形成した。

次に、図１４Ｄに示すように、絶縁層１４ａ、遷移金属酸化物層１２ａ、および上部電極層１３ａをパターニングすることによって、トンネルバリア層１４、抵抗変化層１２、および上部電極１３からなる多層構造体（抵抗変化素子１００）を形成した。次に、図１４Ｅに示すように、第２の保護絶縁膜１１１の上に、抵抗変化素子１００を覆うように、オゾンＴＥＯＳ膜からなる第３の保護絶縁膜１１２（厚さ８００ｎｍ）を形成した。次に、第３の多層構造体を覆うような形状に保護絶縁膜１１２をエッチングし、その上に水素バリア層１９であるＴｉ₅₀Ａｌ₅₀Ｏ層を形成した。このようにして、図１４Ｆに示すような構造を形成した。

次に、図１４Ｇに示すように、第４の保護絶縁膜１１６としてオゾンＴＥＯＳ膜を形成したのち、ＣＭＰ法によってオゾンＴＥＯＳ膜の表面を平坦化した。そして、第４の保護絶縁膜１１６の一部を選択的にエッチングすることによって、電極４０に通じる開口部１１４を形成した。次に、図１４Ｈに示すように、開口部１１４が埋め込まれるように、第４の保護絶縁膜１１６の上に、Ｔａ−Ｎからなる密着用メタル１０７とＡｌからなる配線用メタル１０８とを堆積させて、ビット線３２を構成した。このようにして、メモリ素子を作製した。

作製したメモリ素子（サンプル３−１〜３−３）について、実施例２と同様にパルス電圧の印加および電流値の測定を行うことによって、サンプルの抵抗変化特性を評価した。ただし、実施例３では、リセット電圧を２．５Ｖ（正バイアス電圧）とし、セット電圧を−２．５Ｖ（負バイアス電圧）とし、リード電圧を０．０５Ｖ（正バイアス電圧）とした。また、各電圧のパルス幅は２５０ｎｓとした。

評価結果、Ｆｅ−Ｏ層の厚さ（ｙ）、および接合面積を表６に示す。

サンプル３−１〜３−３の抵抗変化比は１０以上であり、これらがメモリ素子として安定に動作することを確認できた。また、それらのサンプルは、１０⁴回以上のセット電圧およびリセット電圧の印加によっても、メモリ機能を失わなかった。

また、駆動パルスの形状を矩形から、台形状のパルスまたは正弦波のパルスに変えて同様の評価を行った。台形状のパルスは、矩形パルスの立ち上がり／下がりに約１０ｎｓのスロープを設けた形状とした。このときのパルス幅は２００ｎｓとした。駆動パルスの形状を変えても、メモリ素子は安定に動作した。また、台形状のパルスまたは正弦波のパルスを用いることによって、矩形パルス印加時において出力信号の立ち上がり／下がりで発生していた発振状のリンギングノイズが著しく低減された。

次に、サンプル３−２をマトリクス状（４×４）に配列して１６ビットのメモリ３００（メモリアレイ）を構築し、動作確認を行った。このメモリは、ランダムアクセス型の抵抗変化型メモリとして動作した。

（実施例４）
実施例４では、図１に示すような抵抗変化素子１００を、図１５に示す形状に作製し、抵抗変化特性を評価した。実施例４では、トンネルバリア層１４として酸化マグネシウム層（ＭｇＯ層）、酸化チタン層（ＴｉＯ₂層）、または酸化タンタル層（ＴａＯ₂層）を用いた。また、抵抗変化層１２として酸化鉄層（Ｆｅ−Ｏ層、厚さ１０ｎｍ）を用いた。

実施例４のサンプルは、酸化鉄層の厚さを１０ｎｍとすること、および、Ａｌ−Ｏ層の代わりに、ＭｇＯ層（厚さ１．５ｎｍ）、ＴｉＯ₂層（厚さ１．５ｎｍ）またはＴａＯ₂層（厚さ１．５ｎｍ）を用いることを除き、実施例１のサンプルと同様の条件で作製した。

ＭｇＯ層は、ＭｇＯをターゲットとして用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、アルゴンガスと酸素ガスとの混合ガス（混合比は典型的には１：２）の雰囲気下（圧力５Ｐａ）において、Ｓｉ基板の温度を３００〜７００℃とし、ＲＦ１００Ｗを印加して行った。なお、トンネルバリア層の材料として酸化チタン（ＴｉＯ₂）または酸化タンタル（ＴａＯ₂）を用いたサンプルを作製する場合、ＭｇＯ層と同様の条件で酸化チタン層または酸化タンタル層を形成した。

作製した各サンプルについて、実施例１と同様に、図７に示すようなパルス電圧の印加と電流値の測定とを行うことによって、抵抗変化特性を評価した。ただし、実施例４では、リセット電圧を３．５Ｖ（正バイアス電圧）とし、セット電圧を−３．５Ｖ（負バイアス電圧）とし、リード電圧を０．０１Ｖ（正バイアス電圧）とした。また、各電圧のパルス幅は２５０ｎｓとした。評価結果、トンネルバリア層の材料および厚さ、および接合面積を、表７に示す。

（実施例５）
実施例５では、図１に示すような抵抗変化素子１００を、図１５に示す形状に作製して、抵抗変化特性を評価した。実施例５では、トンネルバリア層１４として、厚さ１．５ｎｍの酸化アルミニウム層（Ａｌ−Ｏ層）を用いた。また、抵抗変化層１２として、厚さ１０ｎｍの酸化鉄層（Ｆｅ−Ｏ層）を用いた。

実施例５のサンプルは、酸化鉄層の厚さ、および、トンネルバリア層１４（Ａｌ−Ｏ層）の形成条件を除いて実施例１のサンプルと同様の条件で作製した。

実施例５のトンネルバリア層１４（Ａｌ−Ｏ層：Ａｌ₂Ｏ₃層）は、Ａｌ層の形成と酸化とを繰り返す多段階酸化によって形成した。Ａｌ層は、Ａｌをターゲットとして用いたマグネトロンスパッタリング法によって形成した。スパッタリングは、圧力０．１Ｐａのアルゴンガス雰囲気下において、Ｓｉ基板の温度を室温とし、ＲＦ１００Ｗを印加して行った。各段階におけるＡｌ−Ｏ層の厚さは、０．３ｎｍ、０．４ｎｍ、０．４ｎｍおよび０．４ｎｍとした。

作製したサンプル（接合面積：０．２５μｍ²）について、上部電極と下部電極との間に、図８に示すようなパルス状の電圧を印加することによって、その抵抗変化特性を評価した。このとき、図８に示すリセット電圧を１．５Ｖ（正バイアス電圧、パルス幅５００ｎｓ）とし、セット電圧を３．５Ｖ（正バイアス電圧、パルス幅２００ｎｓ）とし、リード電圧を０．０１Ｖ（正バイアス電圧、パルス幅２００ｎｓ）とした。セット電圧印加後の状態、およびリセット電圧印加後の状態のそれぞれの状態において、リード電圧を印加したときの出力電流値から素子の電気抵抗値を算出した。算出した電気抵抗値から、素子の抵抗変化比を求めた。評価結果を、表８に示す。

（実施例６）
実施例６では、図１に示すような抵抗変化素子１００を、図１５に示す形状に作製して、抵抗変化特性を評価した。実施例６では、トンネルバリア層１４として窒化シリコン層（Ｓｉ−Ｎ層）を用い、抵抗変化層１２として酸化鉄層（Ｆｅ−Ｏ層：厚さ５０ｎｍ）を用いた。

実施例５のサンプルは、Ａｌ−Ｏ層の代わりにＳｉ−Ｎ層（厚さ１．５ｎｍ）を用いることを除いて、実施例１のサンプルと同様の条件で作製した。Ｓｉ−Ｎ層は、基板温度を３００℃〜８００℃（典型的には３５０℃）として、プラズマＣＶＤ法によって形成した。

作製した各サンプルについて、実施例１と同様に、図７に示すようなパルス電圧の印加と電流値の測定とを行うことによって、抵抗変化特性を評価した。ただし、実施例７では、リセット電圧を１．５Ｖ（正バイアス電圧）とし、セット電圧を−１．５Ｖ（負バイアス電圧）とし、リード電圧を０．０１Ｖ（正バイアス電圧）とした。各電圧のパルス幅は１５０ｎｓとした。評価結果、トンネルバリア層の材料および厚さ、および接合面積を、表９に示す。

以上の各実施例に示されるように、トンネルバリア層を備える本発明の抵抗変化素子は、膜厚を低減しても良好な抵抗変化特性を示す。そのため、本発明の抵抗変化素子は、素子の微細化が求められる高集積メモリへ適用することが可能である。

本発明は、抵抗変化素子およびそれを含む電子デバイスに適用できる。本発明の抵抗変化素子は微細化が可能であり、様々な電子デバイスへ適用できる。本発明の抵抗変化素子を用いた電子デバイスとしては、たとえば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などが挙げられる。

本発明の抵抗変化素子の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子の特性の一例を示す図である。 本発明の抵抗変化素子の特性の一例を示す図である。 本発明の抵抗変化素子の特性の一例を示す図である。 本発明の抵抗変化型メモリの構成の一例を模式的に示す回路図である。 本発明の抵抗変化型メモリの一例を模式的に示す断面図である。 本発明の抵抗変化型メモリにおける情報の記録および読み出し方法の一例を説明するための図である。 本発明の抵抗変化型メモリにおける情報の記録および読み出し方法の一例を説明するための図である。 本発明の抵抗変化型メモリにおける情報の読み出し方法の一例を説明するための図である。 本発明の抵抗変化型メモリ（メモリアレイ）の一例を示す模式図である。 本発明の抵抗変化型メモリ（メモリアレイ）の別の一例を示す模式図である。 本発明の抵抗変化型メモリ（メモリアレイ）の別の一例を示す模式図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 図１３Ａの工程に続く工程を示す図である。 図１３Ｂの工程に続く工程を示す図である。 図１３Ｃの工程に続く工程を示す図である。 図１３Ｄの工程に続く工程を示す図である。 図１３Ｅの工程に続く工程を示す図である。 図１３Ｆの工程に続く工程を示す図である。 本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 図１４Ａの工程に続く工程を示す図である。 図１４Ｂの工程に続く工程を示す図である。 図１４Ｃの工程に続く工程を示す図である。 図１４Ｄの工程に続く工程を示す図である。 図１４Ｅの工程に続く工程を示す図である。 図１４Ｆの工程に続く工程を示す図である。 図１４Ｇの工程に続く工程を示す図である。 本発明の抵抗変化素子の一例を模式的に示す平面図である。 図１５の線XVI−XVIにおける断面図である。

符号の説明

１１ 下部電極
１２ 抵抗変化層
１３ 上部電極
１４ トンネルバリア層（絶縁層）
２０ 基板
２１ トランジスタ
１００ 抵抗変化素子
２００ 抵抗変化型メモリ素子
３００、３０１、３０２ メモリ

Claims (16)

1. 第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に積層された抵抗変化層および絶縁層とを含み、
   前記絶縁層の厚さが０．５ｎｍ以上５ｎｍ以下であり、
   前記抵抗変化層は、前記第１の電極と前記第２の電極との間に電圧または電流を印加することによって、電気抵抗値が異なる複数の状態間で変化させることが可能な層であり、
   前記抵抗変化層が遷移金属酸化物を主成分とする抵抗変化素子。
2. 前記絶縁層が、前記抵抗変化層と前記第１の電極との間、または、前記抵抗変化層と前記第２の電極との間に配置されている請求項１に記載の抵抗変化素子。
3. 前記抵抗変化層の厚さが１ｎｍ以上５００ｎｍ以下である請求項１または２に記載の抵抗変化素子。
4. 前記抵抗変化層の厚さが５ｎｍより大きい請求項１〜３のいずれか１項に記載の抵抗変化素子。
5. 前記遷移金属酸化物が酸化鉄である請求項１〜４のいずれか１項に記載の抵抗変化素子。
6. 請求項１〜５のいずれか１項に記載の抵抗変化素子をメモリ素子として備える抵抗変化型メモリ。
7. マトリクス状に配置された複数の前記抵抗変化素子を含む請求項６に記載の抵抗変化型メモリ。
8. 前記抵抗変化素子に接続されたスイッチング素子をさらに含む請求項６または７に記載の抵抗変化型メモリ。
9. 電圧または電流を印加することによって電気抵抗値が異なる複数の状態間で変化させることが可能な抵抗変化層を備える抵抗変化素子の製造方法であって、
   （ｉ）第１の電極を形成する工程と、
   （ii）前記第１の電極上に、絶縁層および前記抵抗変化層を含む積層体を形成する工程と、
   （iii）前記積層体上に第２の電極を形成する工程とを含み、
   前記絶縁層の厚さが０．５ｎｍ以上５ｎｍ以下であり、
   前記抵抗変化層が遷移金属酸化物を主成分とする、抵抗変化素子の製造方法。
10. 前記積層体が、前記第１の電極上に形成された前記絶縁層と、前記絶縁層上に形成された前記抵抗変化層とからなる請求項９に記載の製造方法。
11. 前記積層体が、前記第１の電極上に形成された前記抵抗変化層と、前記抵抗変化層上に形成された前記絶縁層とからなる請求項９に記載の製造方法。
12. 前記（ii）の工程において、前記絶縁層を構成する元素を含む前駆体膜を形成する膜形成工程と、前記前駆体膜を酸化雰囲気下で酸化する酸化工程とを複数回繰り返すことによって前記絶縁層が形成される請求項９〜１１のいずれか１項に記載の製造方法。
13. 前記酸化工程において、前記前駆体膜が形成された複数の基板を前記酸化雰囲気下で一括して酸化する請求項１２に記載の製造方法。
14. 前記酸化雰囲気は、酸素ガス雰囲気、酸素プラズマ雰囲気、およびオゾン雰囲気から選ばれるいずれかの雰囲気である請求項１２または１３に記載の製造方法。
15. 前記遷移金属酸化物が酸化鉄である請求項９〜１４のいずれか１項に記載の製造方法。
16. 前記抵抗変化層の厚さが５ｎｍより大きい請求項９〜１５のいずれか１項に記載の製造方法。

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