TWI379389B - Method of forming a low capacitance semiconductor device and structure therefor - Google Patents
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1379389 九、發明說明: 【發明所屬之技術領域】 本發明大體係關於電子設備(electronics),且更特定言 之’本發明係關於形成半導體裝置的方法及其結構。 【先前技術】 過去,電子工業利用各種方法與結構來生產功率裝置’ 该等裝置具有低汲極-源極電阻(Rds(開啟))。當裝置開啟 時’該低Rds(開啟)降低功率裝置中的功率損耗,從而增 加了系統效率。通常,該等裝置具有高閘極電容,其導致 兩總閑極電荷(Qg)且降低該等裝置之最大運作頻率。 在諸如切換電源之一些應用中,對於功率MOSFET而 s ’除了低Rds(開啟)以外,亦需要良好的切換效能。對 於此功率MOSFET之一需求為低閘極電荷(Qg)。該閘極電 荷Qg被定義為必須藉由驅動器IC而供應至閘極以便將該閘 極充電至其運作電壓的電荷。對於用於一切換電源(例 如’降壓式轉換器)之低側中的功率MOSFET而言,一額外 需求係良好的dV/dt效能(意即,在不經歷錯誤開啟的情況 下’耐受汲極電壓之高變化率的性能)。在一降壓式轉換 器中’當高侧MOSFET開啟時,切換節點(低側MOSFET之 沒極連接至該節點)經歷高dV/dt。低側MOSFET内之汲極 電壓的高變化率引起該閘極電壓内之尖峰。若閘極電壓尖 峰之量值高於低側MOSFET之臨限電壓(Vth),則該低側 MOSFET開啟。此稱為錯誤開啟,且其會引起突穿電流 (shoot-through current),該突穿電流藉由引起額外功率損 I05041.doc 1379389 耗而降低系統的效率。在嚴重情況下,該突穿電流亦會引 起一MOSFET失效〇 因此,需要具有一種形成一功率裝置之方法,該方法降 低閉極電容、降低閘極電荷比率Qgd/Qgs(th)、且降低該功 率裝置之總閘極電荷而不顯著影響該裝置之Rds(開啟)。 【發明内容】
本發明係有關一種形成一半導體裝置之方法,其包含: 提供一具有一第一表面之一第一導電性類型之基板; 在該基板之該第一表面之至少一第一部分上,形成該第 一導電性類型之一第一源極區域與一第二源極區域,其中 該第二源極區域與該第一源極區域間隔分離; 形成一上覆該基板之該第一表面之閘極結構,其中該閉 極結構之一第一末端上覆該第一源極區 開極結構之—第二末端上覆該第二源極區域之2緣^
中該閘極結構之一第一表面大體上平行於該基板之該第一 表面’且避開該基板的該第一表面; 在該閘極結構内形成一開口,且該開口上覆該基板之一 第二部分,該第二部分定位於該第—源極區域與該第二源 極區域中間; 至少在該開口之側壁上形成一絕緣體;及 在該開口内與在該絕緣體上形成一導體。 本發明另係有關一種形成一半導體裝置之方法,其包 含: ’、 105041.doc -7 - 1379389 提供-具有-表面之—第一導電性類型的半導體基板; 在该半導體基板之該表面上形成-第二導電性類型之— 第一本體區域; 在該第-本體區域内形成該第—導電性類型之—第—區 域,且該第-區域與該第一本體區域之一邊緣間隔分離; 定位-閘極結構’該問極結構具有—上覆該第_區域之 至少-部分的第-部分'一上覆該第一本體區域之一部分 的第二部分,及一上覆該半導體基板之_第—部分: 部分; — 在該開極結構之-第一侧壁上形成一絕緣體;及 形成-鄰接it絕緣體且上覆該半導體基板之一第八 的導體。 刀 本發明再係有關一種半導體裝置,其包含: 一具有一第一表面之一第一導電性類型之基板; 該基板之該第一表面上之該第一導電性 極區域; 焉—取 該基板之該第一表面上之該第—導電性類型之—第二源 極區域’其中該第二源極區域與該第一源極區域間隔分 離; -上覆該基板之該第—表面之閉極結構,該閉極結構具 有一上覆該第一源極區域之一邊緣的第一末—二 第二源極區域之-邊緣的苐二末端,該間極結構具有—大 體上平行於該基板之該第一表面且避開該基板之該第— 面的第一表面; —表 105041.doc Ό 自該閘極結構之該第—表面延伸至該閉極結構中的開 其包括具有側壁之該開口; 至少在該開口之側壁上之一絕緣體;及 鄰接该絕緣體且在該開口内之導體。 【實施方式】 "圖1示意性地說明半導體裝置10之放大橫截面部分,該 =導體裝置具有低閘極汲極電容(Cgd),且具有閉極.汲極 二閘極-源極電容(Qgd/Qgs(th))之間的一低比率,其有助於 向頻運作且最小化突穿電流0 圖2示意性地說明裝置1〇之一實施例之拓撲之一部分的 玫大平面圖。圖2之平面圖不包括源極導體64,以便說明 裝置1〇之下伏元件。圖i之視圖係取自沿圖2之剖面線卜 1。以下描述參考圖丨及圖2。圖丨與圖2中所說明之裝置⑺ 的實施例包括複數個垂直金屬氧化物半導體(M〇s)電晶體 、、、°構,該等結構包括一第一電晶體條紋或電晶體65、一第 二電晶體條紋或電晶體66、一第三電晶體條紋或電晶體 67,及一第四電晶體條紋或電晶體68,該等電晶體條紋或 電晶體係以一條紋組態而形成,例如,一具有被形成為複 數個伸長區域之本體區域的組態,其中每一本體區域具有 複數個電晶體源極。電晶體65、66、67及68係由箭頭以一 般方式來識別。裝置10具有一N型半導體基板5〇,該基板 包括一 N型塊狀半導體基板丨1 ’而一 n型磊晶層丨2則形成 於其上。N型源極14' 15與16形成於p型本體區域13内。本 體區域13内之重摻雜p型區域23有助於對本體區域13形成 10504 丨.doc 1379389
低電阻電接觸。形成電晶體66與67之閉極結㈣,盆上覆 基板5〇之表面36,其中結構30之至少_第—邊緣6〇:覆源 極"之至少一邊緣,且結構3〇之至少一第二邊㈣上覆源 極15之至少邊緣。邊緣6〇與61通常上覆各自源㈣與Η 之大約十分之-至二分之一㈤至以)微米。如下文中將 進一步看出的,閘極結構30具有一導體插塞,該導體插塞 包括.m成於開口 32之侧壁上的絕緣體27,該開口 32形成於閘極結構3〇内;及一形成於絕緣體27上之導體 26。導體26電連接至一源極導體64。如下文中將進一步看 出的’開口32形成於閘極結構3G内,使得開⑼上覆基板 5〇之一部分,該部分定位於源極14與源極區域15中間,且 宜定位於形成有源極14與15之區域13中間。閉極結構獅 開口 32係由箭頭以一般方式來識另,卜裝置1〇之其他電晶體 (诸如電晶體65與68)具有類似於圖i中所說明之結_的閘 極結構。當開啟裝置10時’區域13之一下伏間極結構3〇與 類似鄰近閘極結構的部分形成電晶體65、66、67及68之通 C區域62 基板5〇之一下伏閘極結構3〇與類似鄰近閘極 結構的部分形成電晶體65、66、67及68之汲極區域。 為了降低錯誤開啟與相關突穿電流之可能性,需要在沒 極電極被拉高時最小化耦接至電晶體之閘極的電壓尖峰。 一用以達成此之方式係藉由降低閘極·汲極電容(cgd)來降 低及極與閉極之間的輕接’其亦降低問極-汲極電荷 (Qgd)為了防止閘極電壓尖峰大於臨限電壓(Vth),閘極_ ;及極電何(Qgd)與閉極源極電荷之比率(其被需要以誘發- 105041.doc 1379389 等於Vth(Qgs(th))之電壓)應小於1(Qgd/Qgs(th)<1)。亦需要 具有低總閘極電荷,以便改良運作頻率。降低閘極-汲極 電容會降低閘極·汲極電荷(Qgd),且降低閘極-源極電容會 降低閘極-源極電荷(Qgs)。如在下文中將進一步看出,在 開口 32内形成導體26會辅助降低裝置10之閘極_汲極電容 (Cgd)。最小化上覆裝置1〇之汲極的閘極18與19之量亦會 辅助降低閘極-汲極電容,從而,降低裝置1〇之閘極_汲極 電荷(Qgd)。 已發現,在開口 32内形成導體26會藉由使汲極區域内之 電荷的一部分耦接至源極而非至閘極而輔助進一步降低問 極-汲極電容。導體26形成於開口 32内,且自結構3〇之一 頂。卩表面3 5被移除。降低閘極·沒極電荷亦會降低閘極電 荷比率(Qgd/Qgs(th)),藉此最小化裝置1〇之錯誤開啟。咸 化,裝置10具有一低於一 〇)之閘極電荷比率 (Qgd/Qgs(th)) ’其大大小於先前技術功率裝置之兩至四的 閘極電街比率。降低閘極-汲極電荷亦會降低總閘極電 荷,藉此增加裝置10之運作頻率。 圖3至圖6示意性地說明根據一形成裝置1〇之方法之一實 施例之各種.階段。此描述與圖丨至圖6有關。為了解釋之清 晰起見’圖3至圖6之描述說明圖1中所說明之裝置1〇的部 刀。儘管將裝置10說明成.具有用於N通道裝置之特定導電 性類型,但是可將該等導電性類型反轉以提供p通道裝 置。此外,說明裝置1 0以展示一條紋設計(其中本體區域 係複數個伸長區域)或單一本體區域設計,該單一本體區 10504I.doc 域設計通常係以伸長圖案或婉誕蛇形圖案來形成。因而, 熟習此項技術者應瞭解,本發明包含條紋設計、封閉單元 设計、多重單元設計、或單一本體設計。 參考圖3,裝置1〇形成於一塊體N型半導體基板“上,該 基板具有-形成於其表面上的^^型為晶層12。基板^與層 12包含半導體基板5〇。—閘極絕緣體層17形成於基板⑽ 表面36之一形成有電晶體65至68的部分上。通常,基板” • 之電阻率大约為〇.001至〇·〇1歐姆-公分(〇hm-cm),且層12 之電阻率大約為以錢歐姆—公分^較佳實施例中’閘 極絕緣體層17係二氧化矽層,其具有大約為一百(1〇〇)至八 百(800)埃之厚度。 閘極導體層28形成於層17上,其上覆基板5〇之形成有電 晶體65至68的至少一部分。通常,閘極導體層姆一導體 材料,諸如耐火金屬、耐火金屬矽化物、耐火金屬自對準 矽化物、或摻雜多結晶矽(摻雜多晶矽)。在一實施例中, • 層28係N型多晶矽,其具有大約至少一百(1〇〇)歐姆/平方 (ohm/sq)且較佳地大約為十至三十(1〇至3〇)歐姆/平方之薄 片電阻。隨後,一保護性絕緣層25形成於閘極導體層28 上,以將層28與隨後將形成之其他導體絕緣。在一實施例 中,絕緣層25係二氧化矽層,其沈積至大約三千至一萬 (3000-1 〇,〇〇〇)埃之厚度。在另一實施例中,絕緣層25包括 一形成於層28上之二氧化矽層21與一形成於層21上之氮化 矽層22。在另一實施例中,層25亦可包括另一形成於層^ 上之二氧化矽層。層25之厚度使源極導體64(參看圖1}保持 10504 丨.doc •12- 1379389 ---- 足夠遠離閘極18與19,以降低裝置1G之間極.源極電容。 通承,層21具有大約三千至一萬(3〇〇〇1〇〇〇㈨埃之厚度, 且層22具有大約兩百至一千五百(2〇〇15㈣埃之厚度。其 他絕緣體亦可用於層25。 通吊,將一遮罩(由虛線所說明)施加至層25之表面上, 且將其圖案化以曝露層25之待形成有開口32的所要部分。 開口 32經由該遮罩内之開口形成以自層乃之表面延伸經由 層28以曝露層17之一部分。在一些實施例中,開口μ可延 伸至層17中或經由層17延伸。只要開口 %不上覆區域η, 開口 32之寬度就可盡可能地寬。在—些實施例中,—可選 I雜區域41亦可被形成為基板5()之表面上的摻雜區域,且 其延伸至基板50中下伏開口 32。區域41可為播舒型以形 成-電容屏蔽區域,以進一步降低裝置1〇之閘極_汲極電 f,或其可為摻雜N型以進一步降低裝置1〇iRds(開啟)。 藉由一虛線來說明可選摻雜區域4 i。 參考圖4, 一絕緣體27形成於開口 ”之側壁上,因而位 於閘極結構30之側壁上。絕緣體27將閘極18及19(參看圖^ 與導體26絕緣。絕緣體27形成電容器之介電質,其導致汲 極區域内之電荷的-部分純至源極而非閉極。從而對於 層27之材料而言,需要高介電常數。在一實施例中,絕緣 體27係二氧化石夕層’其沿閘極結構3〇之側壁沈積至閉極絕 緣體層17之曝露於開口 32内的部分上,且不在表面35上。 二氧切層通常具有大約-百至—千(鮮⑽Q)埃的厚度。 在另—實施例中’層27包括::氧切層,其形成於閑極 105041.doc -13-
I379W 結構30之側壁上及間極絕緣㈣之頂部上;及氮化石夕声, 其形成於該二氧化石夕層上。使用二氧化石夕層與氮化石夕^兩 者有助於增加層27之介電常數。此允許使用更厚的絕緣層 27’而其降㈣極結構3()與隨後沈積之導體%之間短路的 發"。二氧切層通常具有大約-百至五百⑽-500)埃 之厚度,且氮切層通常具有大約兩百至-千五百(腺 15〇〇)埃之厚度。在一些實施例中,絕緣體27亦可形成於表 面3 5上。 隨後’形成導體26以填補開口 32之剩餘部分。用於導體 26之材料可為任何種類之導體材料,包括耐火金屬、耐火 金屬石夕化物、耐火金屬自對準石夕化物、或摻雜多結晶石夕 (摻雜多晶矽)。在較佳實施例中’導體26係Ν型多晶矽, 其具有至少1Ε18歐姆-公分之摻雜濃度’以便提供至少大 約為兩千歐姆/平方且宜大約為十至—百⑽至_ 歐姆/平方之薄片電阻。在較佳實施例中,將導體26形成 為具有足以至少填補開口 32之厚度,使得導體%之一部分 與表面35大體上共平面。通常將導體%施加為足以填補所 有開口 32但不延伸越過表面35之厚度。 參看圖5 ’通常利用—平坦化方法來移除導體26之延伸 越過表面35的所有材料。舉例而言,可使用化學機械平坦 化方法_1>)、或RIE回餘,或其他熟知的平坦化方法。 目標係大體上移除所有延伸越過表面35之導體%,使得導 體26與表面35大體上共平面。歸因於處理變化,導體默 一部分可能稍稍凹陷於表面3 5之下。 10504 丨.doc Ι3Ί93Ε9 參看圖6,開口 31與33形成於層25與層28内。通常,將 一遮罩(未圖示)施加至層25之表面上,且將其圖案化以曝 露層25之待形成有開口 31與33的所要部分。開口31與33經 由該遮罩内之開口形成以自層25之表面延伸經由層以以曝 露層17。使用開口 31與33來摻雜基板5〇之第—與第二部 分,以形成自基板50之第一表面36延伸至基板5〇中一第二 距離的本體區域13。通常,藉由熟習此項技術者所熟知的 離子植入與激活技術來形成區域13。開口 31與33將層以與 層25之部分形成為形成電晶體66與67之閘極的閘極結構 3〇。開口 32將閘極結構3〇形成為一第一閘極部分,該第— 閉極部分包括係閘極導體層28之第一部分的第一閘極㈣ 層25之上覆部分’且形成為—第二閘極部分,該第二閉極 部分包括閉極導體層28之第二問極19與層25之上覆部分。 第閘極°卩刀充當電晶體66之閘極,且該第二閘極部分 充當電晶體67之閘極。開口32與導體插塞最小化上覆電晶 體47與48之沒極部分的間極結構3〇之量,藉此最小化裝置 之閘極-汲極電容(Cgd)e已發現,開口32内之導體26亦 :低Cgd。結果’裝置1〇之閘極汲極電荷⑴g句大約比先 '術中之閘極-沒極電荷少百分之四十(4〇%)。根據為閘 構30所選擇之布局圖案,開口 、結構%之頂部表面 35與導體插塞通常以一般方式橫向地越過基板且橫向地 上覆表面36而延伸。參看用於裝置10之布局拓撲之一實例 伸· 其中導體插塞與開口 32橫向地越過基板50而延 '韦表面35大體上平行於表面36。然而,熟習 I05041.doc 此項技術者會認識到,表面35通常並不精確地平行於表面 6但是歸因於裝置丨〇之下伏元件的處理而可具有一不規 則表面。 a其後,N型源極14、15與16形成於本體區域13内。通 吊,將一諸如光阻的遮罩層施加至裝置1〇,且將其圖案化 乂在開口 3 1與33内留下阻塞部分5丨。為了圖式之清晰起
見該遮罩層未圖不於圓3中。對於電晶體65係複數個電 曰日體早7L之末端電晶體的情況,開口 3丨内 超過表面3一側,以防止在區域13之下伏部= 成源極區域。藉由熟習此項技術者所熟知之技術,藉由經 由開口3m33且環繞阻塞部㈣而摻雜基板5()之表面來形 成源極14、15及1 6。
再次參看圖!,間隔片29沿開口 31與33之側壁且約過表 面36之下伏部分延伸一第一距離而形成於開口 ”與”内。 藉由熟習此項技術者所熟知的技術來形成間隔片2 9。舉例 而言’可藉由施加一間隔片介電層(未圖示)來形成間隔片 29,該間隔月介電層諸如覆蓋裝置1〇且包括開口31與^之 TEOS。可使用各向異性㈣自基板5Q之表面%、及間極 結構30之表面35、與導體插塞26之頂部表面來移除間隔片 介電層之部分,且留下該間隔片介電層之作為間隔片29的 部分。基板50之曝露於開口 31與33内的部分經摻雜以形成 重摻雜P區域23。使用間隔片29來保護源極“至“之部 分’同時在區域Π内形成區域23且鄰接各自源_、似 將一源極導體64施加於開 16° 31與33内且越至閘極結構 10504I.doc 16 上導體64對源極14至16、重摻雜p區域23及導體26形 成電接觸。 圖7示意性地說明半導體裝置110之—實施例的一部分, 其係圖1至6之描述中所解釋之裝置1〇的一替代實施例。裝 置U〇類似於裝置10 1 了裝置10之導體26延伸至表面35 上以形成導體126,藉此形成一類似於結構3〇之閘極結構 uo ’除了以導體126替換導體26。又,以層工乃替換層 25層125係與層25之材料相同的材料但較薄。使用二氧 化矽層21與氮化矽層22兩者來將層28絕緣會有 助於增加包 括層22之部分的閘極-源極電容器之介電常數。導體126增 加裝置no之閘極-源極電容,藉此減少裝置11〇之閘極電 荷比率(Qgd/Qgs(th))。導體126類似於導體26而形成,除 了導體126形成於表面35上,且不自表面35移除以便形成 導體126。 或者’在形成層125之前,開口32可形成於層28内。層 125可形成於層28上,沿開口 32之侧壁,且在開口 32内之 層17的曝露部分上。因為裝置11〇内之層ι25比裝置1〇内之 層2 5薄’所以裝置11 〇之閘極-源極電容進一步被增加,從 而引起更低的Qgd/Qgs(th)比率。 圖8示意性地說明半導體裝置21〇之一實施例的一部分, 其係在圖1至6之描述中所解釋之裝置1〇的一替代實施例。 裝置210包括一閘極結構230。閘極結構23 0類似於結構 30,除了開口 32未形成於結構230内。絕緣層25形成於閘 極層28上。因此,裝置210不具有絕緣體27,且導體26未 105041 .doc ΓΤ79359" 形成於開口 32内。實情為,導體226形成於層25之表面35 上。導體226之材料與導體26之材料相同。將導體226之厚 度選擇為大約兩千至一萬(2000-10,000)埃。導體226增加 裝置210之閘極-源極電容,藉此減少閘極電荷比率。導體 226亦增加閘極結構230之高度,從而有助於間隔片29的形 成。裝置210類似於裝置1〇而形成,除了省略了開口 32與 絕緣體27,且導體26形成於表面35上以形成導體226 ^在 一些應用中,即使可增加閘極·源極電容,重要的還是降 低突穿電流。 馨於以上所有内谷,很明顯揭示了一種新穎裝置及方 法。其中包括了形成具有一延伸至閘極結構中或經由該閘 極結構延伸之導體插塞的半導體裝置。該導體插塞降低閑 極•汲極電容,從而有助於更高的運作頻率,且其降低閘 極電荷比率,藉此降低突穿電流。在其他實施例中,在閘 極結,上形成一具有下伏薄絕緣體之導體會增加閘極-源 極電谷’其會降低閘極電荷比率且降低突穿電流。 儘管藉由特定較佳實施例描 t .I二疋4氏口月 疋,熟習半導體技術的技術者將明白許多替代及變化。 具體言之,描述了用於形成裝置10、110與210之製造2 的貫例’然而’可使用其他製造運作。舉例而言 裊k方法包括使用一遮罩來形成開口 32且使用一第二 成開口 31與33。在一替代製造方法中,可使用; 二罩:同時形成所有開口 32、31與33,從而消除了歸3 〇驟的任何對齊不良。本發明係為特定N通道M0, 10504I.doc 13793® 晶體而加以描述,然而,本發明可應用於p通道M〇s電晶 體' BiCMOS、IGBT與其他裝置結構。 【圖式簡單說明】 圖1示思性地說明一根據本發明之半導體裝置之一實施 例之放大橫截面部分; 圖2示意性地說明圖丨中根據本發明之半導體裝置之一實 施例之拓撲的一部分之放大平面圖;
圖3至圖6示意性地說明根據一方法之一實施例之各種階 &,該方法形成圖1與圖2中根據本發明之半導體裝置; 圖7不意性地說明圖1至圖6中根據本發明之半導體裝置 之一替代實施例之一部分;及 圖8示意性地說明圖丨至圖6中根據本發明之半導體裝置 之另一替代實施例之一部分。 為了說明之簡單及清晰起見’該等圖中之元件未必按比 例綠製’且不同圖t之相同參考數字表示相同元件。此 外,為了描述之簡單起見,省略了熟知步驟及元件之描述 與細節。如本文所使用,載流電極意指載運穿過—裝置之 電流的該裝置之-元件’諸如咖電晶體之源極或沒極' 或雙極電晶體之發射極或集極,且控制電極意指控制穿過 該裝置之電流的該裝置之一元件’諸如则電晶體之閉
極、或雙極電晶體之基極。儘H 本文將该等裝置解釋為特 疋N通道或P通道裝置,但是_ 舨技術者應瞭解,根據本發 明,補充裝置亦是可能的。為了咳 壯$ ^ 巧J °玄寻圖式之清晰起見,將 裝L。構之摻雜區.域說明為通常具有直線邊緣與精確角形 105041.doc 19 1379389" 角落。然而,熟習此項技術者應瞭解,歸因於摻雜物之擴 散與激活,摻雜區域的邊緣通常不為直線且該等角落不為 精確角。 【主要元件符號說明】
10 半導體裝置 11 N型塊體半導體基板/塊體N型半導體基板 12 N型磊晶層 13 P型本體區域 14 N型源極 15 N型源極 16 N型源極 17 閘極絕緣體層 18 閘極 19 閘極· 21 二氧‘化矽層 22 氮化石夕層 23 重摻雜P型區域/重摻雜p區域 25 保護性絕緣層 26 導體 27 絕緣體 28 閘極導體層 29 間隔片 30 閘極結構 31 開口 I05041.doc -20- Π79389
32 開口 33 開口 35 頂部表面 36 表面 41 可選摻雜區域 50 N型半導體基板 51 阻塞部分 60 第一邊緣 61 第二邊緣 62 通道區域 64 源極導體 65 第一電晶體條紋或電晶體 66 第二電晶體條紋或電晶體 67 第三電晶體條紋或電晶體 68 第四電晶體條紋或電晶體 110 半導體裝置 125 層 126 導體 130 閘極結構 210 半導體裝置 226 導體 230 閘極結構 105041.doc -21 ·
Claims (1)
1379389 第094131863號專利申請案 中文申請專利範圍替換本(9了年9月) 修 1. 2. 、申請專利範圍: 一種形成一半導體裝置之方法,其包含: 提供一具有一第一表面之一第一導電性類型之基板; 外在該基板之該第一表面之至少一第—部分上形成該 第一導電性類型之一第一源極區域與—第二源極區域, 其中5亥第二源極區域與該第一源極區域間隔分離; 形成一上覆該基板之該第一表面之閑極結構其中該 閘極結構之一第一末端上覆該第一源極區域之一邊緣, 且該閘極結構之—第二末端上覆該第二源極區域之一邊 緣=該閘極結構之-第-表面大體上平行於該基板 之該第一表面,且避開該基板的該第表面; 在該閘極結構内形成一開口,且該開口上覆該基板之 :第二部分,該第二部分定位於該第—源極區域與該第 二源極區域中間;. 至少在該開口之側壁上形成一絕緣體;及 在該開口内與在該絕緣體上形成一導體,其中該導體 不在下方的基板上。 X 如研求項1之方法,其中在該基板之該第一表面之至少 P刀上’形成S亥第一導電性類型之該第一源極區 域與:亥第二源極區域包括以下步驟其中該第二源極區 域與:亥第—源極區域間隔分離在該基板之該第一表面 。人專。卩分上,形成一第二導電性類型之一第一本體 :域;在該基板之該第一表面之該第一部分上’形成該 第-導電性類型之一第二本體區域,且該第二本體區域 I05041-9709l2.doc 3. 4. 5. 6. 8. 9. :、該第-本體區域間隔分離;在該第—本體區域内形成 "原極區域,其中該第一源極區域之一邊緣與該第 :本體區域之-邊緣間隔分離;及在該第二本體區域内 形成該第二源極區域,其中該第二源極區域之一邊緣與 D亥第=本體區域之一邊緣間隔分離。 :明:項2之方法’其中在該閘極結構内形成上覆該基 〃疋位於4第—源極區域與該第二源極區域中間之节 =分的該開口包括:形成上覆該基板之位於該第-: '與4第二本體區域中間之該第二部分的該開口。 μ求項1之方法’其中至少在該開口之側壁上形 絕緣體包括:形成二氧切絕緣體。 μ 的’;1Γ1之方法其中形成上覆該基板之該第-表面 的垓閘極結構包括:形 Ρ气抗道 成上覆該基板之該第一表面的 二體’且在該閘極導體上形成一絕緣體層。 如睛求項1之太Φ,、包 一源極導f,曰Ζ常垃:步包括:在該閘極結構上形成 _ “觸該第一源極區域之一部分與該第 一源極區域之一部分。 如請求項1之方法,其中 姐 蛀.、 在遠、'、邑緣體上形成該導體包 表面。成Α導體’以大體上不上覆該閘極結構的該第- 絕::二之方法,其中將該導體形成於該開口内之該 石夕,::括.在位於該開口内的該絕緣體上形成多晶 夕且將延伸出該開口的多晶石夕移除。 未項1之方法’其中形成該導體於該開口内及在該 105041-970912.doc 1379389 ,一 緣於 的一部份與該基板分隔,其中另一絕 的一部份。 缘體係该閉極結構 io. —種形成一半導體裝置之方法,其包含: 提供-具有-表面之-第一導電性類型的半導體義 板; 土 在該半導體基板之該表面上形成一第二導電性類 一第一本體區域; 在該第一本體區域内形成該第一導電性類型之一 區域’且該第-區域與該第一本體 : 離; 違緣間隔分 定位-閘極結構,該閘極結構 之至少-部分的第一邱八 i覆遠第-區域 的第邛刀'一上覆該第一本 部分的第二部分,及一卜# ϋ 體&域之一 的第三部分; < 弟一部分 在該閘極結構内形成口, 成該閉極結構的-第—側壁;…開D的-側壁形 在該開口的第一側壁形成一絕緣體,·及 形成-鄰接該絕緣體且上 分的導體,其中爷等賵基板之一第二部 一區域。 守电也頬型的該第 11.如凊求項1 〇之方、'夫 甘a -首Μ* ' ’ ^中形成鄰接該絕緣俨R 上 導體基板之該第二部分的該導體包括=且上覆該半 絕緣體上形成摻雜多晶石夕。 亥開口内之該 105041-9709J2.doc 1379389 12.如叫求項1G之方法’進—步包括:在該半導體基板之該 表面上形成该第二導電性類型之一第二本體區域,且該 第二本體區域與該第一本體區域間隔分離; 广亥第二本體區域内形成該第一導電性類梨之一第二 區域’且該第二區域也咕哲_丄 取〇 5亥弟二本體區域之一邊緣間隔分 離;及 ^成s亥閘極結構之—卜涛外> ^ 上覆s亥弟二區域之至少一部分的 • 第四部分、該閘極結一 上覆S玄弟二本體區域之一部 分的第五部分,及—μ爱β , ^ 上覆5亥半導體基板之一第三部分的 弟六部分,其中該丰道 千導體基板之該第三部分鄰近該半導 體基板之該第二部分。 13.如請求項12之方法,苴 /、干在5亥閘極結構之該第一側壁上 形成該絕緣體進一步句紅. 匕括.在該閘極結構之一第二側壁 上形成s亥絕緣體’其中兮楚_ y丨〆 Τ °玄第一側壁係該閘極結構之該第 六部分之一側壁。 φ 14.如請求㈣之方法,其中定位該閘極結構包括:定位呈 有一間極導體層與該閘極導體層上之-絕緣體的該間極 結構。 15.如請求項14之方法,其中定位具有該問極導體層與該閑 極導體層上之該絕緣體的該閘極結構包括:在該閑極導 體層上定位-二氧化矽層,且在該二氧化矽層上定位一 氣化句7層。 16 ·如明求項1 〇之方法,其中形成鄰接該絕緣體且上覆該半 導體基板之該第二部分的該導體包括:形成鄰接該絕緣 105041-970912.doc 體之摻雜多晶矽。 17 18 19. 20. •如請求項10之方法’其中形成鄰接該絕緣體的導體包 括:形成該導體而不上覆該本體區域。 一種半導體裝置,其包含: 一具有一第一表面之一第一導電性類型之基板; 該基板之該第一表面上之該第一導電性類型之一第一 源極區域; 該基板之該第一表面上之該第一導電性類型之一第二 源極區域’其中该第二源極區域與該第—源極區域間隔 分離; -上覆該基板之該第一表面之閘極結構,該閘極結構 具有一上覆該第一源極區域之一邊緣的第一末端、一上 覆該第二源極區域之—邊緣的第:末端,該間極結構具 有:大體上平行於該基板之該第—表面且避開該基板: «亥弟一表面的第一表面; 自該閘極結構之該第一表面延伸至該閘極結構中的 開口’其包括具有側壁之該開口; 至少在該開口之側壁上之一絕緣體;及 郴接該絕緣體且在該開口内之導體,其中該導體不 上覆該第一區域或該第二源極區域。 如請求項丨8之半導體裝置,其中該導體係摻雜多晶矽。 如請求項18之半導體裝置,進一步包括該基板之該第_ 表面上之一第二導電性類型之一第一本體區域,其中該 第一源極區域沈積於該第一本體區域内;及 I05041-970912.doc 21, 6亥基板之該第一表面上之該第二導電性類型之一第二 本體區域,其中該第二源極區域係在該第二本體區域 内且6亥第二本體區域與該第一本體區域間隔分離。 如凊求項20之半導體裝置,其中該導體大體上不延伸至 該閘極結構之該第一表面上。 22. 一種半導體裝置,其包含: 具有一第一表面之一第一導電性類型之一基板; 该基板之該第一表面上之該第一導電性類型之一第一 源極區域; 該基板之該第一表面上之該第一導電性類型之一第二 源極區域’其中該第二源極區域盥 茨乐,原極區域間隔 分離; 工復琢丞扳之該第 具有一上覆該第一源極區域之一邊緣的第—末端一 覆該第二源極區域之一邊緣的第二末端,該閘極結構 有一大體上平行於該基板之該第一矣而B… ^ 弟表面且避開該基板. 该第一表面的第一表面; 上覆於5玄基板的該閘極結構之一閘極導體. 在該閘極導體上的該閘極結構的一絕緣體層; 在§玄絕緣體層上的一第一導體;及 在該第一導體上的一源極導體。 23. 如請求項22之半導體裝置 10,000 埃。 其中該絕緣體層不厚於約 105041-970912.doc -6-
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/942,060 US7192814B2 (en) | 2004-09-16 | 2004-09-16 | Method of forming a low capacitance semiconductor device and structure therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200623372A TW200623372A (en) | 2006-07-01 |
| TWI379389B true TWI379389B (en) | 2012-12-11 |
Family
ID=36033033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094131863A TWI379389B (en) | 2004-09-16 | 2005-09-15 | Method of forming a low capacitance semiconductor device and structure therefor |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7192814B2 (zh) |
| KR (1) | KR101271066B1 (zh) |
| CN (1) | CN1808708B (zh) |
| TW (1) | TWI379389B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1400888A (zh) * | 2000-02-11 | 2003-03-05 | 波滕西亚医疗公司 | 带能量变换装置的阳痿治疗设备 |
| CN101593695B (zh) * | 2008-05-30 | 2011-06-15 | 中芯国际集成电路制造(上海)有限公司 | 功率场效应管晶片弯曲的解决方法 |
| US20120150955A1 (en) * | 2010-12-10 | 2012-06-14 | Erick Tseng | Contact Resolution Using Social Graph Information |
| CN102738229B (zh) * | 2011-03-31 | 2015-01-28 | 无锡维赛半导体有限公司 | 功率晶体管结构及其制作方法 |
| CN108565289A (zh) * | 2018-06-26 | 2018-09-21 | 南京方旭智芯微电子科技有限公司 | 超结场效应管及超结场效应管的制造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2100507A (en) * | 1981-06-17 | 1982-12-22 | Philips Electronic Associated | Method of making a vertical igfet |
| CA1188821A (en) * | 1982-09-03 | 1985-06-11 | Patrick W. Clarke | Power mosfet integrated circuit |
| JPS5984474A (ja) | 1982-11-05 | 1984-05-16 | Nec Corp | 電力用縦型電界効果トランジスタ |
| JPH01111378A (ja) | 1987-10-26 | 1989-04-28 | Nippon Telegr & Teleph Corp <Ntt> | 縦型mos fet |
| US5631484A (en) * | 1995-12-26 | 1997-05-20 | Motorola, Inc. | Method of manufacturing a semiconductor device and termination structure |
| US5912490A (en) * | 1997-08-04 | 1999-06-15 | Spectrian | MOSFET having buried shield plate for reduced gate/drain capacitance |
| US5998833A (en) * | 1998-10-26 | 1999-12-07 | North Carolina State University | Power semiconductor devices having improved high frequency switching and breakdown characteristics |
| US6621121B2 (en) * | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
| US6197640B1 (en) * | 1998-12-21 | 2001-03-06 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
| US6222229B1 (en) * | 1999-02-18 | 2001-04-24 | Cree, Inc. | Self-aligned shield structure for realizing high frequency power MOSFET devices with improved reliability |
| US6586833B2 (en) * | 2000-11-16 | 2003-07-01 | Silicon Semiconductor Corporation | Packaged power devices having vertical power mosfets therein that are flip-chip mounted to slotted gate electrode strip lines |
| US6683346B2 (en) * | 2001-03-09 | 2004-01-27 | Fairchild Semiconductor Corporation | Ultra dense trench-gated power-device with the reduced drain-source feedback capacitance and Miller charge |
| US6756644B2 (en) * | 2001-03-28 | 2004-06-29 | International Rectifier Corporation | Ultra low QGD power MOSFET |
| US6870221B2 (en) * | 2002-12-09 | 2005-03-22 | Semiconductor Components Industries, Llc | Power switching transistor with low drain to gate capacitance |
-
2004
- 2004-09-16 US US10/942,060 patent/US7192814B2/en not_active Expired - Lifetime
-
2005
- 2005-09-15 TW TW094131863A patent/TWI379389B/zh not_active IP Right Cessation
- 2005-09-16 KR KR1020050087038A patent/KR101271066B1/ko not_active Expired - Lifetime
- 2005-09-16 CN CN2005101315442A patent/CN1808708B/zh not_active Expired - Fee Related
-
2007
- 2007-02-06 US US11/671,664 patent/US7619287B2/en active Active
-
2009
- 2009-10-07 US US12/574,934 patent/US7851852B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060051408A (ko) | 2006-05-19 |
| TW200623372A (en) | 2006-07-01 |
| KR101271066B1 (ko) | 2013-06-04 |
| US20100025745A1 (en) | 2010-02-04 |
| CN1808708B (zh) | 2012-05-30 |
| HK1092279A1 (zh) | 2007-02-02 |
| US7851852B2 (en) | 2010-12-14 |
| US20070128811A1 (en) | 2007-06-07 |
| CN1808708A (zh) | 2006-07-26 |
| US7192814B2 (en) | 2007-03-20 |
| US7619287B2 (en) | 2009-11-17 |
| US20060055025A1 (en) | 2006-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |