HK1151890B - 形成mos晶體管的方法及其結構 - Google Patents

Description

形成MOS晶体管的方法及其结构

本分案申请是基于申请号为2007100842229.8，申请日为2007年2月27日，发明名称为“形成MOS晶体管的方法及其结构”的中国专利申请的分案申请。

技术领域

本发明一般涉及电子器件，尤其是涉及形成半导体器件的方法和结构。

背景技术

过去，便携式电子系统经常由多个电源供电，如两个电池中的其中一个或一个电池，和借助于交流/直流转换器或电池充电器的墙上的交流电源插座。开关网络一般用于根据操作模式控制功率流。例如，如果便携式装置由主电池供电，同时二次电池在充电，那么，闭合一些开关而打开其他开关。在另一种模式中，开关可能反向。为了在所有模式中有效，开关必须在两个方向上接通和断开。然而，功率金属氧化物半导体场效应晶体管(功率MOSFET)仅能在一个方向上断开电压。在相反方向，MOSFET的体二极管导通电流，这样，两个功率MOSFET通常串连连接，以用作一个开关。这两个功率MOSFET通常以漏极连在一起的方式使用，因此当栅极电压为0时，其中一个器件将一直断开跨接两个晶体管所施加的电压，而不管其极性。这样一个开关的一个例子是由亚利桑那州菲尼克斯的安森美半导体公司(ONSemiconductor of Phoenix Arizona)提供的NTLTD7900。因为这种开关使用两个晶体管，开关所使用的硅是一个晶体管的两倍，这增加了成本。另外，因为两个晶体管串连，所以导通电阻高。

因此，希望有形成双向开关的方法，双向开关在两个方向上具有高的击穿电压，这降低了双向开关的导通电阻，并降低了成本。

附图说明

图1示意性地说明了根据本发明的一部分MOS晶体二极管具体实施例的电路表示；

图2说明了根据本发明的图1MOS晶体管的具体实施例的横截面部分；

图3是曲线图，这一曲线说明根据本发明的图1MOS晶体管的一些区域掺杂剖面的具体实施例；

图4说明图1MOS晶体管的放大横截面部分，说明了根据本发明形成MOS晶体管方法的具体实施例的早期阶段部分；

图5至图12说明了图1MOS晶体管的放大横截面部分，说明了根据本发明形成图1MOS晶体管方法的具体实施例的后续阶段部分；

图13和图14说明了图1MOS晶体管的放大横截面部分，说明了根据本发明形成图1MOS晶体管的一些部分的方法的可代替具体实施例的一些阶段部分；

图15和图16说明了图1MOS晶体管的放大横截面部分，说明了根据本发明形成图1MOS晶体管的一些部分的方法的另外可代替具体实施例的一些阶段部分；

图17说明了根据本发明形成MOS晶体管方法的一个阶段的另一个MOS晶体管的横截面部分。

为简单而清晰地说明，在图中的元件不必要按比例绘制，在不同图中的相同参考标记表示相同的元件。另外，为描述简单，熟知步骤和元件的描述和细节将删除。本文所用的载流电极表示器件中的元件，该元件传送电流通过该器件，如MOS晶体管的源极和漏极，或双极晶体管的发射极和集电极，或二极管的正极和负极，而控制极表示该器件中的元件，该元件控制电流通过该器件，例如，MOS晶体管的栅极，或双极晶体管的基极。虽然，所述器件在本文解释为某些N沟道或P沟道的器件，本领域的普通技术人员将认识到根据本发明互补器件也是可行的。为了使附图清晰，器件结构的掺杂区域描述为一般具有直线边界和精确角度的拐角。然而，本领域的技术人员认识到由于掺杂物的扩散和激活，掺杂区域的边界一般不是直线，而拐角也没有精确的角度。

具体实施方式

图1示意性地说明双向晶体管20的电路表示，它能在两个方向上传导电流通过晶体管20，并在两个方向上断开跨接晶体管20的反相电压。晶体管20包括第一个MOS晶体管21，第一个开关或第一个开关晶体管27，和第二个开关或第二个开关晶体管29。晶体管27的寄生源-漏二极管由二极管28表示，而晶体管29的寄生源-漏二极管由二极管30表示。晶体管20也包括：控制端35，它配置成可提供到晶体管20的控制极或栅极的连接；第一个电流端33，它配置成可提供到晶体管20的第一个载流电极(CCE1)的连接；和第二个电流端34，它配置成可提供到晶体管20的第二个载流电极(CCE2)的连接。下文将进一步看到，第一个和第二个载流电极可用作晶体管20的源极和漏极。虽然晶体管20，21，27，和29在本文说明并描述为N沟道晶体管，晶体管20和晶体管21，27，和29也可用作P沟道晶体管。下文将进一步看到，晶体管21包括体区域或体22，它与晶体管21的两个载流电极隔离。为了有利于晶体管20的双向电流导通，体22没有直接连接到晶体管21的任一载流电极，但响应施加到晶体管20的第一个载流电极和第二个载流电极上的信号可通过晶体管27和29选择性地连接到任一载流电极。晶体管的源极通常为连接到晶体管体上的电极。因为体22没有直接连接到晶体管21的源极或漏极，在晶体管20的电路示意表示中并没有清楚地表明，晶体管20的哪个载流电极为晶体管20的源极，或哪个载流电极为晶体管20的漏极。

在操作中，如果通过端34施加到第二个载流电极的信号的电压比通过端33施加到第一个载流电极的信号的电压大时，那么第二个载流电极用作漏极，而第一个载流电极用作晶体管20和21的源极。如果相对于施加到端33的电压，施加到端35的电压小于晶体管21的阈值电压，晶体管21处于截止状态。晶体管29的栅极为低电压，这样，晶体管29也截止。晶体管27的栅极为施加到端34上的电压。假定施加到端34上的电压大于晶体管27的阈值，晶体管27导通，并将体22连接到第一个载流电极，因此保证了体22连接到施加到晶体管20的最低电压。这有利于晶体管20耐得住施加在端33和34之间的电压。如果改变施加到端35上的电压，使其大于晶体管21的阈值电压。晶体管21导通，这样，端34上的电压大体上与施加端33上的电压相同(减去晶体管21的漏源导通电压Vds-on)。因此，施加到晶体管27和29的栅极上的电压也为低电压，晶体管27和29都截止。体22悬浮着，但由于二极管28，体22决不会超过0.6V左右，大于端33上的电压。因为晶体管21导通，电流可从端34通过晶体管21流到端33处。因为晶体管20导通，晶体管21不必断开施加在第一个和第二个载流电极之间的电压，这样体22的连接并不重要。

如果这些施加到端33和34上的信号反向，使最高电压通过端33施加到CCE1，而较低电压通过端34施加到CCE2，那么第二个载流电极用作源极，而第一个载流电极用作晶体管20和21的漏极。如果相对于施加到端34的电压，施加到端35的电压再次小于晶体管21的阈值电压，那么晶体管21截止。晶体管27的栅极接收端34的低电压，这样，晶体管27截止。晶体管29的栅极接收端33的高电压，这使得晶体管29将体22连接到第二个载流电极，从而连接到施加到晶体管20上的最低电压。这种连接有利于晶体管20耐得住通过端33和34而施加在CCE1和CCE2之间的电压。如果改变施加到端35的电压，使其大于晶体管21的阈值电压，晶体管21导通，使得电流从端33通过晶体管21流到端34。因为晶体管21导通，端33上的电压与施加到端34上的电压大体上相同(减去晶体管21的漏源导通电压Vds-on)。因此，施加到晶体管27和29栅极上的电压也为低电压，而晶体管27和29都截止。体22悬浮着，但由于二极管30，体22决不会超过0.6V左右，大于端34上的电压。因为晶体管21导通，晶体管21不必断开电压，这样，体22的连接并不重要。

为了有助于向晶体管20提供这种功能，晶体管27的漏极通常连接到晶体管29的栅极和晶体管20和21的第一个载流电极上。晶体管27的漏极通常连接到体22和晶体管29的源极上。晶体管29的漏极通常连接到晶体管27的栅极和晶体管20和21的第二个载流电极上。

图2说明了图1所描述的晶体管20的具体实施例的放大横截面部分。

图3是一张曲线图，它的曲线说明相对于晶体管20的掺杂深度，晶体管20的一些区域的掺杂剖面的一个具体实施例。横坐标表示深度，并说明随深度加深时所涉及的晶体管20的一些区域。纵坐标表示掺杂浓度。这些描述参见图1，图2和图3。在一个具体实施例中，晶体管21为N沟道垂直MOSFET，它具有沟道类型的栅极，而晶体管27和29是横向N沟道晶体管。在这个具体实施例中，晶体管21具有多沟道栅极45-49，它们通常横穿半导体衬底40相互平行延伸。对于图2所描述的横截面，本领域的技术人员将认识到多沟道栅极一般在垂直于纸平面的方向延伸，然而，对于沟道栅极，任何沟道栅极的几何形状变化都是有可能的。在一些具体实施例中，设置有到栅极的电接触，该栅极位于图2所描述的部分晶体管21的远端。衬底40通常包括大块N型衬底37和N型外延层39，该N型外延层39形成于大块衬底37的表面上。晶体管21，27和29形成于基底40的第一个表面41上。导体36形成于衬底37的第二个表面上，提供CCE2和端34之间的连接。

晶体管21，27和29形成于衬底40上。晶体管21包括第一个掺杂区42，它形成于衬底40的第一个表面41上，并延伸入衬底40第一个距离。区域42用作晶体管21的体22，并具有与层39的导电类型相反的导电类型。区域42的最高掺杂浓度一般不小于层39的最高掺杂浓度，以便提供沟道区域并阻断施加至晶体管20的正向电压。区域42以最大浓度约在1E16到1E18atoms/cm³(原子个数/立方厘米)之间掺杂硼，有利于晶体管20耐得住至少约为10到50伏(10-50V)的正向击穿电压。区域42和层39有助于阻断例如当施加到端34的电压大于施加到端33的电压时施加到晶体管20的正向电压。区域42经常称为pHV区域。掺杂区域91和掺杂区域92形成于区域42内，以便有利于与区域42的电接触。区域91和92通常为与区域42相同的导电类型，并具有较高的掺杂浓度。虽然仅显示了一个区域91和一个区域92，本领域的技术人员将认识到，可使用更多的区域91和92，包括形成散置在栅极45-49之间的这种区域。在区域42和层39之间的界面上所形成的P-N结形成二极管，该二极管如图1二极管24所描述。形成其他高电压区域，也称为nHV区域，以有助于阻断例如当施加到端33上的电压大于施加到端34上的电压时的反向电压。这种高电压区域形成为掺杂区域43，它从表面41处延伸入区域42第二个距离，并叠加在至少一部分区域42上。区域43的第二个距离必须足够深，以致于能承受高的反向电压。如图3所示，区域43一般的掺杂浓度比区域42的掺杂浓度小，以致在区域42和区域43之间提供高的反向击穿电压，也可为由晶体管21的区域42和43以及层39所形成的MOS晶体管提供约为0.5伏到2.0伏的阈值电压。区域43的最大浓度可在1E16到1E18atoms/cm³之间，有利于晶体管20耐得住至少约为10到50伏(10-50V)的反向击穿电压。在区域43和42之间的界面上所形成的P-N结，形成在图1描述为二极管23的另一个二极管。从表面41经由区域42和43延伸入层39而形成沟道，以便形成晶体管21的沟道类型栅极45，46，47，48和49。栅极45-49一般用箭头识别。经由区域43形成沟道将区域43划分成多个区域43。栅极45-49的栅极结构包括第一个绝缘体，如第一个二氧化硅72(有时候称为氧化物72)，和第二个绝缘体，如第二个二氧化硅83，所述第一个和第二个二氧化硅沿每个沟道的侧壁形成。二氧化硅72或二氧化硅83，本文分别称为氧化物72和氧化物83。第一个绝缘体用作栅极45-49的栅极电介质。栅极电介质一般沿沟道的侧壁，并与区域42并排放置。较厚的第二个绝缘体有助于承受高电场，因此提高了晶体管20的反向击穿电压。可选择的第三个绝缘体，如厚底的二氧化硅79，沿各沟槽的底部形成。为了有助于降低晶体管21的栅极到CCE2的电容，以及可承受跨接二氧化硅79的更高电压，沿各沟道底部的第三个绝缘体通常比第一个绝缘体厚，以便有助于减小栅极到CCE2的电容，并且还可以维持二氧化硅79两端的较大的电压。栅极导体80形成于各沟道内，以便有助于形成栅极45-49。在优选具体实施例中，导体80掺杂多晶硅，但在其他具体实施例中可为其他导体材料。导体80通常覆盖有另外的绝缘体95。掺杂区域44形成于衬底40的表面上，并在沟道栅极45-49之间进行掺杂。区域43一般用作晶体管21的第一个载流电极(CCE1)，区域44用来帮助获得到区域43的低电阻电接触。区域44的导电类型与区域42相反，并具有比区域42和43高的掺杂浓度(见图3)。较高的掺杂浓度有助于获得与区域43的欧姆接触。区域44可以掺杂砷，最高掺杂浓度在大约1E18到1E21atoms/cm³之间。区域44在表面41上形成，并延伸入衬底40第三个距离，第三个距离小于区域43的第二个距离，以便重叠在一部分区域43上。区域43一般在区域44前形成，而一部分区域43可以过度地掺杂以形成区域44。区域44通常与形成栅极45-49的各沟道侧壁的垂直部分隔开第一个距离50。距离50有助于降低栅极到CCE1的电容，以及有助于降低氧化物83两端的电场，因此提高晶体管21的漏极到源极的反向击穿电压。这也有助于留出更宽的横向耗尽区域。

没有区域43的晶体管仅能承受非常小的反向电压，通常小于约8伏(8V)。然而，由于区域43，晶体管20能承受大的反向电压。这样，能够看出，晶体管20包括：第一个阻断结(如在区域42和43的界面上)，它可阻断跨接在晶体管20两端的第一个方向上施加的电压；和第二个阻断结(如在层39和区域42的界面上)，它可阻断跨接在晶体管20两端的第二个方向上施加的电压。

在一个具体实施例中，区域42具有约为9E16atoms/cm³的最高掺杂浓度，而且在区域42和层39之间的结离表面41约为2.8微米。区域43具有约为5E16atoms/cm³的最高掺杂浓度，而且在区域42和43之间的结离表面41约为1.5微米。这些参数有助于向晶体管20提供一般在区域43和42之间的反向击穿电压，这个反向击穿电压大于20伏(20V)，一般约为30伏(30V)，以及一般在区域42和层39之间的正向击穿电压，这个正向击穿电压大于25伏，一般约为30伏(30V)。区域44与栅极45-49的垂直侧壁相隔约为0.3微米，这留出较宽的耗尽区域，也在第二个绝缘体中降低了约为60％的电场，因此有助于提高晶体管20的反向击穿电压。

晶体管29可形成于表面41上，邻近晶体管21其中一侧。在优选具体实施例中，晶体管29包括掺杂区101，它延伸横跨衬底40的第一个表面。区域101可与区域42平行放置，或在其他具体实施例中可不同放置。区域101用作晶体管29的体，通常具有与层39相反的导电类型。掺杂区102形成于区域101内，并具有相反的导电类型，以便用作晶体管29的漏极。掺杂区103形成于区域102内，在大于区域102的掺杂浓度处具有相同的导电类型，以便有利于形成与区域102的电接触。具有与区域103相似的导电类型和掺杂浓度的掺杂区域105形成于区域101内，与102隔开，以便用作晶体管29的源极。与区域101有相同导电类型的掺杂区域104，紧靠区域104而形成，以有助于形成与区域101的电接触。晶体管29的栅极106包括：形成于衬底40表面上并叠加在至少区域103和105的一部分上的栅极绝缘体，叠加在栅极绝缘体上形成的栅极导体，和覆盖栅极导体以将栅极导体与其他导体隔离的介质层。

掺杂区域93形成于表面41上，靠近区域101，延伸入层39，以便形成与层39的电接触。区域93平行101延伸，但在其他具体实施例中可不同放置。区域93一般具有与层39相同的导电类型，并有较高的掺杂浓度。区域93有利于在晶体管39的漏极和晶体管21的CCE2之间形成电接触。

晶体管27可形成于表面41上，靠近晶体管21的另一侧。晶体管27一般包括与掺杂区域101相似的掺杂区域110。掺杂区域110可平行于晶体管20的一侧延伸，或可以不同放置。与区域102相似，从表面41延伸入区域110形成掺杂区域111，并形成晶体管27的漏极。与区域103相似，掺杂区域112形成于区域111内，以有利于形成与区域111的电接触。掺杂区域114，它与掺杂区域105相似，形成于区域110内，并与区域111隔开以用作晶体管27的源极。掺杂区域113，它与区域114相似，紧靠区域113形成，并有利于形成与区域110的低电阻电接触。区域113，114，111，和112的掺杂类型和浓度分别与104，105，102，和103相似。

图4说明了晶体管20的放大的横截面部分，说明了形成晶体管20中的晶体管21的方法的具体实施例的早期阶段。这个说明参见图2，图3和图4。衬底40的一个区域用于形成晶体管21。衬底40的其他区域用于形成晶体管27和29，然而，为描述清楚，在这描述中没有说明这样的区域。衬底40的其他区域用于其他类型的器件。衬底40一般包括大块半导体衬底37，具有在衬底37的一个表面上形成的外延层39。然而，在一些具体实施例中，不需要外延层39，而晶体管20形成于大块半导体衬底37上，如在衬底37的掺杂区域中。在这种情况下，衬底37的上表面将成为表面41。在大多数具体实施例中，掩埋层38形成于一部分衬底40内，并在一部分晶体管21的下面。掩埋层38由多种熟知的方法形成，包括高能量注入的掺杂衬底40，或通过在形成层39前掺杂一部分衬底37。在晶体管21栅极下的掩埋层38允许在层39内使用较少量掺杂，这有助于在层39内形成区域101和110。

第一个绝缘层59，如通常由二氧化硅形成的衬垫氧化物，形成于衬底40的表面41上，厚度大约为400-1000埃。层59可通过多种熟知的方法形成，包括热氧化。掩膜(没有显示)用来辅助掺杂一部分表面41以在衬底40内形成掺杂区域43。区域43一般通过高能量注入形成，以便在上文中所描述的深度处获得所需的掺杂浓度。例如，磷以约为1E12至1E13atoms/cm²的剂量，约为200至800(200-800)Kev(千电子伏特)的能量注入。以约为1000至1100(1000-1100)摄氏度驱动(drive)约60(60)分钟用于活化掺杂物。因此，区域42可与区域43一起形成，区域43叠加在一部分区域42上。在优选具体实施例中，通过在层39内首先注入掺杂物形成区域42，在深度深于区域43的深度处有最高掺杂浓度。注入掺杂物在图4中用加法符号(+)32表示。用加法符号32表示的掺杂物可通过高能量注入形成，以便在上文中所描述的深度处获得所需的掺杂浓度。例如，硼以约为8E12至1E14atoms/cm²的剂量，约为500Kev至2Mev的能量注入。以约为900至1000(900-1000)摄氏度驱动(drive)约60(60)分钟用于活化掺杂物。因此，掺杂层39中的几部分31，这些部分邻近区域43并叠加在由加号32表示的掺杂物上，以确保区域42从表面41延伸到峰值掺杂浓度的所需深度。区域31用长划线以一般的方式表示。区域31的峰值掺杂浓度一般为1E18至1E20atoms/cm³，优选约为1E19atoms/cm³。区域31一般以较低能量注入，以便形成与离加号32的掺杂物相比离表面41更近的峰值掺杂。例如，几部分31一般以约为1E14至5E15atoms/cm²的剂量，约为60Kev的能量进行注入。其他方法也可用于形成区域42，如多个外延层和外延层的有关掺杂来获得区域42。然而，高能量注入方法提供了对区域42深度和掺杂浓度的良好控制，因此是优选的。这样，区域43在区域42内且覆盖一部分区域42进行放置。

图5说明了一部分晶体管20的放大横截面视图，处于形成晶体管20的方法的具体实施例的另一个后续阶段。第一个保护层62形成于层59上。如在下文中进一步见到的，保护层62用来辅助形成栅极45-49的第一个和第二个绝缘体。层62还有助于确保表面41附近的沟道64-68的开口等于或宽于开口远端的沟道64-68的宽度。这种配置有利于后续在沟道64-68内形成导体材料。用于层62的材料是限制氧化物扩散因此限制层62下面的任何层氧化的材料。虽然层62显示为单层材料，但也能为不同材料类型的层结构。层59和62分别优选为二氧化硅和氮化硅上的氧化硅叠层。

掩膜(没有显示)可用于层62，并且在形成沟道64，65，66，67，和68处形成开口图形。在掩膜上的开口用来形成穿越层62、穿越层59和进入衬底40深度63的开口，因此进入衬底40形成开口以得到沟道64，65，66，67和68。沟道64-68一般具有与穿越层59和62的开口边界近似成直线的侧壁51。沟道64-68也具有底部69。如本技术领域所熟知的，用于蚀刻层62和随后的层59的化学反应不同于用于蚀刻衬底40的化学反应。在优选的具体实施例中，基于各向异性的氟的RIE类型蚀刻用于蚀刻层59和62。在衬底40内为获得沟道64-68的开口可通过多种熟知的技术形成，如通常用氯或溴化学反应的反应性离子蚀刻(RIE)或基于氟的诸如Bosch处理工艺。在优选具体实施例中，深度63大于区域42的深度。

用于形成沟道64-68的其中一层掩膜(没有显示)也可用于辅助形成穿越层62的开口。开口60后来用于形成场氧化物61(图2)。虽然场氧化物61一般围绕晶体管21，仅一部分氧化物61进行了显示，以简化附图。可选掺杂区域73在衬底40内形成，在沟道64-68底部69的下面，以有助于为晶体管20提供低的导通电阻。区域73一般与层39掺杂相同的掺杂物类型。掩膜在后来去除。

然后侧壁51和底部69进行氧化以形成氧化物57，如长划线所表示的，它从侧壁51和底部69处延伸入衬底40的材料。

图6说明了一部分晶体管20的另一个放大的横截面视图，它处于形成半导体晶体管20的方法的具体实施例的另一个后续阶段。去除氧化物57，因此引起侧壁51后移或在层62下凹进，并延伸底部69进入衬底40。后移或凹进量通常由氧化物57的厚度和所去除氧化物57的量决定。在优选的具体实施例中，氧化物57在各侧壁51和底部69形成约100纳米的厚度。最好去除所有氧化物57，结果使形成的侧壁51后移约为氧化物57厚度的一半。在从侧壁51和底部69去除氧化物57期间，一部分层59也从层62下面去除，并邻近穿越层62的开口。通常，去除氧化物57的工艺优选的是氧化，接着是紧邻氧化物57(图5)的一部分层59，并且沿着层59并在层62下方平齐地延伸一段距离58。距离58一般大于氧化物57的厚度，大约可为100到1000纳米，优选为150纳米。

去除一部分层59也去除了表面41附近的一部分侧壁51，在邻近或靠近侧壁51和表面41的界面处、尤其在侧壁51和表面41的界面处的侧翼71内形成一部分侧壁51。侧翼71与表面41形成非直角的交叉点。去除在层62下的一部分层59，留下了悬于沟道64-84开口上的一部分层62，作为突出部分70。突出部分70延伸经过侧壁51，并显露了层62的下表面或底面。切去层62的下部也形成位于表面41的沟道64，65，66，67和68的开口，使其宽于位于开口末端沿侧壁51的沟道64，65，66，67，和68的宽度。宽的开口有利于形成沟道64-68的余留元件，包括后续在沟槽64-68内形成导体80。去除一部分侧壁51也有助于后续阶段的保护衬垫(spacer)的形成。

在其他具体实施例中，可增加沟道64-68的宽度以延伸到层59下面，并由其他工艺形成侧翼71，如通过各向同性硅蚀刻(湿法或干法)去除一部分侧壁51。

图7说明了一部分晶体管20的放大横截面视图，它处于形成晶体管20的方法的具体实施例的另一个后续阶段。第一个二氧化硅72沿侧壁51形成，包括侧翼71，和底部69。氧化物72通常从突起部分70的底面沿侧翼71，侧壁51，并越过底部69进行延伸。为沿侧翼71和在沟道64-68的顶部边缘形成氧化物72，侧翼71有助于提供低应力区域。在优选具体实施例中，沿侧壁51形成与区域43并置的一部分氧化物72将用作晶体管21的栅极氧化物。因此，氧化物72的厚度薄，通常约在20和100纳米之间，优选约为60纳米。氧化物72通过多种熟知的工艺形成，包括干氧氧化和湿氧化。

图8说明了一部分晶体管20的放大横截面视图，它处于形成晶体管20的方法的具体实施例的下一个后续阶段。为了有助于后续沿着底部69形成厚的绝缘体，例如厚二氧化硅79(图2)，而基本上不增加应力或改变沿侧壁51的氧化物72的厚度，多晶硅层76形成于氧化物72上，包括形成重叠在侧翼71，侧壁51和底部69上的多晶硅层76。在优选具体实施例中，多晶硅保形层形成于层62上，包括在穿越62的开口边缘上，在突起部分70的底面上，或在氧化物72上。通常多晶层76形成约为20至100纳米的厚度，优选沉积至约为50纳米的厚度。

其后，去除叠加在保护层62上的层76的非垂直部分，突起部分70的边缘部分，和在底部69上的那部分，以至少显露沿底部69的一部分氧化物72。优选地，去除适量的层76以确保在侧壁51和侧翼71上的一部分层76与氧化物72的最大距离不超过突起部分70的边缘。如图8所示，层76保留在突起部分70下面的那部分氧化物72上，因此覆盖除在底部69部分以外的所有氧化物72。长划线表示从底部69去除的那部分层76。一般，那部分层76通过各向异性反应性离子蚀刻去除，各向异性反应性离子蚀刻在包括侧翼71的侧壁51上的那部分氧化物72上留下层76。

第二个保护层78形成于层76和沿底部69的显露部分氧化物72上。层78通常由与层62相同的材料形成。直线表示层62和层78之间的过渡。在突起部分70的侧壁下面凹入层76，形成基本上平坦的层62表面，该层62表面没有用于形成层78的层76。如果在突起部分70下面没有凹入层76的台阶，层78不能形成于层62的侧壁上，这样，层78的显露部分和氧化物72的顶部容易暴露以利于后续的处理操作。去除层78的非垂直部分，以显露沿底部69的至少一部分氧化物72。所述部分层78一般由称为各向异性衬垫(spacer)蚀刻操作去除。例如，所述部分层78可通过定时的RIE蚀刻去除，蚀刻以确保去除叠加在底部69上的层78的所有非垂直部分。在优选具体实施例中，去除层78的所述部分的蚀刻经定时，以去除比沿底部69所预计的材料约多50％的材料。例如，如果层78形成约50纳米的厚度，去除蚀刻经定时以去除约75纳米。

图9说明了一部分晶体管20的放大横截面视图，它处于形成晶体管20的方法的具体实施例的另一个后续阶段。增加沿一部分底部69的氧化物72的厚度，以在沟道64-68的底部形成厚的二氧化硅79。形成厚二氧化硅79的厚度，而基本上不增加或改变沿侧壁51的氧化物72的第一个厚度，尤其是与区域43并置的厚度。二氧化硅79通常通过进一步氧化在沟道64-68内显露的材料而形成。层78和76的余留部分保护在侧壁51上的氧化物72。在优选具体实施例中，使用配有氢气源的湿法氧化形成二氧化硅79。在优选具体实施例中，所述厚度通常增加约200纳米，以到达约230纳米的总厚度，但在其他具体实施例中增加量可多可少。在这个优选具体实施例中，以约为1000摄氏度进行湿法氧化。形成保护层78(图8)和层76，该层76覆盖沿着包括有侧翼71的侧壁51的氧化物72，这类似于多层缓冲的硅局部氧化的作用，有利于形成非常厚的二氧化硅79，而不会在沟道64-68的底部处产生应力或错位。在二氧化硅79的形成过程中，场氧化物61可在开口60处形成。

去除层62和78(图8)，留下层76来保护氧化物72。可通过多种熟知的工艺来去除层62和78，优选通过诸如热磷酸去除的氮化物湿法剥离操作来去除。

图10说明了一部分晶体管20的放大横截面视图，它处于形成晶体管20的方法的具体实施例的另一个后续阶段。导体80在沟道64-68内形成。导体80通常通过采用填充沟槽64-68的掺杂多晶硅的保形涂覆而形成。其后，蚀刻多晶硅以去除一部分多晶硅，并留下另一部分作为导体80，填充沟道的深度至少基本上与区域43底部的深度相等，所以导体80的顶部基本上不比在晶体管21的活性区域内的区域42的顶部深，并且可更靠近表面41。活性区域一般是在栅极45-49(见图2)之间的那部分区域42。一些活性区域一般用区域52-54(见图2)表示。目的是确信导体80顶部与区域43的底部靠近表面41相比更靠近表面41，因此氧化物72可用作栅极45-49的栅极电介质。例如，期望保证导体80的顶部延伸越过形成在区域42和43界面上的结。然而，本领域的技术人员认识到，一直会有少许差异，如过程的变化，这样在活性区域中，导体80的一些部分可能比区域42的顶部深。去除一部分多晶硅并留下导体80，也去除了层76的显露部分多晶硅。本领域的技术人员了解到，导体80可为多种其他熟知的导体材料，如WSi，W或其他低电阻导体。在导体80由多晶硅形成的情况下，多晶硅表面用于形成硅化物或其他相似的熟知导体。或者，导体80可形成为围绕硅化物芯的掺杂多晶硅。例如，一部分导体80使用化学气相沉积(CVD)形成。形成第一部分导体80后，剩余物可形成硅化物，结果形成具有由多晶硅围绕的硅化物芯的导体80的结构。

其后，第二个氧化物83在氧化物72的显露部分上形成，厚度大于氧化物72的厚度。氧化物83也在表面41上作为绝缘体84以及在导体80顶部上形成。氧化物83通常不比在区域42和43之间的界面上形成的P-N结深，并且最好与该P-N结不一样深。这样的深度确保在晶体管21的活性栅极区域内的绝缘体保持薄的厚度。氧化物83和绝缘体84通过多种熟知的方法形成，包括显露的硅的热氧化，CVD沉积，或其他熟知的技术。

图11说明一部分晶体管20的放大横截面视图，它处于形成半导体晶体管20的方法的具体实施例的下一个后续阶段。去除叠加在导体80上的那部分氧化物83，有利于形成与导体80的电接触。另一个导体86在沟道64-68的剩余开口内形成，以形成与导体80的电接触。导体86可为掺杂多晶硅、金属导体、金属硅化物，金属硅化物，或类似物。导体86降低晶体管21的栅极电阻。导体86可通过多种方法形成，包括形成掺杂多晶硅的保形涂敷，并去除部分保形涂敷以留下导体86。在一些沟道中，如沟道64和68，保形涂敷可形成图案，以留下与导体80电连接的导体87。导体87可选，并且在所有的具体实施例中都可以不存在该导体87。

绝缘体95一般至少在导体80上形成，该导体80位于晶体管21的活性区域中的沟道内，如在沟道65-67中所述。如本领域的技术人员所熟知，沟道64-68和导体80和86在本文中一般横向延伸越过表面41，如在图11所描述的页面之外，以有利于形成与导体80和86的电接触。

在形成导体80和导体86的方法的另一个具体实施例中，第一个导体，例如形成为掺杂多晶硅的导体80，在诸如沟道66开口内形成，靠近诸如氧化物72的电介质。其后，诸如形成氧化物83后，第二个导体，诸如金属-硅合金，可能形成为在第一个导体内延伸的芯。在这种情况下，第二个导体一般比第一个导体的电阻率低。这样的配置能降低栅极电阻。另外，金属-硅合金也能在第一个导体的上表面形成，以进一步降低栅极电阻。

掺杂区域44在区域43内形成，有助于形成与晶体管21的第一个载流电极的低电阻电接触。

掺杂区域91和92也可在表面41上形成。采用掩膜曝光一部分绝缘体84。去除绝缘体84的曝光部分以显露一部分表面41。

图12说明一部分晶体管20的放大横截面视图，它处于形成晶体管20的方法的具体实施例的下一个后续阶段。在一些具体实施例中，可选导体89可在一部分可选导体87上形成。电介质90，如内层电介质，在衬底40上形成。在绝缘体84内以及电介质90内形成开口，以显露区域44，91，和92。

再参见图2，导体材料在电介质90中的开口内形成。导体材料可为多种熟知的导体材料，包括铝，铝-硅，多晶硅，WSi，W，或导电材料的组合。在优选的具体实施例中，使用导体材料涂层形成图案，以形成导体119，120，121，125，和126。形成导体120以获得与区域93的电接触，以及通过与区域103的电接触，与晶体管29漏极的电接触。一部分电介质90使导体120与部分衬底40的表面绝缘。导体120将晶体管29的漏极连接到晶体管21的CCE2。形成导体121以得到经由区域92的与区域42的电接触，以及与区域105的电接触，以便将体22连接到晶体管29的源极。电介质90的另一个部分将导体121与部分衬底40表面绝缘。导体119延伸至叠加到所有区域44上，并得到与所有区域44的电接触，以便形成晶体管21的CCE1。电介质90的其他区域将导体119与栅极45-49绝缘。形成导体125以得到与区域91，以及区域113和114的电接触，以便形成在体22和晶体管27的源极之间的电接触。电介质90的另一个部分使导体125与晶体管21和27的其他部分绝缘。形成导体126以获得与区域112的电接触，以便形成与晶体管27的源极的电气连接。一部分导体126延伸越过衬底40，以便将导体126电气连接至导体119，这样连接至CCE1，以及连接至晶体管29的栅极。另外，一部分导体120可以延伸越过衬底40，以便将晶体管29的漏极连接到晶体管27的栅极。本领域的技术人员将了解到使用多重金属层，以有助于在晶体管20的各部分之间形成连接，将简化连接。

本领域的技术人员从前述描述和图1-12了解到，由区域42形成的晶体管21的体22具有经由区域91和92的电接触，该电接触与经由区域44连接到CCE1的电接触隔开。体22具有到导体121和125的单独的电气连接，并且没有通过导体119连接到CCE1上。将到体的电接触与到CCE1或到源极的电接触隔开，有助于在栅极45-49的控制下，经由晶体管21的双向电流导通，而不迫使电流流过体二极管23和24。

图13和图14说明了一部分晶体管20的放大横截面视图，它根据形成晶体管20的方法的可替代具体实施例的一些阶段，包括形成至少栅极45-49的第二个绝缘体的可替代方法。一般在执行有关图9说明所描述的步骤后，开始这一描述。

如有关图8说明所描述，去除层62和78的非垂直部分后，如有关图9说明所描述，形成可选第三个绝缘体，如二氧化硅79。导体80在沟道64-68内形成。如在上文中所描述，导体80一般通过填充沟道64-68的掺杂多晶硅的保形涂敷而形成。其后，蚀刻多晶硅以去除一部分多晶硅，并留下另一个部分作为导体80，填充沟道的深度至少基本上等于区域43底部的深度，因此导体80的顶部基本上不深于在晶体管21的活性区域(例如，沟道64-68之间)内的区域42的顶部。在一些具体实施例中，在一些沟道中的导体材料，例如沟道64和68，视需要可以形成图案，以形成导体87。其后，保护层128可在沟道65-67中的导体80上形成，以保护导体80。保护层128一般为诸如二氧化硅的绝缘体，但也可为诸如氮化硅的其他绝缘体。

参见图14，绝缘体129在沟道65-67中形成，并叠加在导体80上。绝缘体129可为多种电介质材料，包括二氧化硅、氮化硅、或其他熟知的电介质材料。另一个保护层130在绝缘体129上形成，以便降低在晶体管20内的应力。注意到在绝缘体129为氮化硅的情况下，层128也有助于降低在晶体管20内的应力。保护层128和130可选，在一些具体实施例中可省略。例如，层128和绝缘体129可为二氧化硅，它形成为一部分电介质90。对于这种具体实施例，层128和130可以不用。绝缘体129，和可选层128和130，一般沿沟道65-67的侧壁放置，并为晶体管20的第二个绝缘体形成厚绝缘体。氧化物72加上绝缘体129形成沿沟道侧壁的第二个绝缘体，该绝缘体并置于区域43，区域43的厚度大于并置于区域42的那部分氧化物72的厚度。为绝缘体129使用氮化硅进一步增加第二个绝缘体的介电常数。其后，如本文上面所描述，形成晶体管21的其余部分。

在另一个具体实施例中，不形成绝缘体129，但可用诸如多晶硅的半导体材料代替。对于这种具体实施例，层128由氧化导体80或其他方法形成。随后，在层128上形成诸如掺杂或非掺杂的多晶硅的半导体材料。例如，在诸如晶体管27和29的其他MOS晶体管的栅极导体形成期间，形成半导体材料，所述其他MOS晶体管安置在衬底40的其他区域。

图15和图16说明一部分晶体管20的放大横截面视图，它根据形成晶体管20的方法的另一个可替代具体实施例的一些阶段，包括形成至少栅极45-49的第二个绝缘体的可替代方法。一般在执行有关图9说明所描述的步骤后，开始这一描述。

如有关图8说明所描述，去除层62和78的非垂直部分后，如有关图9说明所描述，形成可选二氧化硅79。导体80在沟道64-68内形成。如在上文中所描述，导体80一般通过填充沟道64-68的掺杂多晶硅的保形涂敷而形成。其后，蚀刻多晶硅，以去除一部分多晶硅，并留下另一个部分作为导体80，填充沟道的深度至少基本上等于区域43底部的深度，因此导体80的顶部大体上不深于区域42和43界面上的P-N结。在一些具体实施例中，在诸如沟道64和68的一些沟道中的导体材料可形成图案，以形成导体87。

氮化硅层133在导体80上形成，该导体80至少在沟道65-67内。层133一般通过采用氮化硅涂层形成。层133的厚度一般比沟道65-67的余留深度小得多。其后，采用电介质层134覆盖层133并填充沟道65-67开口的余留深度。用于层134的材料优选为不被蚀刻层133的方法所蚀刻的材料，以及可被不蚀刻层133的方法所蚀刻的材料。用于层134的材料可为二氧化硅，或多种其他熟知的电介质。例如，可用TEOS涂层形成层134。

参见图16，其后，去除部分层134，在沟道65-67内留下层134的其他部分，作为电介质填充物136。优选地，通过各向异性蚀刻去除该部分层134，各向异性蚀刻去除层134的水平器件部分而留下垂直部分作为衬垫(spacer)138。显露出下面的层133后，这样一种蚀刻终止，因此在沟道65-67内留下部分层134以填充沟道65-67。随后，去除层133的显露部分，留下在电介质填充物136下面的其他部分层133，作为氮化物衬垫137。通过不蚀刻填充物136材料的氮化物湿法剥离蚀刻，去除层133的显露部分。电介质填充物136也可形成为一部分电介质90或另一个电介质。例如，通过采用电介质材料的涂层并去除在沟道65-67外的各部分，形成填充物136，或使用掩膜有选择性地形成填充物136。氧化物72加上衬垫137和电介质填充物136形成沿沟道侧壁的第二个绝缘体，该第二个绝缘体并置于区域43，区域43的厚度大于并置于区域42的氧化物72厚度。同样，形成电介质填充物136留下相关的平面，在该平面上可形成其他的MOS器件。另外，电介质填充物136有助于降低晶体管20的栅极的上部区域的场效应。本领域的技术人员将了解到，如图10说明所解释，导体80形成有硅化物的芯，以便降低晶体管20的栅极电阻。

图17说明了另一种MOS晶体管145的实施例的部分横截面部分，它处于形成晶体管145的方法的一个阶段。晶体管145通常为垂直沟道型MOS晶体管，它与晶体管20类似，然而，晶体管145不包括区域43，并且晶体管145的体与源极连接。在形成晶体管145的过程中，直到形成如图9的说明中所描述的导体80为止都与晶体管20类似。然而，代替形成区域43，形成区域42以一直延伸到表面41而没有区域43。

在沟道64-68内形成第一个导体151。形成第二个导体149以延伸入导体151内，因而导体151位于导体149和氧化物72之间。导体151与导体80相类似，通常由与导体80相同的材料制成。然而，导体151通常填充沟道64-68的程度靠近表面41或甚至基本上与表面41相同，而不是填充该沟道至导体80所使用的深度。第二个导体149是具有比导体151所使用材料更低电阻率的导体。导体149优选金属-硅合金，例如钨-硅(WSi2)，钛-硅(TiSi2)，铂-硅(PtSi)，或铝-硅(AlSi)，但也可为具有比导体151的材料更低电阻率的其它导体材料。这种结构减小了晶体管145的栅极电阻。导体151可通过施加一层薄的掺杂多晶硅来形成，该掺杂多晶硅薄层涂敷在沟道64-68的侧壁和底部，只在沟道的中部留出一个开口。形成导体149以填充沟道中开口的剩余部分。例如，金属-硅合金，如WSi，可经淀积后填充开口的剩余部分。另一选择，可淀积金属，随后退火以形成该金属-硅合金。在形成导体149的另一种方法中，可省略导体151。因为早先形成层76，所以薄的多晶硅层通常在氧化物72上。在这种情况下，沟道的剩余部分可用金属-硅合金来填充以形成第二个导体，而层76形成第一个导体。多晶硅层76通常足够厚以避免金属-硅合金对晶体管145的所得栅极的功函数造成不利影响。淀积金属-硅合金或金属可通过诸如化学气相淀积(CVD)工艺的熟知方法来完成。形成导体149和151的方法通常也是在层59上形成这种导体。在层59上的部分导体149和151可去除，留下在沟道内的导体149和151。通常，首先去除部分导体149，例如利用氟/氯的化学反应。当去除部分导体149时，改变化学反应，例如变为溴/氯化学反应，来从层59上蚀刻去部分导体151。去除部分导体149和151所使用的化学反应通常对导体151的材料更具腐蚀性，这样会留下延伸过导体151表面的导体149尖端。

金属-硅合金(未显示)也可在导体151的顶部表面形成，以进一步减少栅极电阻。随后，在衬底40上形成掺杂区域147以用作晶体管145的源极。形成掺杂区域146，以穿过区域147的源极进入区域42，用作晶体管145的体接触区域。随后，在导体149和151上形成电介质90，以使它们与晶体管145的其它元件绝缘。其后，形成穿过电介质90和层59的开口以显露区域146和147。形成导体119以穿过区域146电接触区域147的源极和晶体管145的体。本领域的技术人员应当认识到包含有导体149和151的栅极结构通常延伸穿过衬底40，因此在晶体管145的活性区域外部的一点处形成接触。

从上述全部内容看，显然公开了一种新颖的器件和方法。在其它特征中，包括有选择地在关于第一个载流电极(CCE1)的区域下形成nHV区域可有利于耐得住跨接晶体管20的高的反向电压。形成比第一个绝缘体更厚的第二个绝缘体有利于晶体管具有高的反向击穿电压，而且仍具有低的栅极至源极/漏极电容和低的导通电阻。

虽然使用特定的优选实施例来描述本发明的主题，但对于半导体技术领域中的技术人员来说，许多另选方案和变化显然是显而易见的。尽管所描述的形成晶体管的方法是关于形成双向晶体管，但是该方法也适用于形成单向晶体管。本技术领域中的普通技术人员应当认识到所举例说明的步骤只组成形成晶体管20所需加工工艺步骤中的一部分。此外，词语“连接的”在全文中用于清晰描述，然而也意味着具有与词语“耦合的”相同的意思。因此，“连接”应当认为包括有直接连接或间接连接的意思。

Claims (3)

1.一种MOS晶体管，包括：

衬底，具有第一导电类型；

晶体管的体区域，将其形成为所述衬底中第二导电类型的具有第一掺杂浓度的第一掺杂区域，并且与导体电气连接；

晶体管的高电压区域，其形成为具有第一导电类型的第二掺杂浓度的第二掺杂区域，其中第二掺杂浓度小于第一掺杂浓度，并且其中所述高电压区域叠加在所述体区域的至少一部分上；

开口，延伸入所述衬底，并且延伸入所述第一掺杂区域和所述第二掺杂区域，所述开口具有侧壁；以及

在所述开口内的MOS晶体管的栅极结构，所述栅极结构包括第一绝缘体，第一绝缘体具有沿着相邻于所述体区域的所述侧壁的第一部分的第一厚度，所述栅极结构还包括第二绝缘体，第二绝缘体具有沿着相邻于所述高电压区域的所述侧壁的另一个部分的第二厚度，其中所述第二厚度大于所述第一厚度。

2.如权利要求1所述的MOS晶体管，进一步包括所述第一导电类型的第三掺杂区域，第三掺杂区域叠加在一部分所述第二掺杂区域上。

3.如权利要求2所述的MOS晶体管，其中所述第二掺杂区域与第一导体连接，所述体区域电气连接至第二导体，所述第二导体并不直接与所述第一导体相连接。