CN1808708A - 一种形成低电容半导体器件的方法及其结构 - Google Patents

Abstract

在一个实施例中，形成一个带有栅极结构的晶体管，其栅极结构上具有一个开口。一个绝缘体至少在该开口的侧壁上形成，并且在该绝缘体上形成一个导体。

Description

一种形成低电容半导体器件的方法及其结构

技术领域

本发明通常涉及电子学，特别是，涉及一种形成半导体器件的方法和结构。

背景技术

在过去，电子工业利用各种方法和结构来制造具有低的漏极至源极电阻(Rds(on))的功率器件。当设备启动时，功率器件中的低Rds(on)能降低功率损耗，从而增加系统效率。通常，该器件具有高栅极电容，它们会导致一个高的总栅极电荷(Qg)，而且减小了器件的最大工作频率。

在一些应用中，如开关式电源，对于功率MOSFET来说，除了较低的Rds(on)外，还要求良好的开关性能。对于这样的一个功率MOSFET，一个要求就是较低的栅电荷(Qg)。栅电荷Qg的定义是为了栅极充电达到其工作电压，必须通过驱动器集成电路供给栅极的电荷。对于用于开关式电源的低压侧的功率MOSFET(如体变换器)，一个附加的要求就是良好的dv/dt性能(即能经受住漏极电压的高频转换的能力，而不经过一个错误开启)。在体变换器中，当高压侧MOSFET开启时，转换点(和低压侧MOSFET的漏极相连)经过一个较高的dv/dt。低压侧MOSFET中漏极电压的高频转换，使得栅极电压出现一个峰值。如果栅电压峰值的幅值高于低压侧MOSFET的阈值电压(Vth)，那么该低压侧MOSFET开启。这就叫做错误开启，并且它将生成击穿电流，造成额外的功率损失，使得系统的效率降低。在一些情况下，击穿电流还会造成其中一个MOSFET产生故障。

因此，期待有一种能形成功率器件的方法，该方法可以减少栅极电容，减少栅极电荷率Qgd/Qgs(th)，并且使得功率器件的总栅电荷减少，同时不显著地影响器件的Rds(on)。

附图说明

图1大致表示根据本发明的一种半导体器件的实施例的放大剖视图部分；

图2大致表示根据本发明的图1的半导体器件的实施例的部分拓扑的放大平面视图；

图3到图6大致表示根据本发明的一种形成图1和图2的半导体器件方法的一个实施例的各个阶段；

图7大致表示根据本发明的图1-6的半导体器件的一部分的一个可替换的实施例；

图8大致表示根据本发明的图1-6的半导体器件的一部分另一个可替换的实施例。

为了解释的简单，图中元件不需要按比例绘制，不同附图中的同样附图标记表示同样的元件。除此之外，为了描述的简单，省略了公知的步骤和元件的描述和细节。这里使用的电流传输电极表示一个承载电流通过器件的器件元件，如MOS晶体管的一个源极或漏极、或是二极管的一个发射极和集电极，一个控制电极表示控制电流通过该器件的器件元件，如MOS晶体管的一个栅极或是二极管的一个基极。虽然此处该器件解释成为某个N沟道或者P沟道器件，但是本领域的普通技术人员可以意识到，根据本发明，互补器件也是可行的。为了附图的明了，器件结构的掺杂质区一般用直线边缘以及精确角度的拐角来表示。然而，那些本领域的技术人员应该明白，由于杂质的扩散和活化，掺杂区域的边缘通常不是直线和拐角不是精确的角度。

具体实施方式

图1大致表示半导体器件10的一个放大剖视图部分，该半导体器件10具有一个低的栅极到漏极电容(Cgd)，并且栅极漏极和栅极源极电容之间的比率(Qgd/Qgs(th))较低，这就容易实现高频工作以及使击穿电流值最小化。

图2大致表示器件10的一个实施例的拓扑部分的放大平面视图。为了表示器件10的下层元件，图2的平面视图没有包括源导体64。图1的视图是沿着图2的剖面线1-1获得的。下面的描述参考了图1和图2。图1和图2所示的器件10的实施例包括多个垂直金属氧化物半导体(MOS)晶体管结构，该晶体管结构包括在条带状结构中形成的第一晶体管条带或晶体管65、第二晶体管条带或晶体管66、第三晶体管条带或晶体管67、以及第四晶体管条带或晶体管68，例如一种由主体区形成为多个细长区的结构，每个主体区域具有多个晶体管源极。晶体管65、66、67和68通过箭头用常规的方法标示出来。器件10有一个N型半导体衬底50，该半导体衬底包括一个N型块状半导体衬底11，一个N型外延层12形成在该N型块状半导体衬底11上面。N型源极14、15和16在P型主体区域13中形成。位于主体区域13中的重掺杂P型区23易于形成与主体区域13的低阻值电接触。晶体管66和67的栅极结构30形成为覆盖衬底50的表面36，至少结构30的第一边缘60至少覆盖源极14的边缘，至少结构30的第二边缘61至少覆盖源极15的边缘。边缘60和61通常覆盖相应的源极14和15大约十分之一到二分之一(0.1到0.5)微米。在下文中将进一步看到，栅极结构30具有一个导体插塞，该导体插塞包括一个绝缘体27和一个导体26，绝缘体27至少形成在开口32的侧壁上，开口32形成在栅极结构30中，导体26形成在绝缘体27上。导体26和源极导体64电连接。在下文中将进一步看到，开口32形成于栅极结构30之中，以使开口32覆盖位于源极14和源极区域15之间，最好是位于形成源极14和源极区域15的区域13之间的一部分衬底50上。栅极结构30和开口32通常用箭头来标示。器件10的其它晶体管，如晶体管65和68，具有和图1所示的结构30相同的栅极结构。当器件10开启时，位于栅极结构30和类似的相邻栅极结构下面的一部分区域13形成晶体管65、66、67和68的沟道区域62。而且位于栅极结构30和类似的相邻栅极结构下面的一部分衬底50形成晶体管65、66、67和68的漏极区域。

为了减少错误开启以及相关击穿电流的可能性，我们希望当漏极被拉高时，与一个晶体管栅极相耦合的电压峰值最小化。一种实现该目的的方法是通过减少栅极到漏极的电容(Cgd)，在漏极和栅极之间减少耦合，这还减少了栅极到漏极的电荷(Qgd)。为了防止栅电压峰值大于阈值电压(Vth)，栅极到漏极电荷(Qgd)和要求感应一个电压等于Vth的栅极到源极电荷(Qgs(th))的比率应小于1(Qgd/Qgs(th)＜1)。为了提高工作频率，我们还希望具有一个低的总栅极电荷。栅极到漏极电容的减少使得栅极到漏极的电荷(Qgd)减少了，并且减少栅极到源极的电容减少了栅极到源极电荷(Qgs)。在下文中我们将进一步看到，在开口32中形成导体26有助于减少器件10的栅极到漏极电容(Cgd)。覆盖器件10漏极的栅极18和19的数量的最小化还有助于栅极到漏极电容的减少，器件10的栅极到漏极电荷(Qgd)也是如此。

我们已经发现：通过让漏极区域的一部分电荷和源极耦合，而不是和栅极耦合，在开口32中形成导体26有助于栅极到漏极电容的进一步减少。导体26在开口32中形成，并且从结构30的上表面35去除。减少栅极到漏极电荷还减少了栅极电荷率(Qgd/Qgs(th))，从而使得器件10的错误开启降到最小。可以认为：器件10具有一个小于一(1)的栅极电荷率(Qgd/Qgs(th))，这比现有技术的功率器件的二到四的栅极电荷率小得多。减少栅极到漏极电荷还减少了总栅极电荷，因此提高了器件10的工作频率。

图3到图6大致表示根据形成器件10的方法的一个实施例的各个阶段。该描述参考了图1到图6。为了解释得简明，图3到图6的描述表示了图1所示的器件10的部分。虽然所示器件10用一个特定的导电型N型沟道器件的进行了说明，但是该导电型可以相反以能提供一种P型沟道器件。除此之外，器件10图示为显示一种条带状设计(其中主体区域是多个细长区)，或者是一个单体区域没计，它通常形成在一个细长的图案上或是一个曲折的图案上。因此，本领域中的那些技术人员能理解本发明既包括一个条带状设计、一个闭合单元设计、一个多单元设计，或一个单体没计。

参考图3，器件10形成在一个块状N型半导体衬底11上，该衬底11具有一个形成在其表面上的N型外延层12。衬底11和层12组成半导体衬底50。一个栅极绝缘体层17在衬底50的一部分表面36上形成，其中晶体管65-68形成在该表面上。通常，衬底11的电阻系数大约为0.001到0.01ohm-cm，并且层12的电阻系数大约为0.1到10ohm-cm。在优选实施例中，栅极绝缘体层17为一个二氧化硅层，其厚度大约为一百(100)到八百(800)埃。

栅极导体层28形成在层17上，层17至少覆盖一部分衬底50，在衬底50上形成了晶体管65-68。栅极导体层28通常是一种导体材料，如一种难熔金属、一种难熔金属硅化物、一种难熔金属自对准多晶硅化物或掺杂质多晶硅(掺杂多晶硅)。在一个实施例中，层28为一种N型多晶硅，它具有一个至少约为一百(100)ohm/sq，最好大约为十到三十(10到30)ohm/sq的薄膜电阻。随后，保护绝缘体层25形成在栅极导体层28上，用来将绝缘体层28与其他接下来将要形成的导体隔离。在一个实施例中，绝缘体层25为一个二氧化硅层，沉积为大约三千到一万(3000到10,000)埃的厚度。在另一个实施例中，绝缘层25包括一个形成在层28上的二氧化硅层21以及一个形成在层21上的氮化硅层22。在另一个实施例中，层25还可以包括另一个形成于层22上的二氧化硅层。层25的厚度使源极导体64(见图1)充分远离栅极18和19，以能减少器件10的栅极到源极电容。层21通常具有大约三千到一万(3000到10000)埃的厚度，并且层22具有大约二百到一千五百(200到1500)埃的厚度。层25也可以使用其它绝缘体。

通常，一个掩膜(虚线所绘)作用在层25的表面上，并且经过构图以暴露层25的所需部分，开口32将形成在该部分上。开口32通过掩膜中的开口而形成以能从层25的表面延伸，通过层28以能暴露一部分层17。在一些实施例中，开口32可能延伸到或者通过层17。开口32的宽度可以尽可能地宽，只要开口32不覆盖区域13。在一些实施例中，一个可选的掺杂质区域41也可以在衬底50的表面上形成为一个掺杂质区，并延伸到开口32下面的衬底50之中。区域41可以是掺杂质P型以能形成一个电容屏蔽区域，从而进一步减少器件10的栅极漏极电容，或者它可以是掺杂质N型，使得器件10的Rds(on)进一步减少。可选的掺杂质区41用虚线表示。

参考图4，一个绝缘体27形成在开口32的侧壁上，开口32形成在栅极结构30的侧壁上。绝缘体27使栅极18和19(见图1)与导体26绝缘。绝缘体27形成一个电容的介质，它使漏极区域的一部分电荷和源极，而不是栅极耦合。因此希望对于层27的材料，具有一个高介电常数。在一个实施例中，绝缘体27为一个二氧化硅层，该层沿栅极结构30侧壁沉积在开口32中暴露的部分栅极绝缘体层17，而不是表面35上。该二氧化硅层的厚度通常大约为一百到一千(100-1000)埃。在另一个实施例中，层27包括一个形成在栅极结构30的侧壁以及栅绝缘体17顶上的二氧化硅层，还包括一个形成在该二氧化硅层上的氮化硅层。同时使用二氧化硅层和氮化硅层便于增大层27的介电常数。这就允许使用较厚的绝缘层27，这将减少栅极结构30和随后沉积的导体26之间短路的发生。该二氧化硅层的厚度通常大约为一百到五百(100-500)埃，氮化硅层的厚度通常大约为二百到一千五百(200-1500)埃。在一些实施例中，绝缘体27也可以形成在表面35上。

接下来，形成导体26来填充开口32的剩余部分。这种用于导体26的材料可以是多种导体材料中的任何一种，它包括一种难熔金属、一种难熔金属硅化物、一种难熔金属自对准多晶硅化物或掺杂质多晶体硅(杂质多晶硅)。在一个较优实施例中，导体26为一种至少具有1E18ohm-cm杂质浓度的N型多晶硅，从而提供至少约两千(2000)ohm/sq，最好约为十到一百(10到100)ohm/sq的一个薄膜电阻。在该较优实施例中，导体26形成的厚度足够来至少填充开口32，以使一部分导体26基本上和表面35共面。通常来说，导体26提供的厚度足以填充所有开口32，但不延伸过表面35。

参考图5，通常使用一种平面化处理来去除延伸过表面35的导体26的所有材料。如：可以使用一种化学机械平面化处理(CMP)或者一种RIE深腐蚀或是其他公知的平面化处理方法。目的是为了充分去除所有的延伸过表面35的导体26，使得导体26基本上和表面35共面。由于处理变化，部分导体26可能会轻微在表面35下面凹陷。

参考图6，开口31和33形成于层25和层28中。通常，一个掩膜(未图示)设置在层25的表面上，并且经过构图而暴露出层25的所需部分，开口31和33形成在所需部分上面。开口31和33通过掩膜中的开口形成，以能从层25表面延伸，通过层28而暴露出层17。开口31和33用来给衬底50第一和第二部分掺杂，从而形成从衬底50的第一表面36延伸一个第一距离到衬底50的主体区域13。区域13通常运用那些本领域技术人员所公知的离子注入和激活技术来形成。开口31和33将部分层28和25形成为栅极结构30，该栅极结构30形成了晶体管66和67的栅极。开口32将栅极结构30形成为第一栅极部和第二栅极部，其中第一栅极部包括作为栅极导体层28的第一部分以及层25覆盖部分的第一栅极18，第二栅极部包括作为栅极导体层28以及层25覆盖部分的第二栅极19。第一栅极部起到晶体管66的栅极的功能，第二栅极部起到了晶体管67的栅极的功能。开口32和导体插塞使得覆盖晶体管47和48漏极部分的栅极结构30的量最小化，从而使得器件10的栅极到漏极电容(Cgd)最小化。已经发现在开口32中的导体26也能减少Cgd。结果，器件10的栅极到漏极电荷(Qgd)比现有技术约小百分之四十(40％)。根据为栅极结构30所选择的布局图，开口32、结构30的上表面35以及该导体插塞一般都以通常的方式侧向延伸过衬底50，并且横向覆盖表面36。见图2，对于一个器件10的布局拓扑的例子，导体插塞和开口32侧向延伸过衬底50。而且，表面35通常是大致平行于表面36。然而，本领域的那些技术人员认识到表面35通常不可能精确平行于表面36，而且由于器件10下层元件的处理，可能产生一个不规则的表面。

其后，N型源极14、15和16形成在主体区域13中。通常一个掩膜层，如光敏抗蚀剂，施加于器件10上，并且经过构图，使遮光部分51留在开口31和33中。为了附图的简明，图3中没有绘出掩膜层。对于晶体管65是多个晶体管单元的末端晶体管的这种情况，在开口31中的部分51可以通过表面36延伸至层28的侧边，以防止在区域13的下层部分形成一个源极区域。源极14、15和16通过开口31和33以及围绕遮光部51，运用本领域那些技术人员所公知的技术对衬底50的表面掺杂质而形成。

再次参考图1，在开口31和33中，分隔层29沿着开口31和33的侧壁形成在开口31和33中，并延长越过表面36下层部分的第一距离。分隔层29运用本领域那些技术人员所公知的技术来形成。比如，分隔层29可以通过提供一个隔离电介质层来形成，此处没有显示，如用覆盖器件10并且包括开口31和33的TEOS形成。一种各向异性蚀刻可以用来从衬底50的表面36、栅极结构30的表面35和导体插塞26的上表面上去除部分分隔层介电层，并且留下部分分隔层介电层作为分隔层29。暴露在开口31和33中的部分衬底50经过掺杂以形成重掺杂P型区23。分隔层29用于保护源极14-16部分，同时在区域13中形成区域23，并且与相应的源极14、15和16相邻。在开口31和33之中提供一个源极导体64，并且越过栅极结构30。导体64形成和源极14-16、重掺杂P型区23和导体26的电连接。

图7大致表示半导体器件110的一个实施例的一部分，它是图1-6描述中所解释的器件10的一个可选的实施例。器件110和器件10相同，除了器件10的导体26延伸到表面35来形成导体126，从而形成一个栅极结构130，该栅极结构130和结构30相同，除了用导体126代替导体26外。而且，层125代替层25。除了层125比层25薄一些之外，其材料是相同的。使用二氧化硅层21和氮化硅层22来隔离层28，便于实现包括部分层22的栅极源极电容介电常数的增加。导体126增加了器件110的栅极到源极的电容，从而减少了器件110的栅极电荷率(Qgd/Qgs(th))。导体126的形成和导体26相同，除了导体126在表面35上形成，并且为了形成导体126，不从表面35上去除外。

另一种可选方案是，开口32可以在形成层125之前在层28上形成，层125可以沿着开口32的侧壁在层28上形成，以及在开口32中的层17暴露部分上形成。因为器件中的层125比器件10中的层25薄，器件110的栅极源极电容进一步增大，导致了一个较低的Qgd/Qgs(th)率。

图8大致表示半导体器件210的一个实施例的一部分，它是图1-6描述中所解释的器件10的一个可选的实施例。器件210包括一个栅极结构230。栅极结构230和结构30相同，除了开口32不是在结构230中形成外。绝缘体层25在栅极层28上形成。因此，器件210没有绝缘体27，并且导体26不在开口32中形成。相反，一个导体226形成在层25的表面35上。导体226的材料和导体26的材料相同。选择导体226的厚度约为两千到一万(2000-10,000)埃。导体226增大了器件210的栅极到源极电容，从而减小了栅极电荷率。导体226还增加了栅极结构230的高度，因此促进了分隔层29的形成。器件210的形成和器件10相同，除了省略了开口32和绝缘体27外，并且导体26形成在表面35上，从而形成导体226。在一些应用中，即使栅极到源极电容可能增大，减少击穿电流也是很重要的。

考虑到上面所有的因素，明显地公开了一个新颖的器件和方法。在其他的特征中所包含的是形成具有一个延伸到或者通过栅极结构的导体插塞的半导体器件。该导体插塞减小了栅极到漏极的电容，促使工作频率更高，并减少了栅极电荷率，从而减少击穿电流。在其他的实施例中，在具有一个下层薄绝缘体的栅极结构上形成导体会增大栅极到源极的电容，这样就使得栅极电荷率减少，并且减少了击穿电流。

虽然本发明用特定的较优实施例进行了描述，但很明显，一些替代和变化对于那些半导体领域的技术人员来说是显而易见的。更具体的说，已经描述了形成器件10、110和210的制造过程的例子，然而，其他的制造方法也可以使用。比如，所描述的制造过程包括使用一个掩膜来形成开口32，以及使用一个第二掩膜来形成开口31和33。在一个可以替代的制造过程中，开口32、31和33可以都使用一个单独的掩膜同时形成，从而消除由于光刻技术步骤产生的任何误差。本发明是描述了一个特定的N型沟道MOS晶体管，然而，本发明对于P型沟道MOS晶体管、双极互补金属氧化半导体、绝缘栅双极晶体管和其他器件结构同样适用。

Claims (20)

1、一种形成半导体器件的方法，包括：

提供具有第一表面的第一导电型衬底；

在衬底的第一表面的至少第一部分上形成第一导电型的第一源极区域和第二源极区域，其中第二源极区域和第一源极区域分开；

形成覆盖衬底的第一表面的棚极结构，该栅级结构的第一末端覆盖第一源极区域的边缘，该栅极结构的第二末端覆盖第二源极区域的边缘，其中该栅极结构的第一表面和该衬底的第一表面大致平行，并且背对该衬底的第一表面；

在栅极结构中形成一个开口，位于第一源极区域和第二源极区域之间的衬底的第二部分的上方；

至少在所述开口的侧壁上形成绝缘体；

在所述绝缘体上和所述开口内形成导体。

2、根据权利要求1的方法，其中在衬底的第一表面的至少第一部分上形成彼此分开的第一导电型的第一源极区域和第二源极区域的步骤，包括：在衬底的第一表面的第一部分形成第二导电型的第一主体区域，在衬底的第一表面的第一部分形成第二导电型的第二主体区域，使其与第一主体区域分开，在第一主体区域内形成一个其边缘与第一主体区域之边缘分开的第一源极区域，以及在第二主体区域内形成一个其边缘与第二主体区域之边缘分开的第二源极区域。

3、根据权利要求2的方法，其中在栅极结构中形成开口，使该开口位于第一源极区域和第二源极区域之间的衬底的第二部分之上的步骤，包括形成位于第一主体区域和第二主体区域之间的利底的第二部分之上的开口。

4、根据权利要求1的方法，其中至少在开口的侧壁上形成绝缘体的步骤，包括形成二氧化硅绝缘体。

5、根据权利要求1的方法，其中形成覆盖衬底的第一表面的栅极结构的步骤，包括形成覆盖衬底的第一表面的栅极导体，以及在该栅极导体上形成绝缘体层。

6、根据权利要求1的方法，还包括在栅极结构上形成源极导体，并且使第一源极区域的一部分以及第二源极区域的一部分电连接。

7、根据权利要求1的方法，其中在绝缘体上形成该导体的步骤，包括形成的该导体基本上不覆盖栅极结构的第一表面。

8、根据权利要求1的方法，其中在开口内的绝缘体上形成导体的步骤，包括在开口内的绝缘体上形成多晶硅，并且去除从开口延伸出的多晶硅。

9、一种形成半导体器件的方法，包括：

提供具有一个表面的第一导电型的半导体衬底；

在半导体衬底表面上形成第二导电型的第一主体区域；

在第一主体区域中形成第一导电型的第一区域，该第一区域和第一主体区域边缘分开；

设置栅极结构，其具有一个至少覆盖一部分第一区域的第一部分，一个覆盖一部分第一主体区域的第二部分，以及一个覆盖半导体衬底的第一区域的第三部分；

在棚极结构的第一侧壁上形成绝缘体；以及

形成靠近绝缘体并且覆盖半导体衬底的第二部分的导体。

10、根据权利要求9的方法，其中在栅极结构的第一侧壁上形成绝缘体的步骤，包括在栅极结构中形成一个开口，其中开口的一个侧壁形成了栅极结构的第一侧壁。

11、根据权利要求10的方法，其中形成靠近绝缘体并且覆盖半导体衬底第二部分的导体的步骤，包括在开口内的绝缘体上形成掺杂质多晶硅。

12、根据权利要求9的方法，还包括在半导体衬底的表面形成第二导电型的第二主体区域，该第二主体区域和第一主体区域分开；

在第二主体区域中形成第一导电型的第二区域，该第二区域和第二主体区域的边缘分开；以及

形成一个至少覆盖部分第二区域的栅极结构的第四部分，一个覆盖部分第二主体区域的栅极结构的第五部分，以及一个覆盖半导体衬底的第三部分的第六部分；其中半导体衬底的第三部分和半导体衬底的第二部分相邻。

13、根据权利要求12的方法，其中在栅极结构的第一侧壁上形成绝缘体的步骤，还包括在棚极结构的第二侧壁上形成绝缘体，其中第二侧壁为栅极结构第六部分的一个侧壁。

14、根据权利要求9的方法，其中设置该栅极结构的步骤，包括设置具有一个栅极导体层和栅极导体层上的绝缘体的棚极结构。

15、根据权利要求14的方法，其中设置该具有栅极导体层和栅极导体层上的绝缘体的棚极结构的步骤，包括在栅极导体层上设置一个二氧化硅层和在个二氧化硅层上设置一个氮化硅层。

16、根据权利要求9的方法，其中形成靠近绝缘体并且覆盖半导体衬底第二部分的导体的步骤，包括形成靠近绝缘体的掺杂质多晶硅。

17、一种半导体器件，包括：

具有第一表面的第一导电型衬底；

在衬底的第一表面上的第一导电型的第一源极区域；

在衬底的第一表面上的第一导电型的第二源极区域，其中第二源极区域和第一源极区域分开；

覆盖衬底的第一表面的棚极结构，该栅极结构具有覆盖第一源极区域的边缘的第一未端，覆盖第二源极区域的边缘的第二末端，该栅极结构具有大致平行于该衬底第一表面并且背对该衬底第一表面的第一表面；

从栅极结构的第一表面延伸到栅极结构的开口，该栅极结构包括具有侧壁的开口；

至少在开口的侧壁上的绝缘体；和

在靠近绝缘体以及在开口中的导体。

18、根据权利要求17的半导体器件，其中该导体为掺杂质的多晶硅。

19、权利要求17的半导体器件，进一步包括在衬底的第一表面上的第二导电型的第一主体区域，第一源极区域设置在第一主体区域中；和

在衬底的第一表面上的第二导电型的第二主体区域，第二源极区域设置在第二主体区域中，其中第二主体区域和第一主体区域分开。

20、根据权利要求19的半导体器件，其中该导体基本上没有延伸到该栅极结构的第一表面上。

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