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TWI375301B - One-transistor cell semiconductor on insulator random access memory - Google Patents

One-transistor cell semiconductor on insulator random access memory Download PDF

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TWI375301B
TWI375301B TW097131989A TW97131989A TWI375301B TW I375301 B TWI375301 B TW I375301B TW 097131989 A TW097131989 A TW 097131989A TW 97131989 A TW97131989 A TW 97131989A TW I375301 B TWI375301 B TW I375301B
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Taiwan
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memory cell
array
lines
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TW097131989A
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TW200919645A (en
Inventor
Hang Ting Lue
Original Assignee
Macronix Int Co Ltd
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Description

1375301 九、發明說明： 【相關申請案之參考文件】 本發明係主張基於2008年1月7日申請之美國專利臨時 申請案第61/019383號以及2007年10月18日申往之美國專利 臨時申請案第60/980795號的優先權，上述二^係在此作為 配合參考資料。 【發明所屬之技術領域】 電荷為非揮發性及動態隨機存取應用之介電 【先前技術】 15 年椹^的快閃記㈣產品典㈣實現方式係㈣—個醒 木構或是一個NAND架構。 地連ΐ於閃記憶體’、此記憶體電晶體係被平行 此大H 的讀取電流(通常約為大於2G微安培）。 位取電純供快速的隨機存取讀取制（通常對於單一 當 取只需70-100奈秒）。然而，對於NOR快閃，程式化通 米用通道熱電子（CHE)注入。CHE程式化消粍相對大量的功 制了 NOR快閃總體的程式化輸出量。而且，熱載子注 入通常具有相對不好的程式化及抹除(P/E)忍受力，因為此高能 的栽子报容易損害通道氧化物。 乂 對於NAND快閃’此記憶體電晶體係被串聯地連接。通常 义―個總合為16個或32個的電晶體係被串聯地連接，且此讀 20 1375301 =電流必需流過所有串聯連接的記憶胞，大幅的降低此讀取電 *二在^類元件中此讀取電流典型地係小於1微安培，且此隨 .·子取5賣取時間對於單-位it而言係大約為20微秒。因此， NAND快閃具有無法實際使賴機存取讀取的缺點。另-方 面NAND快閃可利用+/_F〇wler_N〇rdheim (FN)穿随效應作為 此抹除以及程式化的操作。FN穿隧操作具有非常低的功率消 乾而此特性可利於在高速及低功率的應用。而且，利用FN 鲁穿隧操作的元件通常具有更優的p/E忍受力。 ，而’ NOR及NAND快閃並不支援隨機位元接位元式的 1〇抹除操作。對於快閃的操作，一個區段或頁面必需被同步地抹 除。因此，快閃記憶體並未被應用在需要高速隨機讀取及寫入 操作的應用。 所謂的AND快閃架構亦已被發展於隨機存取應用，其使 用絕緣層覆矽（SOI)架構或「輔助閘極」架構以提供各行的記憶 15 胞獨立的源極及汲極線。請參考於2007年3月15日所公開之
美國專利第2007/0057307號，申請人為Shum等人；以及於1996 _年於IEEE國際固態電路會議發表的”a 14〇mm2 64Mb AND
Flash Memory with 0.4mm Technology” ’ 於 pp. 34-36 (1996)，
發表人為Hitoshi等人。然而，緩慢的抹除速度仍限制了 AND 2〇 架構之元件的應用，使得其僅能應用於不需高速的隨機寫入存 取應用。 動態隨機存取記憶體DRAM係為另一類的記憶體元件。 傳統的單一電晶體及單一電容（1T1C) DRAM記憶體的尺寸已 變得很難縮小，係因為此記憶胞的電容無法更進一步縮小。近 25 年來許多單一電晶體IT DRAM記憶胞已被提出。一個頗具吸 引性的元件係為浮動主體記憶胞(FBC)，其係描述於iedM技 [S] 6 1375301 術Dig.，2005，pp. 317-320發表之論文，發表人為YMinami 等人，其係在一個SOI MOSFET内的浮動主體内利用此瞬時電 荷儲存。然而，FBC很難達成良好的資料保存，因為其儲存節 點很容易因接面漏電而放電。而且，產生撞擊離子化以程式化 此記憶胞則需要大的通道電流(>5〇微安培）以及伴隨的高功 率。 電荷捕捉元件，例如具有超薄(〜】奈米）底部穿隧氧化層之 SONOS，其係描述於 IEDM 技術 Dig.，1995, ρρ· 867-870 發表 之論文，發表人為C.HJWarm等人，已被提出以用於DRam = 1〇通過薄氧化層的直接穿随可在低電壓下提供快速的程式化/抹 ，。然而’電流在程式化/抹除操作時流過此閘極氧化層（穿 ，化層江會對此閘極氧化層造成傷害，此，SQ則元 心党力相對較差（<1 〇7個循環）。 15 〜因此最好是能夠提供—個積體電路記憶體元件，1可 度的陣列，且有適用於非揮發性記憶體以 AM ‘ 之南速的隨機存取能力。 應用 【發明内容】 20 本發明提供一種記憶體έ士播，甘幼* 1 β 閃記憶體所具有的基礎問題:。不先二技術之快 不同於廳快閃，低功率連的接；=:=讀取操作。 存取程式化、抹除以及。因此，此記憶體提供了隨機 此記憶胞的特徵是為石夕-氧化物·氣化物·氧化物·石夕 25 1^/5301 5
10 15
20 soi^os型元件（或BE_SON〇s)，其係以絕緣層覆矽（s〇I)的技 術製造。此記憶體陣列係被佈置為分離位元線架構。 ^另一實施例中’一層超薄穿隧氡化層係被實施，其提供 非吊快速的程式化/抹除操作，且可被如同用於傳統Dram 技術的更新操作所支援。 。於又一實施例中，穿隧氧化層並不被使用以提供非常快速 的私式化/抹除操作，故而此電荷捕捉層係與此閘極連接以用於 閑，注入操作’或是此電荷捕捉層與此通道連接以用於通道注 ^操作，且此電荷捕捉係可被如同用於傳統dram技術更新 操作所支援。此閘極注入的實施例可操作於一種可避免穿隧對 連接此通道之氧化層造成損害的模式。在此描述之陣列的記憶 胞，包含一個單一的電晶體’故此縮小尺寸的能力應優於目前 仍需要一個大體積電容的DRAM技術。對於此DRAM實施例 +，一個SONS”架構係被描述為使用閘極注入以程式化及抹 除此記憶胞。不需要任何r穿隧氧化層」（相對於此閘極），高 速的程式化/f除可被達成。藉由避免電流通過此閘極氧化層， 可達成非常高的忍受力（>10G次）。甚至在沒有此頂部氧化層的 情況下’此氮化矽電荷捕捉提供了足夠Dram所需的資料保 存性月b。虽含石夕的石夕化合物係在此描述的實施例中被應用以提 升效能。同時，p通道的實施方式亦在此被描述。 一種積體電路係在此被描述，其包含一層基底，此基底包 含此基底之一個第一區域上的一個記憶體陣列，此記憶體陣列 又包含佈置為一個分離位元線架構之單一電晶體的介電電荷 捕捉記憶胞。控制電路係被包含於此基底之一個第二區域且被 耦接至此圮憶體陣列。此控制電路包含邏輯及偏壓電路，其具 有隨機存取讀取、抹除及程式化模式。在—個抹除模式下，— 25 1375301 個被選取的記憶胞係被偏壓以產生電洞穿隧以對此記憶胞設 ..定一個抹除臨界狀態。於此程式化模式下，一個被選取的記憶 .胞係被偏壓以產生電子穿隧以對此記憶胞設定一個程式化臨 •界狀態。對於動態隨機存取的應用，/個更新模式亦被在此積 5 體電路上的控制電路所支援。在此描述的實施例，被採用於動 態隨機存取的一個陣列以及被採用於#揮發性儲存的一個陣 列係被實施於一個單一的積體電路上。 Φ 如同以下更加詳細的描述，如同於通常的SOI結構，此處 被實施的基底之第一區域係包含一層絕緣層。此記憶體陣列包 10 含複數對在絕緣層上之半導體源極/汲極的線。每一對半導體源 極/汲極線係被一個半導體主體線所分隔，其中此半導體主體線 具有一個相反的導電態，且被連接或耦接至此源極線，故而其 被操作於相同於或類似於此源極線的偏壓狀態。複數條字元線 係在此複數對源極/汲極線之上。在此字元線及此半導體主體的 15 之間的一個’丨電電何捕捉結構陣列形成記憶胞。這此記_胞係 在半導體源極/及極線對之相對應之第一及第二以= #地連接。於一個非揮發性的實施例中，此電荷捕捉結構的穿隧 層係被採用以/方止電荷漏失，例如使用一層能隙工程的穿隧 •層。在-個動態隨機存取的實施例中，此電荷捕捉結構的穿隧 20層可為-層超薄層’或被移去，以允許高速的抹除及程式化操 作，此操作係被一個更新操作所支援以處理經由此超薄之穿隧 層的電荷漏失。 在此描述之控制電路細於在—個程式化模式下施加調 整偏壓，對於使用通道注入的n通道記憶胞而言，包含施加一 25個正字元線程式化偏壓至與被選取的記憶胞輛接之一個被選 取的字元線，且包含施加-負位元線程式化偏壓至一個被選取 的位元線，、 且其中此’ ^被選取的位元線係被耦接至此被選取的記憶胞， 的一半，正字元線程式化偏壓具有一強度，例如此程式化偏壓 的記檜Μ此強度對於被輕接至此被選取的字元線之其它記憶胞 偏壓耳有〜'而δ無法造成干擾。相對的’此負位元線程式化 接至^ :強度，例如此程式化偏壓的一半，此強度對於被耦 造成干^選取的位元線之其它記憶胞的記憶體狀態而言無法 施加調Ϊ摇述之控制電路係用於在—個抹除模式下 , 侷垒，包3施加一個負字元線抹除偏壓至與被選取的 10 乂m胞耦接之一個被選取的字元線，且包含施加一正位元線抹 示偏壓至一個被選取的位元線，此被選取的位元線係被耦接至 ，被選取的記憶胞’且其中此負字元線以及此正位元線抹除偏 壓不會對其它記憶胞的記憶體狀態造成干擾。
P通道及η通道實施例皆被描述。而且，在此描述之技術 皆適用於閘極注入以及通道注入穿隧的操作。 U 15 更進一步’此記憶胞係適用作程式化及抹除操作，此操作可被 執行於適合動態隨機存取模式的循環，故可允許在此描述的^己 憶體結構的應用以及各種高速度隨機存取的應用，而這此應用 無法以先前技術的s〇N〇s型記憶胞下所執行。 〜 20 本發明其它的目地及優點可由參考圖示、實施方式以及申 請範圍而明白，其係如下所描述。 【實施方式】 本發明之實施例的一個詳細描述係被提供，同時請參考第 1-23 圖。 第1圖係為'一個簡化的方塊圖描述一個積體電路1 $ 〇，复 t S3 10 1375301 包含一層基底，其可能為一個單一的晶片或一個在單一積體電 . 路之封裝内被配置以封裝在一起的多晶片，以及一個記憶體陣 列100，其係位於基底的一個第一區域，其包含在一層絕緣層 '覆矽（SOI)結構内之一個分離位元線架構内被佈置的單一電晶 5 體之介電電荷捕捉記憶胞，且其係用以施行隨機存取讀取、抹 除及程式化操作。一條字元線（或列）以及一個字元線解碼器/ 驅動器101係被耦接至複數個字元線/區塊選擇線102且與其電 性溝通，且沿著此記憶體陣列100内之列被佈置。一個位元線 胃（行）解碼器/驅動器1〇3<系透過複數個位元線104被耦接及電性 ίο 連接至沿著記憶體陣列100内之行被佈置的記憶胞，其位於記 憶體陣列100内且被用於讀取及寫入資料。位址係在匯流排 105上被提供至此字元線解碼器/驅動器101，並送至位元線（行） 解碼器/驅動器103。於方塊106内的感應放大器及資料輸入結 構，其包含用於此讀取、程式化及抹除模式的電流源，係藉由 15 資料匯流排107被耦接至位元線(行）解碼器/驅動器103。資料 係藉由此資料輸入線111由積體電路150的輸入/輸出端或由積 鲁體電路150内部的其它電路151被提供至方塊106内的此資料 輸入結構。在此描述的實施例，其它電路151係被包含於積體 • 電路150之上，例如一個泛用處理器或特殊目的應用電路，或 2〇 是一個組合模組，其可提供被此記憶體陣列所支援的系統級晶 片功能。資料係經由此資料輸出線115被提供，其方尚係自方 塊106内的感應放大器至積體電路150上的輸入/輸出端，或至 積體電路150内部或是外部的其它資料目的地。 此陣列100係依據以下描述之實施例中的一種AND架構 25 所實施，其具有被佈置於一個分離位元線架構的介電電荷捕捉 記憶胞，且被用於隨機存取、抹除以及程式化的操作。 [S] 11 1375301 在此範丨所實施的一個控制器109，係利用一個調整偏壓 狀態機構以控制此提供調整偏壓之電壓以及電流源1〇8的應 用，例如施於予元線、位元線、源極線及主體線的讀取、程 式化、抹除祙除確認、程式化確認電壓或電流。在動態隨機 存取的實施例中’此控制器實現—個更新模式，以周期性地更 ΪΪΪΐΐΐ列内之電荷捕捉元件的電荷。此控制器1〇9可以 ί施例中中已知的特殊目的邏輯電路而實現。在另- 10 15 20 一個積體電路1 =1G9包含—個泛用處理器，其可能是在同 的操作。其純行—個電腦程式吨制此元件 -個泛用處理心=實施例中’一個特殊目的邏輯電路以及 至少包含被用以實施控制器1G9e控制器109 偏壓電取：取、抹除以及程式化模式的邏輯以及 -¾ ^ /、中於此抹除模式下係偏壓一個被選取的纪橋 ^传偏^取之記憶胞内的—個抹除臨界狀態，且於程式 ===取的記憶胞以設定此選取之記憶St 被4二圖係為一個佈局圖顯示一·S01、结構(其絕緣層並夫 铩不）内之一個分離位元線記憶體陣列的一部份。波未 半導體源極/汲極線(201 /203及204/206)係被嵌入至在^對的 ^之此絕緣層上。半導體主體線202、205係被嵌入至^結構 結構内之此絕緣層上且位於各自對應的源極以及沒 S〇1 間，且提供此陣列内的記憶胞其通道區域。在此描逑之 中，係利用n+摻雜的磊晶矽或其它的半導體材料以實f施例 陣列内的此源極線201及204(分別標示作源極線sL〗以現在此 SL2)。同樣地，係利用n+摻雜的磊晶矽或其它二㊁源極 料以實現在此陣列内的此汲極線203及206(分別標示作位體材 25 1375301 BL!以及位元線BL2)。這些對半導體源極/汲極線(2〇ι/2〇3及 204/206)係和相鄰的線對電性隔離以建立此分離位元線架構。 藉由使用P摻雜的磊晶矽或其它的半導體材料，主體線2〇2及 2〇5(p型井)係被實現。在此描述的實施例卜此絕緣層分隔相 鄰的源極/汲極線對。複數條字元線21〇_213(其標示為乳】、 WL2、WL3及WLN)覆蓋於複數對源極/汲極線並建立一個交 ，陣歹。㈣其未在佈局圖*中描述，電荷捕捉結構係位於此 子το線以及於此半導體主體線的通道區域 應的=體源極/汲極線對之間，並在此騎㈣形成記對 行中ί = Ϊ之實？例，其如同圖内之括弧所指示，在各自的 捲你€1 I n Ϊ以及半導體主體線係被被耗接在一起，因此其皆 ΐϊ㈡偏壓電壓。因此，源極線201係被耗接至 導體體線202且與其共享相同的電 耦接至半導體主體線2盥苴 且係被 15 20 雷地佈置於 的區域，可以小到8F2，_ F矣佈f圖示可見之一個記憶胞 於此源極線、主丄、城不結構的最小寬度，例如對 :ίί用雷=述，可能使用多晶梦薄膜㈣ 其它的道特㈣肺，以實現 如線=第2圖之結構内的—個半導體主體線，例 線202之方向的一個橫剖圖，此結 線202與電荷捕捉層243(通道 #係被用於丰導體主體 穿隧。此橫剖圖U21^)之間的電荷(電子或電洞） U圖顯不基底221，其可能為 13 25 1375301 晶片’例如為P型或η型的石夕。—層絕緣層22〇，例如二氧化 石夕，將半導體主，，線202以及相對應半導體主體線2〇2的源極 /汲極線（例如於第2圖所示之2〇1 來。-個多層的電荷捕捉結構包含層丄44基=;= 210-212以及半導體主體線2〇2之間。在此描述==線 此^層的電何捕捉結構係為連續地經過複數條字以，例如在 此陣列的-區段内字疋線㈣至WLN，或經過整個 有？在r個結構内，此電荷捕捉結構可以被佈局成 -、塊，例如’其位於_記龍之字元線以及半導體主 之間。 t此實，2字元、線210_212包含P+多晶石夕其通常具 有-層梦化物的覆盍層。其亦可能使用N+多 施例採用單-或多層的材料，例如金屬、金屬化合物、、或= 15 20 與金屬化=物的混合或複合物，例如銘、氮化麵、金屬石夕化物、 紹、或其它的金屬或金屬複合物閘極材料(例如，Ti、TiN、Ta、 RU + Ru〇2 ' M>2 ' W、WN 等等）。對於 使用具=函數大於4eV的材料，最好是更大於❼乂最;^ 材料通Φ疋使用顏W及物理氣相沈積技 用反應性離子蝕刻佈置。 I 1 i j 3 述之實施例中’此多層電荷捕捉結構包含此介 電穿隧層Ά含多種材料的複合物， 隧層的一層第-層240、作為一声 ，層電/门穿 24卜以及作為一層絕緣層層的-層第二層 嘈的一層第二層242。此電洞穿隧#由 二氧化石夕組成，例如’位於半導體主體線202的表^ ^ 小於20埃的厚度，且最好是埃或更小的厚度U; 例係使用1〇埃或12埃的厚度。此電洞穿隨層例 25 1375301 氣產生（ISSG)技術來生成，並可以伴隨一個後續沈積N〇退火 /製程或在沈積時加入額外的NO到週圍氣氛。 • 作為一層能帶補償層的第二層241包含，例如，具有小於 30埃厚度的氮化矽，且最好是25埃或更小，其係覆蓋在第一 5層240之上。氮化矽層之形成可能藉由，例如是，使用低壓化 學氣相沈積(LPCVD)達成，例如於攝氏68〇度下使用二氣矽烷 (DCS)以及NH3先驅物質。在另一製程中，此能帶補償層包含 镰氮氧化矽’其係由使用化〇先驅物質的類似製程形成。 作為一層絕緣層的第三層242，包含例如二氧化石夕，覆蓋 1〇 .在第二層241之上且例如可以使用jlpcvd高溫氧化物(HT〇) 沈積以被形成。二氧化矽之第三層242的厚度係小於35埃， 且最好是30埃或更小。額外討論能隙工程之穿隧結構的細節 可在於2006年1月3曰具有共同申請人的美國專利申請案第 11/324540號；以及於2008年1月1日獲證之美國專利第 15 7315474號，上述二文件係在此作為配合參考資料。 在此實施例所述之一層電荷捕捉層2 4 3係覆蓋在此多層複 鲁合的穿隧層之上。在此實施例所述之電荷捕捉層243包含氮化 矽，其具有例如大於50埃的厚度，包含例如約7〇埃的厚度。 亦可能使用一層富含矽的氮化物。一層氮化矽電荷捕捉層243 之形成可藉由使用例如低壓化學氣相沈積(LPCVD)。其它的電 荷捕捉材料以及結構可被採用，包含例如氮氧化矽（Six〇yNz)、 富含矽的氮化物、富含矽的氧化物、包含嵌入式奈米顆粒的捕 提層等等。上述之多種不同的電荷捕捉材料係可參考於2〇〇6 25 年11月23日發表的美國專利公開第2006/0261401A1號，標 續為 ’’Novel Low Poer Non-Volatile Memory and Gate Stack”，申 靖人為 Bhattacharyya。 [S3 1375301 介電阻擋層244係位於字元線210、211及2 ..捕捉層243之間。在此描述之實施例中，介電阻捧 —^ •二鮮：層的絕緣材料’例如二氧化矽。另外，：“二 5 d! lit的材料，其中高k值代表此材料具有：於6的介 5 電吊數，例如軋化鋁（Al2〇3)、氧化铪(Hf02)、ZK)2、u 〇、
AiSiO'HfSiO、以及ZrSi0等等。在另一實施例2中、，=擔3層 244>可能包含一個堆疊，其包含一層二氧化矽的緩衝層以及三 鲁層高k值的覆蓋層（在此未顯示p二氧化矽的緩衝層藉由一 個濕熔爐氧化製程，可自氮化物經由濕反轉形成。▲它^實施 10 例可用高溫氧化(HT0)或LPCVDSi〇2而實現。氧化銘（高让值 的覆蓋層）層可使用原子氣相沈積方法形成，其以約為攝氏9〇0 度下60秒的後續快速熱退火強化此薄膜。 第4圖係為在，採用第2圖架構之第3圖所述的實施例内， 沿著一條字元線，例如字元線210，所擷取的一個橫剖圖，其 15 中此實施例係被採用以實施在半導體主體線2 0 2内的通道與電 荷捕捉層243之間電荷（電子或電洞）穿隧。於第4圖所示的參 鲁考數字係如同於第3圖内相對應的元件所示的數字，且這些元 件的描述在此並不作重覆性的說明。第4圖描述此分離位元線 • 結構’其中源極線201係由絕緣層220内的區域220-A和相鄰 2〇 行之記憶胞内的汲極線199分隔開來。同樣地，汲極線203係 由絕緣層220内的區域220-B和相鄰行之記憶胞内的源極線 204分隔開來。 對於製造此結構的一個代表性的技術包含首先在基底221 上形成一層絕緣層220，且平坦化此絕緣層220。然後一層磊 25 晶矽係在此平坦化的結構上成長。此半導體材料係接著依據一 個定義此源極/汲極線對以及此半導體主體線的佈局被遮蓋。摻 溝渠係在源極及=此陣列上被形成。接著， 220-B内被填滿此结2的巧間被蝕刻且在區域220-A及 坦化，然後字元線材料t此製成的結構係再—次地被平 字元線。 枓係被沈積且被佈局以定義在此陣列内的 上述二實1圖it:二=元，列概要的圖示’其係如同 除以及隨機存取讀取模隨機存取程式化、隨機存取抹 301-309係被描述於“、：整：壓。九個各自的記憶胞 降列可能包含大數量的區段圖各f=同在此所述實施的 i6條至m條之間的字且個區& ’例如，包含介於 元線。如同某-特定的實含介审於512條至2 04 8條的位 w 貫例所需’更大量的字元線與位元線 佈置於-個隨機存取陣列。記憶胞灿⑽係被平行地連 SLl與位疋、線BLl之間，記憶胞3。4-3()6係被平行 工:A ^源極線SL2與位元線BL2之間，記憶胞307_309係被 平行地連接於源極線SL3與位元線BL3之間。 。用於％式化一個被選取的記憶胞，例如記憶胞3〇2，之一 固，式化模式内’在此積體電路上的控制電路係驗此被選取 己It胞以產生電子牙隨’以在此被選取的記憶胞内設定一個 私，化臨界狀態。此賊故需建立—個穿過此電荷捕捉結構的 =场’此電場需足夠以誘發電子穿隧過此穿隧層至此電荷捕捉 L構’其可增加此記憶胞的臨界電壓到程式化狀態的目標階 級°穿過此電荷捕捉結構之偏壓的強度在此作為程式化電壓 VPGM，且在代表的實施例中可為14至22伏特的階級。依據在 此所述之記憶胞的操作方法，被耦接至此被選取之記憶胞（例 1375301 如302)的此源極線(例如SLl)、主體及位元線(例如blD接收— ·.個負的位元線程式化電壓，且被耦接至此被選取之記憶胞的字 元線(例如WL2)接收一個正的字元線程式化電壓。此未被選取 .的字元線以及位元線係被耦接至一個接地的電壓或其它共同 5 的參考電壓。此負的位元線程式化電壓以及此正的字元線程式 化電壓之總合等於對於此記憶胞之此程式化電壓VpGM，且誘 發穿過此穿隧層的一個電場，其造成由此源極線/汲極線且/或 鲁通道的電子穿隧至此電荷捕捉結構的電荷捕捉層。 一 此負的位元線程式化電壓以及此正的字元線程式化電壓 10 係被選取，以預防在此被選取之字元線或此被選取之位元線上 的其它記憶胞的記憶體狀態被干擾。因此，例如，被耦接至此 被選取之字元線(WL2)的記憶胞305及308亦受到此正的字元 線程式化電壓，且被耦接至此被選取之位元線(BLi)的記憶胞 301及303亦受到此負的位元線程式化電壓。 15 在一較佳的實施例中，一個負的位元線程式化電壓係在接 近或等於-VPGM/2的階級，且此正的字元線程式化電壓係在接 籲近或等於+VPGM/2的階級。因此，所能造成在此陣列其它記憶 胞之記憶體狀態被干擾的最大電場係約為用於程式化之電場 強度的一半。此程式化電壓VpGM，位元線程式化電壓以及^ 20 元線程式化電壓係依據一個電荷捕捉結構的交換考量被選 取，此交換考量係評估在程式化速度（VpGM較大的強度）以及對 於鄰近记憶胞之記憶體狀態易造成干擾的最大電荷漏失（此位 元線程式化電壓以及字元線程式化電壓較低的強度）之間取 捨。因此，於實際的實施例中，可使用具有約為一半程式化電 25 壓的字元線程式化電壓以及位元線程式化電壓，在—半準確量 的變動量將不會造成電場顯著地不平衡，而干擾到被選取之= 1375301 元線上的記憶胞和被選取字元線上記憶 麼強度的變化可視為電場強度的差值，A子的電荷。此電 給定的電壓強度在穿隧屉内所讀狢沾而」、.’’、、在·位元線上〜 5
10 15 20 給定的電塵強度在穿隨層内所誘發的電場:在位元 上相同的電壓強度在穿隧層内所誘發的電場所相於由^字元線 通常，對於此應用之目的主要的考量為，目^之罝。 位元線程式化電壓或此字元線程式化電壓^擡，胞不被此 可保持不被更改於一個合理的讀取、程式 二°己憶體狀態 ，内，例如麵至·_次或對;^ = = 2備環 夕的傭環，或在一個動態隨機存取的實施例下於更 ^發生讀取、程式化及抹除㈣循環的錢㈣可保抹不^ 如同於第6圖所描述，在用於抹除一個被選取的圮 ^如記憶胞302，之-個抹除模式下，在此積體電路上的 電路偏壓此被選取的記憶胞以造成電洞穿隧，以在此被選ς」 5己憶包内設定一個抹除臨界狀態。此偏壓因此必需建立一個穿 過此電荷捕捉結構的電場，且此電場需足夠以誘發電洞穿隧到 此電荷捕捉結構内，此電洞穿隧可降低此記憶胞的臨界電壓至 此抹除狀態的目標階級。穿過此電荷捕捉結構之偏壓的強度係 在此參作為此抹除電壓Vers。依據在此所述之記憶胞的操作方' 法’被柄接至此被選取之記憶胞（例如302)的此源極線（例如 SL〗）、主體及位元線（例如BL!)接收一個正的位元線抹除電壓， 且被耦接至此被選取之記憶胞的字元線(例如WL2)接收一個負 的字元線抹除電壓。未被選取的字元線以及位元線係被耦接至 一個接地的電壓或其它共同的參考電壓。此正的位元線抹除電 壓以及此負的字元線抹除電壓之總合等於對於此記憶胞之此 抹除電壓VERS’且誘發穿過此穿隧層的一個電場，其造成由此 25 1375301 源極線/汲極線且/或通道的電洞穿隧至此電荷捕捉結構的電荷 捕捉層内。 此正的位元線抹除電壓以及此負的字元線抹除電壓係被 選取，以防止在此被選取之字元線或此被選取之位元線上的其 匕6己憶胞的記憶體狀態被干擾。因此，例如，被耦接至此被選 取之字元線(WL2)的記憶胞305及308亦受到此負的字元線抹 除電壓，且被耦接至此被選取之位元線(BL〇的記憶胞3〇1及 303亦受到此正的位元線抹除電壓。 15 20 在一較佳的實施例中，一個正的位元線抹除電壓係在接近 ，等於+VERS/2的階級，且此負的字元線抹除電壓係在接近或 等於-Vers/2的階級。因此，所能造成在此陣列其它記憶胞之 記憶體狀態被干擾的最大電場係約為用於抹除之電場^度的 一半。此抹除電壓VERS，位元線抹除電壓以及字元線抹除電壓 係依據一個電荷捕捉結構的交換考量被選取，此交換考量係評 估在抹除速度(VERS較大的強度）以及對於鄰近記憶胞之記憶體 狀態易造成干㈣最大電荷漏失（此位元線抹除電壓以及字元 線抹除電壓較低的強度)之間取捨。因此，於實際的實施例中， 可能使用具有約為-半抹除電壓的字元線抹除電壓以及位元 線抹除電壓，在-半準確量的變動量將不會造成電場顯著地不 平衡，而干制被選取之位元線上的記憶胞和被選取字 記憶胞所儲存的電荷。此電壓強度的變化可視為電場強产的差 值，^係為由在位it線上-蚊的電壓強度在穿隧層内ς誘發 的電場相對於由在字兀線上相同的電壓強度在穿隧 發的電場所相差之量。 如同於第7圖所述’在-個讀取模式操作下 的記憶胞之源極線SLl及主體係被_至接地的電壓，一個被 [S] 20 25 1375301 ，取的記憶胞之位元線BL,係被鶴接至—個位元線讀 且一個被選取的記憶胞之字元線係被耦接至一-坚 電虔。故而，對於讀取記憶胞302，BL,接收一相取 項取電壓，而WL2接收-個正的字元線讀取電壓。未選 ==字^線係被，接至接地的電壓。非常快逮的隨機存取 取刼作係可能使用合理的讀取電壓，其不會對 内= 取之記憶胞造成干擾。 。平間禾選 第8圖顯示用於非常快速的隨機存取之另一 15 20 ΓΙ吏用包含一個更新模式的一個控制電路。對於在第3圖 ^内相對應的7L件係使用相同的參考數字。於第8圖内 何捕捉結構係依據一個另外的應用以被實現，而且豆包含 ，巧層842…層電荷捕捉層843、以及—層阻擋層844 讀取：程式化及抹除有料高速的隨機存取，非常薄的穿 此二842係被採用’例如具有小於15奈米或約i奈米或在某 二施例中更小厚度的一層二氧化石夕。電荷捕捉層843以及阻 =層844可以如同上述第3圖被實施。對於於第8圖所示之— 胞的實施例，必需對其實施更新循環，以 漏失。例如，對於一個代表性的實施例，可2 ㈣能用在DRAM技術的一個更新傭環，以使得各個記情於 =態：以在至少每1〇至1〇〇毫秒内的周期内㈣ =胞 =胞電荷儲存動態的特定特徵，可以實施更短或更長的 係被ί述Ϊ似第3圖所述的一個實施例，其中此穿隧層 元件G及電荷捕捉層441之間，且使用ρ通道 所使用的主，線2〇2p以進行閘極注入操作。在第3圖内 、考數子係再次地被用於第9圖内相對應的元件而不 [S] 25 1375301 再重覆描述。於第9圖内的電荷捕捉結構包含在半 202p上的一層阻擋層440、以及在阻擋層44〇上的〜體主體線 捉層441。阻擋層440以及電荷捕捉層441係同上電荷捕 施。第9圖内之實施例所述的此穿隧層係為一個多屉&的被實 包含在電荷捕捉層441上的一層絕緣層442，在浐構，其 的-層能帶補償層443，以及在能帶補償層443 上 層444。在此實施例中，對於程式化及抹除操作雷層牙隧 穿隧係發生在字元線210與電荷捕捉層441之間。=子及電洞 此多層的穿隧結構(442、443、444)可以用一芦罝爲 所述’ 或其它的穿隧材料替代。 ^ θ的二氧化石夕 第10圖描述類似於第8圖所述之一個實施 ^的穿隧層944係在在此字元線21〇以及此電荷捕捉層 間被實施，且使用Ρ通道元件的Ν财主體線2G2^ = 15 20 〇圖内相對應的元件而不再重覆描述。於第1〇圖内 捉結構包含在半導體主體線2〇2ρ上的一屏卩於 阻擔層942上的一層電荷捕捉層94 擋f 942、以f在 捉層943係同上所述以被實施。!。圖匕實二:二 ^層944包含-層單層的二氧切或氮氧切，其具有小於^ ，丁、米或小於1奈米的厚度，因此穿隧爲〇 更新操作的-個積體電路上之一個動;|隨機=1於在支援 佈」U H為圖所述之—個p通道實施例的-個 ，局圖不。在第圖的實施例内’半導 包含η型矽。在其它方面，此結構在本 相同的，而且使用相同的參考數字。質上疋和第2圖所逃疋 22 25 / 丄 第12圖係為積體電路1250之—個簡化的方塊圖示，積體 二一 1250包含一層基底，其可能為一個單一的晶片或一個在 積體電路之封裝内被配置以封裝在一起的多晶片，以及一 —圮憶體陣列12〇〇,其係位於基底的—個第一區域，其包含在 ，，緣層覆矽（S 〇〗)結構内之一個分離位元線架構内被佈置 第早一電晶體之介電電荷捕捉記憶胞陣列，其類似於第8圖或 圖且其係用以施行被一個更新操作所支援的動態隨機 I取抹除及程式化操作。一條字元線（或列）以及一個字 綠碼益/驅動器1201係被耦接至複數個字元線/區塊選擇 置。_2且與其電性溝通’且沿著記憶體陣Ν 1200内之列被佈 元綠ιλ個位元線（行）解碼器/驅動器1203係被耦接至複數個位 祜佑9? 04、且與其電性溝通’其係沿著記憶體陣歹㈠200内之行 ，以用於讀取及寫入資料至記憶體陣列 1200内的記憶 15 1201，匯机排1205上被提供至此字元線解碼器/驅動器 感庫妨女抑二订）解石馬器/驅動器1203。於方塊1206内的 = 結構，其包含用於此讀取、程式化及抹 解蝎L驅動Γ;2〇;精二排1207被耦接至位元線(行)
2D 如被提供至方積體電路咖内部的其它電路 施例，其它電路4 輸入結構。在此描述的實 個泛用處理哭式姓址係包含於積體電路1250之上，例如一 提供被此記；體二路’或疒個組合模組，其可 資料輸出線ι215被握供t 級 能。資料係藉由此 大器至積體電路125〇 向係由在方塊1206内的感應放 内部或是外部的其它資料輸出端，或至積體電路1250 23 25 1375301 此陣列1200係依據以下描 所實施'其1有被佈置於-個分離位元線Γ構的— 介種電==冓 記憶二==存Γ抹除以及程式化的操: 狀態機構以控制提供調整偏壓之㈣二：整2 ^ 、. 4兀線、源極線及主體線的讀取、更 ^ 、末矛'、抹除確認、程式化確認 制ΪΓ9二以ΐ由使用在此領域中已知的特殊目的邏輯電Ξ 施例中’此控制器1209包含-個泛用處理 器，其可此疋在同一個積體電路上被實現，其係執行一個 程式以控制此元件的操作。在又—其它的實施例中，一二 目的邏輯電路以及-個泛用處理器的組合可能被用以實施控 制器1209。控制H 1209至少包含具有隨機存取讀取、抹除、 15
2D 程式化以及更新模式的邏輯以及偏壓電路，其中於此抹除模式 下係偏壓一個被選取的記憶胞以設定此選取之記憶胞内的二 個抹除臨界狀態，且於程式化模式下係偏壓一個被&取的記憶 胞以設定此選取之記憶胞内的一個程式化臨界狀態。在此更^ 模式下’ δ己憶胞係被周期性地存取，例如每1 〇至1 〇〇毫秒， 而且其電荷儲存階級係被一個程式化操作或一個抹除操作更 新以補償任何在此記憶胞上更新循環之間可能發生的電荷漏 失。 X /’ 第13圖描述一個系統晶片的實施例，其包含類似於以上 所述之分離位元線結構的一個動態存取記憶體陣列及非揮發 性δ己憶體陣列。在此描述之實施例，一個積體電路1 3 5 〇，甘ι包 含用類似於第8圖所述記憶胞所實施的一個s〇i DRAM陣列 13 02 ’以及此支援的控制電路(在此未顯示），以及用類於第2 i S1 24 25 1375301 圖所述記憶胞所實施之一個SOI快閃陣列1303，以及此支援 ..的控制電路(在此未顯示）。依據被執行的任務功能之選擇性需 ^，在此陣列上的其它電路1301係被調整佈置以讀取及寫入 ^料進入及取出自各種的陣列。陣列丨3〇2及陣列1303係被實 ，於一個單一的積體電路，其包含一個單一的晶片或在一個在 積體電路之封裝内被配置以封裝在一起的多晶片。最好 疋，此二陣列皆被實施在一個單晶片上，故而用於此二不同陣 鲁列之類似的製造過程可被操作以得到系統級晶片元件之高效 且低成本的製造優點。 ▲ 一個新穎的單一電晶體（1T) DRAM記憶體係被揭露，其具 有高忍受力（>1G次數）且使用一個1T電荷捕捉DRAM記憶 除操作係藉由閘極注人實施，以避錢害此底部的氧化物 使用非穿隨氧化層的SQNS結構提供快速的程式化/抹 籲度，而氮化物捕捉層則提供良好的資料保存以及伴隨變長的、
胞，而其操作係使用閘極注入程式化/抹除步驟。在此實施例^ 係使用一個音含石夕的氮化物捕捉層。此元件使用一個結 構，其具有直接接觸此多晶閘極的氮化物捕捉層。程式化及抹 ^/5301 供較長的保存時間(>1秒）以及可忽略的 ( ΡΑ)’故可提供低功率的操作。一個αν 飞化電冰 路以提供隨制程式化/抹除及讀取。 陣列係被揭 増大：個富含矽的氮化物係被引用於此電荷捕捉層以大幅地 此血=憶Π區間。此典型的氮化料為&凡。因此在 捉:夕薄膜内…原子的比例為3:4。在此電荷^ -個2實施例内的比例可由’例如’由3·1:4變化至4.4。另 ίο
IS 厚儀t Λ參數係為光學的折射率⑻，其係用—個光學_測 〜波長633 nm”下被量測。對於標準的氮化矽而言此折射 常的對於富含㈣氮化物在我們的實驗T具有一個通 中幻靶固2.05至2.1 〇 干擡另=，因為1Τ記憶胞即使在讀取模式下亦容易受到閘極 們採用傳統的DC-JV量測並不適用於此元件之特性。因此，我 瞬時行=衝iv量測以準確地顯示此元件表現之特性並檢視此 癱部氧☆50奈米之”S〇NS，，(無頂部氧化物）、，，S〇NoS，’(有薄的頂 •圖，化物）以及” S〇N〇S，，（有薄的底部氧化物）的元件橫剖面 ' 二—係描述於第14a-14c圖。這脉插入圖表示相對應的ΟΝΟ 厚度。n# 2〇 通道及P通道元件兩者皆被製造β +5V此傳統的DC-IV量測係藉由雙電麼掃描（由Vg=-5至 有的然後+5至_5V)而實施。於第15a-15b圖内的結果顯示所 是仿ί件皆具有非常顯著的遲滞。其顯示出此元件在低電壓下 各易被程式化/抹除的。另外，富含矽的氮化物相對於標準 25 電^化，而言具有更大的的遲滯。其代表富含矽的氮化物在低 道元下可更有效地捕捉電荷。而且，此ρ通道元件顯示比η通 凡件還大—些的記憶體操作區間。一個ρ通道元件可以最好 t S3 26 1^75301 疋使用閘極注入操作。請參考於2007年發表之VLSI Tech ..hg.，PP.140-141 ’發表人為H τ [狀等人。
^較大的遲滯亦代表此傳統上用於定義臨界電壓的DC-IV 5置測（請參考1995年發表之IEDMTech Dig pp 867 87〇，發表 人為C· H. J. Lue等人）是不合適的，因為這些元件會很容易地 被干擾。因此，我們採用脈衝IV量測以準確地顯示這些元件 的特性。 _ _此脈衝IV設定係顯示於第16(a)圖。第16(b)及(c)圖分別 1〇 顯不在程式化/抹除備環應力下此閘極及汲極的電壓脈衝。對於 此P通道SONS之典型的汲極電流回應係示於第17圖。程式 化，態具有較小的汲極電流，而抹除狀態具有較大的電流。此 大量的電流差異（〜10微安培)提供快速讀取應用絕佳的設計區 間。 15 因為真正被此感應放大器所測得的是此汲極電流(ID)，而 且，因為VT無法在此瞬時脈衝内被適當地量測，我們在程式 化/抹除脈衝後量測此汲極電流(Id)而不使用傳統VT對時間的 I 量測。 第18a-18c圖描述對於第14a_i4c圖内SONS、SONoS以 . 及soN〇s元件的程式化瞬時曲線。所有的元件皆在此電荷捕 2.0 捉層内使用富含矽的氮化物。此程式化注入電洞並且減少此汲 極電流。在低電壓下快速的程式化可被獲得。此S0NS胞顯示 最快的程式化速度。因為其為通道注入模式，soN〇s對於此程 式化係使用反轉的極性(_VG)。 這些曲線圖顯示此元件可以在1微秒内且在低+Vg偏壓下 25 很容易地被程式化。而且，SONS相對於SONoS或SoNOS而 言顯示極快的速度。此原因係為SONS不具有穿隧氧化物，故 27 1375301 而提供非常快逮的注入（氮化物具有相對於氧化物而言極低的 能障尚度）。在程式化後，汲極電流因為此電洞注入而減少。 在更久的程式化時間，汲極電流驅近至零。 5
10 15
2〇 第Ba、1%圖顯示對於（一）SONS、（二）SONoS以及 (二）SoNOS 通道元件的程式化瞬時曲線。這些元件在此電 荷捕捉層内皆使用富含矽的氮化物。此抹除注入電子並且增加 此沒極電流。在低電壓下快速的抹除可被達成。SONS顯示此 快速的抹除迷度。因為其為通道注入模式 ，SoNOS對於此抹除 係使用反轉的極性(+Vg )。因為氮化物對於電子與電洞而言皆 ，有類似的穿竣能障(〜2eV〇 ’所u SONS具有相當的抹除及程 式化速度。
SoNOS仫你肩示在程式化/抹除後具有反轉的極性，因為 的握作伤估用通道注入被程式化及抹除，而S〇NS及S〇N〇S 的刼作係使用閘極注入。 _ ，於各種元件的忍受力係在第20圖内被比較，苴顧干一 =2:抹除傭環對汲極電流的曲線圖。s 0 N s顯示：有最好 =3=區間。其係由當此穿隨氧化物被移除時 L的::成第而21且二用此:r的氣化物亦增進的此電荷 於不同的低M、第圖係為一曲線圖，其顯示S〇NS元件之斟 伸至10G個傭除時間下對沒極電流的作圖’其延 操作電壓而增加'。妒而^顯不此記憶體操作區間隨著更大的 加，造成—㈣输入亦會增 在v G < 6 V ί Γ ΠΠ::進此忍受力而言是必需的。 的快取或DRA:應又用;個傭環’故適用於高忍受力 IS] 28 25 具有富含矽之氮化物的S〇NS元侔的位七 22圖。對於程式化及抹除狀態而言皆可以觀;於: 用於DRAM的應用。 私後維持故適 第陣董及程式化/抹除方法係如同以上連結 在此被k取的WL及BL。抹除使用此相 可以被隨機地選取。於第18a_e圖及第m的電壓^ 間。由於此直接的穿隨程式化/抹除方 = 平行的頁w 加整體的私式化/抹除總輸出。 15 故而旦所有的70件皆被平行地連接(和nand相反)， 故而可梃供大量的讀取電流以用於快速讀取。 低功：Γ:?:1TDRAM胞係被詳細地揭露及分析。其顯示 低力率及冋畨度DRAM之應用一種新的實現方法。
2D 】η阁！Λ3 J ί述—個類似於$ 10圖所述之實施例，除了在第 (Μζΐ π Γ ^子兀線210與電荷捕捉層943之間的此超薄穿隧層 二=除;以用於問極注入操作，而且在-個p通道的實施 办為n型石夕。於第10圖内所使用的參考數字係 ί•於第23圖内相對應的元件且不再重覆說明。在第 、*電荷捕捉結構包含在半導體主體線202ρ上的一層 以及在阻擋層942上的一層電荷捕捉層943。阻 ‘曰 荷捕捉層943係如同以上所述而被實施。在此陣 列内之此記憶皰的結構亦可見於第14a圖。 當本發明係由參考此較佳實施例及上述之範例所揭露，亦 25 1375301 應了解這些範㈣僅絲作描述及㈣本發明 在不脫離本發明之原則及範圍下，此領= 技藝者可輕易地作出調整或組合。申請專利範圍:如中 【圖式簡單說明】 第1圖係為一個簡化的方塊 h己憶體陣列其内又包含在一 ^^包^個 二離位J線架構内被佈置的單-電晶體之(介電)電。=^^ Μ 騎隨機存取讀取、抹除及程式化操作。… 個η、雨t為一個佈局圖顯示在此所述之一個S01結構内-個η通道的分⑽元鱗狀—雜。 苒円 字元之方向的-個橫剖圖其中此 15 用非，生之能隙工程的電荷捕捉記憶胞的車= 字元線為ί著平行此字元線之方向的一個橫剖圖其中此 内。、’、5於第2圖及第3 w所狀-個記,It體陣列結構 20 要電如同於第2圖所述之—個記憶體陣列的一個概 要電含祕隨機存取程式化操作的偏壓。 要電二於第2圖所述之—個記憶體陣列的一個概 匕3用於隨機存取抹除操作的偏壓。 要電路圖^係^同於第2圖所述之一個記憶體陣列的一個概 /匕3用於隨機存取讀取操作的偏壓。 圖係為沿著垂直此字元線之方向的一個橫剖圖其中此 m 30 25 1375301 在如同於第2圖所述之—個記憶體陣列結構内，用於使 用電荷捕捉記憶胞的實施方式其被採用於一個提供更新操作 之系統内’例如被採用於動態隨機存取記憶體元件。 —第9圖係為沿著垂直此字元線之方向的一個橫剖圖其中此 子兀線在如同於第11圖所述之一個記憶體陣列結構内，顧干 採用閘極注人電洞穿隧之一個p通道的實施例。 … —弟10圓係為沿著垂直此字元線之方向的一個橫剖圖其中 此f元線在如同於第u圖所述之一個記憶體陣列結構内了顯 ίο 15 20 示個P通道實施例其採用在一個提供更新操作之系統内的閘 極注入電洞穿隧。 n町闸 第11圖係為一個佈局圖顯示在此所述之一個SQI結構内 一個p通道的分離位元線陣列之一部份。 第丨2圖係為一個簡化的方塊圖描述一種積體電路包含一 個記憶體陣列其内又包含在一個絕緣層覆矽（SOI)結構内之一 個为離位元線架構内被佈置的單一電晶體之介電電荷捕捉記 憶胞，且其係用以施行隨機存取讀取、更新、抹除及程式化操 作0 第13圖係為一個簡化的方塊圖描述一種積體電路包含同 時具有非揮發性隨機存取以及動態隨機存取記憶體陣列的單 一基底，其中此二陣列皆包含在一個絕緣層覆矽（S()I)結構内之 一個为離位元線架構内被佈置的單一電晶體之介電電荷捕捉 記憶胞。 第14a-14c圖係為通道長度方向的橫剖面照片其分別顯示 (一）S0NS(無頂部氧化層）、^)S〇N〇S(具有薄的頂部氧化層） 25 以及（二）SoNOS(具有薄的底部氧化層）。插入的照片顯示氧化 層及氮化層相對應的厚度。 is] 31 1375301 第15a-15b圖係為對於不同的氮化物成份比較铖 流(DC)電流對電壓的曲線DC-IV，其中第15a圖係$ °掃描直 元件，而第15b圖係對於p通道元件。 ’、於η通道 第16a圖係為量測脈衝(puise)_iv特性的設定圖 一個程式化/抹除操作後一個讀取電流可被立即的量"測其中在 第16b圖顯示對於此p通道元件在程式化/抹除 '戸° 量測的一個閘極電壓脈衝。长應力時 第16c圖顯示對於此p通道元件在程式化/抹除 量測的一個汲極電壓脈衝。 力時 第Π圖係為—個曲線圖顯示此元件在程式化/抹 力下之回應，的沒極電流，顯示在程式化後以及抹的，衣應 電流有一個大的電流差異（〜1〇微安培）。 ' 及極 )S〇N〇S以及 第18a-18c圖顯示對於（一）sons、（ 15 2.0 以及 (_^_)SoNOS之p通道元件的程式化瞬時曲線c 一第 19a.l9e 圖顯示對於（一）SONS、（二）SON〇s (^)SoNOS之p通道元件的抹除瞬時曲線。 第20圖係為一曲線圖顯示對於SONS、SONoS以;5 q X 的忍受力雜。 及S〇N〇s 第21圖係為一曲線圖顯示對於不同的偏壓以及程 除時間下S〇NS元件的忍受力特性可延伸至1GG個循環。 第22圖係為一曲線圖顯示室溫下SONS元件的保存。 -第係為沿著垂直此字兀線之方向的-個橫剖圖其中 J：子兀、，.〇同於帛10圖所述之-個記憶體陣列結構内 於使用SONS電荷捕捉記憶胞的實施方式其被制於 更統内’例如被採用於動態隨機存取記憶體元 且被採用於此字元線及此電荷捕捉層之間的閘極注入電洞牛 32 25 1375301
- 【主要元件符號說明】 100 記憶體陣列 5 101 字元線解碼器/驅動器 102 字元線/區塊選擇線 103 位元線（行）解碼器/驅動器 • '104 位元線 105 匯流排 10 106 感應放大器及資料輸入結構 107 資料匯流排 108 提供調整偏壓之電壓以及電流源 109 控制器 111 資料輸入線 15 115 資料輸出線 150 積體電路 • 151 其它電路 - 199 汲極線 201、 204 源極線 20 202 ' 205 半導體主體線 203、 206 汲極線 210-213 字元線 220 絕緣層 220-A、220-B 區域 25 221 基底 33 1375301 240 作為電洞穿隧層的第一層 . 241 作為能帶補償層的第二層 242 作為絕緣層的第三層 - 243 電荷捕捉層 5 244 介電阻擋層 301-309 記憶胞 440 阻擋層 441 電何捕捉層 442 絕緣層 10 443 能帶補償層 444 穿隧層 842 穿隧層 843 電荷捕捉層 844 阻擋層 15 942 阻擋層 943 電荷捕捉層 φ 944 穿隧層 1101 源極線 • 1102 半導體主體線 20 1103 汲極線 1105 半導體主體線 1104 源極線 1106 汲極線 1200 記憶體陣列 25 1201 字元線解碼器/驅動器 1202 字元線/區塊選擇線 34 位元線(行）解碼器/驅動器 位元線 匯流排 感應放大器及資料輸入結構 資料匯流排 提供調整偏壓之電壓以及電流源 控制器 資料輸入線 資料輸出線 積體電路 其它電路 其它電路 SOI DRAM 陣列 SOI快閃陣列 積體電路 [S] 35

Claims (1)

  1. ι3753〇1 十、申請專利範圍： 1. /種包含一基底的積體電路，其包含： • 二圯，體陣列，其位於該基底之一第一區域上，包含單一 5電晶體電電荷捕捉記憶胞，該些記憶胞係被佈置為一個分 離位元線架構以用於隨機存取讀取、抹除及程式化操作；以及 控制電路於該基底之一第二區域上且被耦接至該記憶體 陣列’ $控制電路包含邏輯及偏壓電路其具有隨機存取讀取、 •抹除及程式化模式’其中於該抹除模式下係偏壓-被選取的記 1〇 憶胞以產生電洞穿隧以設定該選取之記憶胞内的一抹除臨界 狀態’且於程式化模式下係偏壓一被選取的記憶胞以產生電子 穿隧以設定該選取之記憶胞内的一程式化臨界狀態。 2. 如申請專利範圍第1項所述之積體電路，其中該基底之該 15 第一區域包含一絕緣層，且該記憶體陣列包含： 複數對半導體源極/沒極線於該絕緣層之上’該複數對半 籲導體源極/汲極線係具有一第一導電態且分別包含一第一線於 一第一側以及一第二線於一第二側； 複數條字元線於該複數對半導體源極/汲極線之上； 2〇 —半導體主體陣列於該絕緣層之上且具有一第二導電 態，其包含各自的通道區域於相對應之該對半導體源極/汲極線 之間；以及 一電荷捕捉結構陣列位於該些字元線及複數個半導體主 體之間，該電荷捕捉結構陣列包含複數個記憶胞’該些記憶胞 係被平行地連接於相對應之該對半導體源極/沒極線的該些第 36 25 1-375301 一及第二線之間，該電荷捕捉結構係被採用以 除以儲存資料。 社式化及被抹 3. 如申請專利範圍第2項所述之積體電路，盆 5體陣列包含複數個半導體主體線各自的部份於相^半導體主 半導體源極/汲極線内的該些第一及第二線之間。于應之該對 • 4,如申請專利範圍第2項所述之積體電路，其中 主體陣列之該些半導體主體係被電性耦接至相對應:U體 10 極/汲極線的該第一線。 w之該對源 中請專利範圍第2項所述之積體電路，其中該複數對中 的+導體源極/汲極線與該複數對中其它半導體 : 之間係被絕緣材料分隔。 及極線對 15 6. 籲w _如申請專利範圍第1項所述之積體電路，其中該控制電路 包含一更新模式以周期性地更新於該陣列内之該些^憶 臨界狀態。 20 7,如申請專利範圍第1項所述之積體電路，其中該程式化模 式包含施加調整偏壓至被選取之複數個記憶胞以誘發 Fowler-Nordheim電子穿隧，且該袜除模式係包含施加調整偏 壓至被選取之複數個記憶胞以誘發Fowler-Nordheim電洞穿 隧。 IS] 37 25 :士棋·專職㈣1卿述之龍電路，其1電朽捕捉 ί "t5'"ΐϊ^ * ’門i.5奈乐或更薄的有效氧化層厚度。 Im盖ΪΙ料利襲第1項所狀積㈣路，其巾該電荷捕捉 Z匕3 一穿隧層、一介電電荷捕捉層以及一介電阻# 包含-第-層，其具有-電洞穿_礙高if第： ^ ’其電洞穿随障礙高度係小於該第一層， 電洞穿隧障礙高度係大於該第二層。 乐一層八 10 如申請專利範圍第1項所述之積體電路，其中該程式化模 =包3施加一調整偏壓至一被選取的記憶胞，其包含施加一正 ^兀線程式化偏壓至與該被選取的記憶胞耦接之一被選取的 字兀i線，且包含施加一負位元線程式化偏壓至一被選取的位元 15 ，，該被選取的位元線係被耦接至該被選取的記憶胞，且其中 該正字元線程式化偏壓具有一強度，該強度對於被耦接至ς被 鲁選取的字元線之其它記憶胞的記憶體狀態而言無法造成干 擾，且該負位元線程式化偏壓具有一強度，該強度對於被耦接 至該被選取的位元線之其它記憶胞的記憶體狀態而言無法造 2〇 成干擾。 11.如申請專利範圍第1項所述之積體電路，其中該抹除模式 包含施加一調整偏壓至一被選取的記憶胞，其包含施加一負字 元線抹除偏壓至與該被選取的記憶胞耦接之一被選取的.字元 線’且包含施加一正位元線抹除偏壓至一被選取的位元線，該 被選取的位元線係被耦接至該被選取的記憶胞，且其中該負字 38 ^/5301 7L線抹除偏壓具有一強度，該強度對於被耦接至該被選取的字 .·元線之其它，憶胞的記憶體狀態而言無法造成干擾，且該正位 70線抹除偏壓具有一強度，該強度對於被耦接至該被選取的位 元線之其它記憶胞的記憶體狀態而言無法造成干擾。
    10 專利範圍第1項所述之積體電路，其中該程式化模 1。5施-調整偏壓至—被選取的記憶胞，其包含施加一約 二綠PGM B 1偏壓至一與該被選取的記憶胞耦接之被選取的字 拉以>^加一約為_VPGM/2的偏壓至一與該被選取的記憶 二一-選取的位元線，且又施加約為接地電壓至未被選取 的字兀線及位元線。 15 1 包3含第1項所述之積體電路，其中該抹除模式 _ν 偏壓至一被選取的記憶胞，其包含施加一約為 ^E，RS、2 β故·Λ堅至—與該被選取的記憶胞耦接之被選取的字元 輕接U選“以ERf又的偏壓至-與該被選嫩 字元線及位元g 線，且施加約為接地電壓至未被選取的 20 14. 一種包含一 基底的積體電路，其包含: 非揮;該基底之一第一區域上，包含 佈晋a—-八ϊ體的介電電荷捕捉記憶胞，該些記憶胞係被 化操作，刀離位凡線架構以用於隨機存取讀取、抹除及程式 25 第二記憶體陣列，其位於該基底之一第二區域上， 包含 IS1 39 1-375301 揮發性單一電晶體的介電電荷捕捉記憶胞，該些記憶胞係被佈 置為一個分離位元線架構以用於隨機存取讀取、抹除及程式化 操作；以及 .. 控制電路於該基底之一第三區域上且被輕接至該第一及 5 該第二記憶體陣列，該控制電路包含用於該第一及該第二記憶 體陣列之邏輯及偏壓電路其具有隨機存取讀取、抹除及程式化 模式，其中於該抹除模式下係偏壓一被選取的記憶胞以產生電 洞穿隧以設定該選取之記憶胞内的一抹除臨界狀態，且於程式 ❿化模式下係偏壓一被選取的記憶胞以產生電子穿隧以設定該 10 選取之記憶胞内的一程式化臨界狀態，且包含用於具有一更新 模式之該第二記憶體陣列的邏輯及偏壓電路。 15.如申請專利範圍第I4項所述之積體電路，其中該基底之 該第一區域包含一第一絕緣層，且該第一記憶體陣列包含： 15 複數對第一半導體源極/汲極線於該第一絕緣層之上，該 複數對第一半導體源極/汲極線係具有一第一導電態且分別‘ 籲含一第一線於一第一側以及一第二線於一第二側； 複數條第一字元線，其覆蓋於該複數對第一半導體源極/ ' 汲極線； 2-0 一第一半導體主體陣列於該第一絕緣層之上且具有一第 二導電態’包含各自的通道區域於相對應之該對第一半導體源 極/汲極線之間；以及 ' 一第一電荷捕捉結構陣列位於該些第一字元線及複數個 第一半導體主體之間，該第—電荷捕捉結構陣列包含複數個第 25 —記憶胞，該些第一記憶胞係被平行地連接於該相對應之該對 第一半導體源極/汲極線的該些4^ 一及第二線之間，於^第二記 1375301 第—電荷捕捉結構係包含—穿μ、-介電電行 電洞穿隨障礙高度，-第二層，1 = ，其具有一 5 其電财_礙高度係大於該第二層； 八中该基底之該第二區域包含一第__ ^ 憶體陣列包含： 一、、邑緣層，且έ亥第一記 在該第二絕緣層上之複數對第二半導 J ;第3 :源極/汲極線係具有-第三導電態且分別ί 第一線於一第二側以及一第四線於一第四側； 複數條第二字元線於該複數對第二半導體祕級極線之 JL， 厂第二半導體主體陣列於該第二絕緣層上且具有一第四 導電態，包含各自的些通道區域於相對應之該對第二半導體源 極/汲極線之間；以及 15 ^第二電荷捕捉結構陣列位於該些第二字元線及複數個 第二半導體主體之間，該第二電荷捕捉結構陣列包含複數個第 #二記憶胞，該些第二記憶胞係被平行地連接於該相對應之該對 . 第二半導體源極/汲極線的該些第三及第四線之間，於該第二記 憶體陣列之5玄第一電何捕捉結構包令—穿随層、一電荷捕捉層 20 以及一阻檔層，該穿隧層具有一約1.5奈米或更薄之厚度的^ 效氧化層。 16. —種包含一基底的積體電路，其包含： 一分離位元線記憶體陣列，其包含單一電晶體之複數個介 25 電電荷捕捉記憶胞’其中該介電電荷捕捉記憶胞包含一介電電 m 1-375301 荷捕捉層及一閘極介曾 之閘極且該閘極介電“連接捕及捉層係連接該記憶胞 路包= 控制電路，該控制電 取之記憶胞内的一抹除i界 的記憶胞以設定該選 被選取的記憶胞以彀選取：：：化模式下係偏壓一 態。 《、取之讀胞_ —程式化臨界狀 l如中請專利範圍第16項所述之積體電路， 在該絕緣層上之複數對半導體源極/汲極線， 3 一絕緣層，且該分離位元線記憶體陣列包含：祕底包 該複數對半 2源極/及極線係具有一第一導電態且分別包含二J 15 20 第-側以及一第二線於一第二側； 弟線於 複數條字元線於該複數對半導體源極/汲極線之上； 一半導體主體陣列於該絕緣層之上且具有一第二導電 態’其包含各自的通道區域於相對應之該對半導體源極^極 之間；及 、 —電荷捕捉結構陣列位於該些字元線及複數個半導體主 體之間’該電荷捕捉結構陣列包含複數個記憶胞，該些記憶胞 係被平行地連接於該相對應之該對半導體源極/汲極線的該些 第一及第二線之間，該電荷捕捉結構係被採用以被程式化及被 抹除以儲存資料。 25 18, 如申請專利範圍第17項所述之積體電路，其中該半導體 [S] 42 1-375301 主體陣列包含複數個半導體主體線各自的部份於相對應之該 對半導體源極/及極線内的該些第一及第二線之間。 19.如申請專利範圍第17項所述之積體電路，其中於該半導 體主體陣列之該些半導體主體係被電性耦接至相對應^該對 源極/汲極線的該第一線。 〜 φ 20.如申請專利範圍第17項所述之積體電路，其中該複數對 t的半導體源極/汲極線與該複數對中其它半導體源極/汲 對之間係被絕緣材料分隔。 模帛項所述之積體€路，其中該程式化 注入至該電制捉層。 i極的電子 = =二項所述之積體電路，其中該電荷捕 20 23.如 電層包 ί S3 43
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