DE102004017768B3

DE102004017768B3 - Elektrisch programmierbare Speicherzelle und Verfahren zum Programmieren und Auslesen einer solchen Speicherzelle

Info

Publication number: DE102004017768B3
Application number: DE102004017768A
Authority: DE
Inventors: Rainhald Sander; Andreas Meiser
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-04-13
Filing date: 2004-04-13
Publication date: 2005-10-27
Anticipated expiration: 2024-04-14
Also published as: US20050243594A1; US7116583B2

Abstract

Die Erfindung betrifft eine elektrisch programmierbare Speicherzelle, die einen Speichertransistor (Ts) mit einer Source- und einer Drain-Zone (20, 30) sowie einer Speicherelektrode (41) und einer Steuerelektrode (44) und einen Auswahltransistor (Ta) mit einer Source- und einer Drain-Zone (60, 50) sowie einer Steuerelektrode (71) umfasst, wobei die Drain-Zonen (30, 50) des Speicher- und des Auswahltransistors elektrisch leitend miteinander verbunden sind. Die Drain-Zone des Auswahltransistors (Ta) umfasst dabei eine Anschlusszone (51) und eine schwächer als die Anschlusszone dotierte Zwischenzone, wobei die Zwischenzone (52) zwischen der Anschlusszone (51) und einer Kanalzone (14) des Auswahltransistors angeordnet ist und während des Programmiervorgangs zur Aufnahme einer Programmierspannung und damit zum Schutz einer Steuerelektroden-Isolationsschicht (70) des Auswahltransistors (Ta) dient.

Description

Die vorliegende Erfindung betrifft eine elektrisch programmierbare Speicherzelle gemäß den Merkmalen des Oberbegriffs des Anspruchs sowie ein Verfahren zum Programmieren und ein Verfahren zum Auslesen einer solchen Speicherzelle.

Derartige Speicherzellen, die auch als EEPROM-Speicherzellen (EEPROM = Electrically Erasable Programmable Read Only Memory) bezeichnet werden, sind hinlänglich bekannt.

Die Grundfunktion einer solchen EEPROM-Speicherzelle ist beispielsweise in "Everything a System Engineer Needs to Know About Serial EEPROM Endurance", AN537, Microchip Technology Inc., 1992, Seiten 8–15 und 8–16 beschrieben.

1 zeigt den grundsätzlichen Aufbau einer solchen Speicherzelle, die einen Speichertransistor Ts' und einen Auswahltransistor Ta' umfasst, auf Halbleiterebene (1a) und im Ersatzschaltbild (1b). Das Grundprinzip einer solchen Speicherzelle beruht auf der Veränderung der Einsatzspannung des Speichertransistors Ts', indem elektrische Ladung auf einer floatend angeordneten Speicherelektrode 41' des Speichertransistors gespeichert wird. Abhängig vom Speicherzustand/Programmierzustand bildet sich bei Anlegen einer Lesespannung an einer Steuerelektrode 44' ein leitender Kanal in einer Kanalzone des Speichertransistors zwischen einer Drain-Zone 30' und einer Source-Zone 20' aus. Dieser Speicherzustand kann ausgelesen werden, indem zwischen der Drain-Zone 30' und der Source-Zone 20' eine Spannung angelegt und das Vorhandensein eines Stromflusses zwischen diesen Anschlüssen detektiert wird.

Um in einer Speichermatrix mit einer Vielzahl gleichartiger Speicherzellen den Speicherzustand nur einer bestimmten Speicherzelle auslesen zu können umfasst jede Speicherzelle einen Auswahltransistor Ta' dessen Drain-Source-Strecke in Reihe zur Drain-Source-Strecke des Speichertransistors Ts' geschaltet ist, und dessen Gate-Elektrode Ga' üblicherweise an eine Wortleitung der Speichermatrix angeschlossen ist, wie nachfolgend noch erläutert wird. Auf Halbleiterebene sind die Drain-Zone des Speichertransistors und die Source-Zone des Auswahltransistors üblicherweise gemeinsam durch die Halbleiterzone 30' gebildet, die beabstandet zu der Source-Zone 20' des Speichertransistors Ts' und beabstandet zu der die Drain-Zone 60' des Auswahltransistors Ta' angeordnet ist. Diese Drain- und Source-Zonen 20', 30', 60' sind gemeinsam in einer komplementär dotierten Halbleiterschicht 10' angeordnet, die die Body-Zone des Speichertransistors Ts' und des Auswahltransistors Ta' bildet.

Die Programmierung des Speichertransistors Ts' basiert auf dem Tunneleffekt. Hierzu ist die Isolationsschicht zwischen der Speicherelektrode 41' und der Halbleiterschicht abschnittsweise als Tunnel-Isolationsschicht 45' ausgebildet, die bei Anlegen einer ausreichend großen Spannung ein "Tunneln" von Ladungsträgern aus dem Halbleiterkörper auf die Speicherelektrode 41' ermöglicht. Bei dem Bauelement gemäß 1 ist diese Tunnel-Isolationsschicht 45' zwischen der Drain-Zone 30' und dem oberhalb dieser Drain-Zone 30' liegenden Abschnitt der Speicherelektrode 41' ausgebildet. Die Programmierung dieser Speicherzelle erfolgt durch Anlegen einer positiven Programmierspannung zwischen der Drain-Zone 30' und der Steuerelektrode Gs' des Speichertransistors. Übliche Programmierspannungen liegen im Bereich von 20V. Bei Anlegen einer solchen Programmierspannung tunneln Elektronen aus der Drain-Zone 30' auf die Speicherelektrode 41'. Die Speicherelektrode 41' wird dadurch negativ aufgeladen, wodurch sich die Einsatzspannung des Speichertransistors zu höheren Werten hin verschiebt. Zum "Löschen" der Speicherzelle wird die Pro grammierspannung mit entgegengesetztem Vorzeichen zwischen Drain 30' und Steuer-Gate Gs' angelegt, um die Speicherelektrode 41' zu entladen. Zum Auslesen der Speicherzelle wird zwischen das Steuer-Gate Gs' und den Source-Anschluss Ss' eine Lesespannung angelegt, die so gewählt, dass der Speichertransistor in programmiertem Zustand bei anliegender Lesespannung sperrt und in gelöschtem Zustand bei anliegender Lesespannung leitet.

Bei der erläuterten Speicherzelle wird der Auswahltransistor Ta' benötigt, um während des Programmiervorganges die zur Programmierung der Speicherzelle erforderliche Programmierspannung an die Drain-Zone 30' des Speichertransistors Ts' anzulegen. Diese Programmierspannung kann nicht unmittelbar zwischen Drain 30' und Gate Gs' des Speichertransistors Ts' angelegt werden, sondern wird vielmehr zwischen dem Drain-Anschluss 60', Da' des Auswahltransistors Ta' und dem Gate Gs', 44' des Speichertransistors Ts' angelegt, wobei der Auswahltransistor Ta' durch Anlegen einer Ansteuerspannung, die in etwa der Programmierspannung entspricht, leitend angesteuert wird. Eine Ansteuerung des Auswahltransistors Ta' mit einer Ansteuerspannung von der Größenordnung der Programmierspannung stellt sicher, dass der Auswahltransistor Ta' während des gesamten Programmiervorganges leitend angesteuert ist.

Der Aufbau einer mehrere solcher Speicherzellen umfassenden Speichermatrix wird nachfolgend anhand von 2 erläutert. 2 zeigt eine Speichermatrix mit lediglich vier Speicherzellen Z11', Z12', Z21', Z22', von denen jeweils zwei an eine gemeinsame Wortleitung WL1', WL2' und jeweils zwei an ein gemeinsames Bitleitungspaar BL1A', BL1B' bzw. BL2A', BL2B' angeschlossen sind. Die Speicherzellen umfassen jeweils einen Speichertransistor T11s', T12s', T21s', T22s' und jeweils einen Auswahltransistor T11a', T12a', T21a', T22a'. Die Gate-Anschlüsse der Auswahltransistoren T11a'–T22a' einer Zeile der Speichermatrix sind jeweils an eine gemeinsame Wortleitung WL1', WL2' angeschlossen, die Drain-Anschlüsse der Auswahltransistoren T11a'–T22a' einer Spalte der Speichermatrix sind jeweils an eine erste Bitleitung BL1A', BL2A' des Bitleitungspaares und die Source-Anschlüsse der Speichertransistoren T11s'–T22s' einer Spalte der Speichermatrix sind jeweils an eine zweite Bitleitung BL1B', BL2B' des Bitleitungspaares angeschlossen. Darüber hinaus sind die Steuerelektroden der Speichertransistoren T11s'–T22s' einer Zeile der Speichermatrix jeweils an eine Programmier- und Leseleitung PL1', PL2' angeschlossen.

Der Programmier- und Auslesevorgang einer Zelle dieser Speichermatrix wird nachfolgend anhand der Speicherzelle Z11' erläutert, deren Auswahltransistor an die Wortleitung WL1' angeschlossen ist, und dessen Speichertransistor T11s' und der das Bitleitungspaar BL1A', BL1B' zugeordnet ist. Der Drain-Anschluss des Auswahltransistors T11a' dieser Zelle Z11' liegt an der ersten Bitleitung BL1A' und der Source-Anschluss des Speichertransistors T11s' liegt an der zweiten Bitleitung BL1B'. Zum Programmieren der Speicherzelle wird eine Programmierspannung zwischen der Programmier- und Leseleitung PL1' und der ersten Bitleitung BL1A' angelegt. Die Wortleitung WL1' wird ebenfalls auf die Programmierspannung gelegt. Um eine Programmierung der an dieselbe Programmier- und Leseleitung PL1' angeschlossenen Speicherzelle Z12' zu verhindern, wird die erste Bitleitung BL2A' dieser Spalte der Speichermatrix so vorgespannt, dass an dem Speichertransistor T12s' dieser Zelle nun etwa die Hälfte der an dem Speichertransistor T11s' der ersten Speicherzelle Z11' anliegenden Programmierspannung anliegt. Die weitere Wortleitung der Speichermatrix WL2' wird auf ein Potential gelegt, bei dem die an diese Wortleitung angeschlossenen Auswahltransistoren sperren, um ein Programmieren der an dieselbe Bitleitung wie die erste Speicherzelle Z11' angeschlossenen Speicherzelle Z21' zu verhindern.

Zum Auslesen des Speicherzustandes einer bestimmten Speicherzelle, beispielsweise der Speicherzelle Z11', werden an die Wortleitung WL1' und die Programmier- und Leseleitung PL1' dieser Zelle geeignete Lesepotentiale angelegt. Außerdem wird eine Spannung zwischen der ersten Bitleitung BL1A' und der zweiten Bitleitung BL1B' angelegt, indem die erste Bitleitung BL1A' beispielsweise auf ein positives Potential und die zweite Bitleitung BL1B' über einen weiteren Lesetransistor T1' beispielsweise auf Bezugspotential GND gelegt wird. Nicht näher dargestellt ist in 2 eine Detektorschaltung, die Änderungen des Potentials der ersten Bitleitung BL1A' erkennt. Eine solche Änderung tritt abhängig vom Speicherzustand des Speichertransistors T11s' auf, also abhängig davon, ob der Speichertransistor T11s' bei Anlegen der Lesespannung leitet oder sperrt

Bei der bisher erläuterten Speicherzelle wird während des Programmiervorganges an den Auswahltransistor Ta' eine Steuerspannung angelegt, die der Programmierspannung des Speichertransistors entspricht. Die Gate-Isolationsschicht 70' dieses Auswahltransistors Ta' muss hierfür geeignet dimensioniert sein, um dieser im Vergleich zur üblichen Ansteuerspannung des Auswahltransistors sehr hohen Spannung standzuhalten. Die Spannungsfestigkeit dieses Auswahltransistors liegt oberhalb der Spannungsfestigkeit der Gate-Isolationsschichten von Bauelementen, die beispielsweise in einer BCD-Technologie (BCD-Technologie = Bipolar-CMOS-DMOS-Technologie) hergestellt sind. Die grundsätzliche Struktur einer EEPROM-Speicherzelle ließe sich zwar auch in BCD-Technologie realisieren, hierbei besteht jedoch das Problem, dass zusätzliche aufwendige Verfahrensschritte erforderlich wären, um eine der Programmierspannung standhaltende hochspannungsfeste Gate-Isolationsschicht des Auswahltransistors herzustellen.

Die US 2003/0142549 A1 beschreibt eine elektrisch programmierbare Speicherzelle, die einen Speichertransistor und zwei in Reihe geschaltete Auswahltransistoren aufweist. Bei nicht ausgewählter Speicherzelle ist dabei vorgesehen, die beiden Auswahltransistoren mit unterschiedlichen Gate-Spannungen zu betreiben.

Ziel der vorliegenden Erfindung ist es, eine elektrisch programmierbare Speicherzelle zur Verfügung zu stellen, die einen Speichertransistor und einen Auswahltransistor umfasst und bei der auf die Realisierung einer hochspannungsfesten Isolationsschicht des Auswahltransistors verzichtet werden kann.

Dieses Ziel wird durch eine elektrisch programmierbare Speicherzelle gemäß Patentanspruch 1 erreicht. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Die erfindungsgemäße elektrisch programmierbare Speicherzelle weist einen Speichertransistor und einen Auswahltransistor auf. Der Speichertransistor umfasst eine erste und zweite Halbleiterzone eines ersten Leitungstyps, eine erste Body-Zone, die eine zwischen der ersten und zweiten Halbleiterzone angeordnete Kanalzone aufweist, eine Speicherelektrode, die durch eine erste Isolationsschicht von der ersten und zweiten Halbleiterzone und der Body-Zone getrennt ist und die wenigstens abschnittsweise als Tunnel-Isolationsschicht ausgebildet ist, und eine erste Steuerelektrode, die elektrisch isoliert gegenüber der Speicherelektrode angeordnet ist. Der Auswahltransistor umfasst eine dritte und vierte Halbleiterzone des ersten Leitungstyps, eine zweite Body-Zone eines zweiten Leitungstyps, die eine zwischen der dritten und vierten Halbleiterzone angeordnete Kanalzone aufweist, und eine zweite Steuerelektrode, die durch eine zweite Isolationsschicht von der dritten und vierten Halbleiterzone und der Body-Zone getrennt ist. Bei der Speicherzelle sind die zweite Halbleiterzone des Speichertransistors und die dritte Halbleiterzone des Auswahltransistors elektrisch leitend miteinander verbunden. Darüber hinaus umfasst die dritte Halbleiterzone des Auswahltransistors eine Anschlusszone und eine schwächer als die Anschlusszone dotierte Zwischenzone, wobei die Zwischenzone zwischen der Anschlusszone und der Kanalzone angeordnet ist. Außerdem ist die zweite Body-Zone an eine Klemme für ein Bezugspotential angeschlossen.

Bei dieser Speicherzelle sind die erste Halbleiterzone und die erste Body-Zone des Speichertransistors vorzugsweise kurzgeschlossen, und die erste Isolationsschicht des Speichertransistors ist vorzugsweise ganzflächig als Tunnel-Isolationsschicht ausgebildet. Die ganzflächige Ausbildung dieser ersten Isolationsschicht als Tunnel-Isolationsschicht reduziert die Herstellungskosten des Bauelementes.

Zur Programmierung der erfindungsgemäßen Speicherzelle wird eine Programmierspannung zwischen der ersten Steuerelektrode des Speichertransistors und der ersten Halbleiterzone, die die Source-Zone des Speichertransistors bildet, angelegt. Bei einem Kurzschluss zwischen der ersten Halbleiterzone und der ersten Body-Zone kann diese Programmierspannung, bzw. ein daraus resultierendes hohes Potential über die zweite Halbleiterzone auch an der Anschlusszone der dritten Halbleiterzone des Auswahltransistors anliegen. Die schwächer dotierte Zwischenzone dieser dritten Halbleiterzone bewirkt dabei, dass dieses hohe Potential in Richtung der Kanalzone im Halbleitermaterial abfällt, so dass die zweite Isolationsschicht zwischen der Steuerelektrode des Auswahltransistors und der Halbleiterschicht auch während des Programmiervorganges keiner hohen Spannungsbelastung unterworfen wird.

Die zweite Isolationsschicht kann bei der erfindungsgemäßen Speicherzelle somit entsprechend der Isolationsschicht bei Logikbauelementen oder Niedervoltbauelementen dimensioniert sein.

Die Dicke dieser Isolationsschicht beträgt vorzugsweise zwischen 15nm und 25nm bei Verwendung von Siliziumoxid als Isolationsschicht. Selbstverständlich können neben Siliziumoxid beliebige weitere geeignete Isolationsmaterialien für die Isolationsschicht verwendet werden, beispielsweise andere Halbleiteroxide bei Verwendung eines anderen Halbleitermaterials als Silizium.

Die Dicke der als Tunnel-Isolationsschicht ausgebildeten ersten Isolationsschicht liegt vorzugsweise im Bereich zwischen 10nm und 20nm.

Der Speichertransistor und der Auswahltransistor der Speicherzelle sind vorzugsweise in einem gemeinsamen Halbleiterkörper integriert, wobei die erste Body-Zone des Speichertransistors durch eine Isolationszone des ersten Leitungstyps von der zweiten Body-Zone des Auswahltransistors getrennt ist.

Die Abmessung der Zwischenzone ausgehend von der Anschlusszone in Richtung der Kanalzone beträgt vorzugsweise zwischen 2μm und 3μm. In einer Richtung senkrecht zu dieser sich von der Anschlusszone zu der Kanalzone erstreckenden Richtung beträgt die Abmessung der Zwischenzone vorzugsweise zwischen 0,3μm und 1μm.

Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert.
1 zeigt eine elektrisch programmierbare Speicherzelle nach dem Stand der Technik auf Halbleiterebene (1a) und im Ersatzschaltbild (1b).
2 zeigt eine Speichermatrix mit vier elektrisch löschbaren Speicherzellen nach dem Stand der Technik.
3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Speicherzelle.
4 zeigt das elektrische Ersatzschaltbild der erfindungsgemäßen Speicherzelle und veranschaulicht die Potentiale an den einzelnen Anschlüssen der Speicherzelle während eines Programmiervorganges.
5 veranschaulicht die Potentiale an den einzelnen Anschlüssen der Speicherzelle während eines Lesevorganges.
6 zeigt eine Speichermatrix mit mehreren erfindungsgemäßen Speicherzellen.
In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
3 veranschaulicht den Aufbau einer erfindungsgemäßen Speicherzelle anhand eines Querschnitts durch einen Halbleiterkörper 1, in dem ein Speichertransistor Ts und ein Auswahltransistor Ta der Speicherzelle gemeinsam integriert sind.
Die Erfindung wird nachfolgend unter Verwendung eines n-leitenden Speichertransistors und eines n-leitenden Auswahltransistors erläutert. Es versteht sich, dass sowohl der Speichertransistor als auch der Auswahltransistor als p-leitende Transistoren realisiert sein können, wobei die nachfolgend als p-dotierte Zonen realisierten Halbleiterzonen dann als n-dotierte Halbleiterzonen zu realisieren sind, und die nachfolgend als n-dotierte Zonen realisierten Halbleiterzonen dann als p-dotierte Halbleiterzonen zu realisieren sind.
Der Halbleiterkörper 1 umfasst in dem Ausführungsbeispiel eine p-dotierte Halbleiterschicht 10, die zur Realisierung des Speichertransistors Ts eine schwach n-dotierte wannenförmige Halbleiterzone 11 umfasst. Diese Halbleiterzone 11 reicht bis an eine Oberfläche des Halbleiterkörpers 1 und umgibt eine p-dotierte Body-Zone 12 des Speichertransistors Ts vollständig, um diese p-dotierte Body-Zone 12 des Speichertransistors Ts von den übrigen p-dotierten Abschnitten 10, die die Body-Zone des Auswahltransistors Ta bilden, mittels eines pn-Übergangs zu isolieren.
Der Speichertransistor Ts umfasst eine in der Body-Zone 12 angeordnete n-dotierte erste Halbleiterzone 20, die dessen Source-Zone bildet, und eine in lateraler Richtung des Halbleiterkörper 1 beabstandet zu der ersten Halbleiterzone 20 angeordnete zweite Halbleiterzone 30, die die Drain-Zone des Speichertransistors Ts bildet. Ein zwischen der Source-Zone 20 und der Drain-Zone 30 liegender Abschnitt 13 der Body-Zone 12 bildet eine Kanalzone des Speichertransistors Ts, in der sich ein elektrisch leitender Kanal zwischen der Source-Zone und der Drain-Zone 20, 30 ausbilden kann. Die Source-Zone 20 und die Body-Zone 12 sind durch eine Source-Elektrode 21 kurzgeschlossen.
Der Speichertransistor Ts umfasst weiterhin eine Speicherelektrode 41, die benachbart zu der Kanalzone 13 angeordnet ist und die in dem Ausführungsbeispiel die Drain- und Source-Zone 30, 20 in lateraler Richtung teilweise überlappt. Zwischen dieser Speicherelektrode 41 und den benachbart zu ihr angeordneten Halbleiterzonen 13, 20, 30 ist eine Isolationsschicht 42 angeordnet, die in dem Beispiel ganzflächig als Tunnel-Isolationsschicht ausgebildet ist. Bei Verwendung von Silizium als Halbleitermaterial besteht diese Tunnel-Isolationsschicht beispielsweise aus Siliziumoxid mit einer Dicke zwischen 10 nm und 20 nm. Eine solche Isolationsschicht lässt sich durch übliche Verfahrensschritte zur Herstellung von Halbleiterbauelementen in BCD-Technologie auf einfache Weise realisieren.
Oberhalb der Speicherelektrode 41 ist eine Steuerelektrode 44 des Speichertransistors Ts angeordnet, die durch eine weitere Isolationsschicht 43 gegenüber der Speicherelektrode 41 isoliert ist. Diese Isolationsschicht 43 ist beispielsweise eine Mehrfachschicht, die als Oxid-Nitrid-Oxid-Schicht ausgebildet ist und die eine Dicke von etwa 45 nm besitzt. Diese Dicke dieser Isolationsschicht 43 ist dabei so gewählt, dass auch während des Programmiervorganges des Speichertransistors Ts keine Ladungsträger von der Speicherelektrode 41 auf die Steuerelektrode 44 gelangen können.
Der Auswahltransistor Ta umfasst eine dritte Halbleiterzone 50, die n-dotiert ist, und eine in lateraler Richtung beabstandet zu dieser dritten Halbleiterzone 50 angeordnete vierte Halbleiterzone 60, die ebenfalls n-dotiert ist. Ein Abschnitt der Body-Zone 10 zwischen dieser dritten und vierten Halbleiterzone 50, 60 bildet eine Kanalzone 14 des Auswahltransistors Ta, in der sich bei geeigneter Ansteuerung des Auswahltransistors Ta ein elektrisch leitender Kanal zwischen der dritten und vierten Halbleiterzone 50, 60 ausbilden kann. Wenngleich die dritte Halbleiterzone 50 keine Drain-Zone im herkömmlichen Sinne bildet, wird sie nachfolgend als Drain-Zone des Auswahltransistors Ta bezeichnet, während die vierte Halbleiterzone 60 als Source-Zone dieses Auswahltransistors Ta bezeichnet wird.
Der Auswahltransistor Ta umfasst weiterhin eine Steuerelektrode 71, die benachbart zu der Kanalzone 14 angeordnet ist, und die in dem Ausführungsbeispiel die dritte und vierte Halbleiterzone 50, 60 in lateraler Richtung teilweise überlappt. Die Steuerelektrode 71 ist mittels einer zweiten Isolationsschicht 70 gegenüber den Halbleiterzonen 14, 50, 60 isoliert. Diese zweiter Isolationsschicht 70 besteht bei Verwendung von Silizium als Halbleitermaterial beispielsweise aus Siliziumoxid und besitzt eine Dicke zwischen 15 nm und 20 nm in einer Richtung senkrecht zur Oberfläche des Halbleiterkörpers 1. Die Dicke dieser Isolationsschicht 70 ist dabei so gewählt, dass bei den während des Betriebs des Bauelements zwischen der Steuerelektrode 71 und dem Halbleiterkörper anliegenden Spannungen keine Ladungsträger aus dem Halbleiterkörper 1 auf die Steuerelektrode 71 gelangen können.
Die Drain-Zone 30 des Speichertransistors Ts ist elektrisch leitend mit der Drain-Zone 50 des Auswahltransistors Ta verbunden. Zum Anschließen einer elektrisch leitenden Verbin dung, die in 3 nur schematisch dargestellt ist, zwischen der Drain-Zone 30 des Speichertransistors Ts und der Drain-Zone 50 des Auswahltransistors Ta umfasst die Source-Zone 50 des Auswahltransistors Ta eine hochdotierte Anschlusszone 51. Diese Anschlusszone 51 ist lateral beabstandet zu der Kanalzone 14 des Auswahltransistors Ta angeordnet, wobei zwischen der Anschlusszone 51 und der Kanalzone 14 eine schwächer n-dotierte Zwischenzone 52 angeordnet ist. Die Steuerelektrode 71 und die zweite Isolationsschicht 70 überlappen die Drain-Zone 50 im Bereich dieser schwächer dotierten Zwischenzone 52.
Die Abmessungen der Zwischenzone 52 in lateraler Richtung, also der Richtung ausgehend von der Anschlusszone 51 zu der Kanalzone 14 beträgt vorzugsweise 11 = 2μm bis 11 = 3μm. In vertikaler Richtung beträgt die Abmessung dieser Zwischenzone 52 vorzugsweise zwischen d1 = 0,3μm und d1 = 1μm. Die Dotierungskonzentration der Zwischenzone beträgt etwa 2·10¹⁷ cm^–3 und liegt damit um einen Faktor 10² bis 10³ niedriger als die Dotierungskonzentration der Anschlusszone 51, die etwa 2·10¹⁹ cm^–3 bis 2·10²⁰ cm^–3 beträgt. Die Dotierungskonzentration der die Source-Zone 60 und die Drain-Zone 50 des Auswahltransistors umgebenden Body-Zone 10 beträgt beispielsweise 3·10⁶ cm^–3. Die Dotierungskonzentration der Source-Zone 60 entspricht beispielsweise der Dotierungskonzentration der Anschlusszone 51.
Die. Body-Zone 10 des Auswahltransistors Ta ist an eine Klemme für Bezugspotential GND angeschlossen, was in 3 lediglich schematisch dargestellt ist.
Die erfindungsgemäße Speicherzelle wird programmiert durch Anlegen einer Programmierspannung zwischen der Steuerelektrode 44 bzw. dem Steuerelektrodenanschluss Gs und der Source-Elektrode 21 bzw. dem Source-Anschluss Ss des Speichertransistors Ts. Abhängig von der Polung dieser Programmierspannung, deren Betrag etwa 20 V beträgt, gelangen Ladungsträger von der Kanalzone 13 auf die Speicherelektrode 41 um einen ersten Speicherzustand herzustellen, oder gelangen Ladungsträger von der Speicherelektrode 41 durch die Tunnel-Isolationsschicht 42 in die Kanalzone 13, um einen zweiten Speicherzustand des Speichertransistors Ts herzustellen. Physikalisch gesehen tunneln dabei Elektronen von der Speicherelektrode 41 zu Source/Bulk 20, 12. Wird während des Programmiervorganges beispielsweise die Source-Elektrode 21 auf eine hohes positives Potential und die Steuerelektrode 44 auf Bezugspotential gelegt, so liegen wegen des Kurzschlusses zwischen der Source-Zone 20 und der Body-Zone 12 und wegen des in Flussrichtung gepolten pn-Übergangs zwischen Body-Zone 12 und der Drain-Zone 30 alle Halbleiterzonen innerhalb der n-dotierten Wanne 11 auf diesem hohen Programmierpotential. Über die elektrisch leitende Verbindung zwischen der Drain-Zone 30 des Speichertransistors Ts und der Anschlusszone 51 der Drain-Zone 50 des Auswahltransistors Ta liegt dieses hohe Potential auch an der Anschlusszone 51 des Auswahltransistors Ta an. Der pn-Übergang zwischen der Source-Zone 50 und dem auf Bezugspotential GND, insbesondere Masse, liegenden Body-Zone 10 ist dabei in Sperrrichtung gepolt.
Die Abmessungen der Zwischenzone 50 und deren Dotierungskonzentration im Vergleich zu der Body-Zone 10 sind bei dem Bauelement so gewählt, dass diese schwächer dotierte Zwischenzone bei Anliegen einer Spannung, zwischen der Anschlusszone 51 und Bezugspotential GND, die der Programmierspannung entspricht, an Ladungsträgern ausgeräumt wird, um das an der Anschlusszone 51 anliegende hohe Potential von der Halbleiterzone unmittelbar unterhalb der zweiten Isolationsschicht 70 fernzuhalten. Die Halbleiterzone unterhalb der Isolationsschicht 70 liegt dabei in etwa auf Bezugspotential GND, so dass während der Programmierung der Speicherzelle die Steuerelektrode 71 des Auswahltransistors Ta insbesondere auf Bezugspotential GND gelegt werden kann, wodurch die Isolationsschicht auch während des Programmiervorgangs keiner nennenswerten Spannungsbelastung unterliegt. Die Potentialdifferenz zwischen dem Bezugspotential unmittelbar unterhalb der Isolationsschicht 70 und dem Programmierpotential an der Anschlusszone 51 wird bei dem Bauelement vollständig durch das Halbleitermaterial der Zwischenschicht 52 aufgenommen. Die Dotierung dieser Zwischenschicht 52 ist jedoch hoch genug, dass bei leitend angesteuertem Auswahltransistor ein Ladungsträgertransport zwischen dem Kanal 14 und der Anschlusszone 51 erfolgen kann.
Bei dem Bauelement gemäß 3 ist der Speichertransistor Ts innerhalb einer n-dotierten Wanne 11 in einer p-dotierten Halbleiterschicht 10 ausgebildet, während der Auswahltransistor Ta unmittelbar in dieser Schicht 10 ausgebildet ist. Dabei besteht auch die Möglichkeit, anstelle der p-dotierten Schicht 10 eine n-dotierte Schicht, insbesondere eine schwach n-dotierte Schicht, vorzusehen. Auf die n-dotierte Zone 11 des Speichertransistors kann dabei verzichtet werden, so dass die p-dotierte Zone 12 unmittelbar in der n-dotierten Schicht 10 ausgebildet ist. Zur Realisierung des Auswahltransistors Ta muss dabei eine p-dotierte Wanne 15 in der n-dotierten Schicht vorgesehen werden, die in 3 gestrichelt eingezeichnet ist. Die p-dotierte Wanne des Speichertransistors Ts und die p-dotierte Wanne des Auswahltransistors Ta müssen dabei durch einen Abschnitt der n-dotierten Schicht 10 voneinander getrennt sein.
4 zeigt das elektrische Ersatzschaltbild der Speicherzelle gemäß 3 mit dem Speichertransistor Ts und dem Auswahltransistor Ta, wobei die Drain-Source-Strecke Ds-Ss des Speichertransistors Ts in Reihe zur Source-Drain-Strecke Sa-Da des Auswahltransistors Ta geschaltet ist. 4 veranschaulicht außerdem die Potentialverhältnisse beim Programmieren dieser Speicherzelle. Hierzu werden, wie bereits erläutert, der Gate-Anschluss Ga des Auswahltransistors Ta auf Bezugspotential GND gelegt, wodurch Bezug nehmend auf 3 kein leitender Kanal der Kanalzone 14 unterhalb der Steuerelektrode 71 ausgebildet wird. Abhängig davon, ob Ladungsträ ger auf der Speicherelektrode 41 gespeichert werden sollen, um einen ersten Speicherzustand des Speichertransistors Ts herbeizuführen, oder ob Ladungsträger von dieser Speicherelektrode 41 entfernt werden sollen, um einen zweiten Speicherzustand dieses Speichertransistors Ts herbeizuführen, wird eine positive oder eine negative Programmierspannung zwischen der Steuerelektrode Gs und dem Source-Anschluss Ss des Speichertransistors Ts angelegt. Das Anlegen einer positiven Programmierspannung erfolgt durch Anlegen eines Programmierpotentials Vpp an die Steuerelektrode Gs und durch Anlegen des Source-Anschlusses Ss an Bezugspotential, während eine negative Programmierspannung durch Anschließen der Steuerelektrode Gs an Bezugspotential und des Source-Anschlusses Ss an Programmierpotential Vpp erfolgt.
5 veranschaulicht die Potentialverhältnisse an der Speicherzelle während eines Auslesevorganges. Hierzu wird an den Steueranschluss Ga des Auswahltransistors Ta ein Auslesepotential Vra angelegt, das geeignet gewählt ist, um – bezugnehmend auf 3 – einen leitenden Kanal in der Kanalzone 14 zwischen der Source-Zone 16 und der Drain-Zone 50 hervorzurufen. An den Speichertransistor Ts wird ebenfalls ein Lesepotential Vrs angelegt. Dieses Lesepotential Vrs ist dahingehend auf den Speichertransistor Ts abgestimmt, dass der Speichertransistor Ts bei Anlegen dieses Lesepotentials Vrs leitet, wenn er sich im ersten Speicherzustand befindet, und sperrt, wenn er sich im zweiten Speicherzustand befindet. Zur Detektion dieses Speicherzustandes wird eine Auslesespannung Vrb zwischen dem Source-Anschluss Sa des Auswahltransistors Ta und dem Source-Anschluss Ss des Speichertransistors Ts angelegt, die abhängig vom Speicherzustand einen Stromfluss über die Laststrecken des Auswahltransistors Ta und des Speichertransistors Ts hervorruft. Nicht näher dargestellt ist in 3 eine Leseschaltung, die einen solchen Stromfluss zur Auswertung des Speicherzustandes detektiert.
6 zeigt ausschnittsweise eine Speichermatrix mit mehreren erfindungsgemäßen Speicherzellen die zeilenweise bzw. spaltenweise angeordnet sind. 6 zeigt vier solcher Speicherzellen Z11, Z12, Z21, Z22, von denen jeweils zwei in einer Zeile bzw. jeweils zwei in einer Spalte der Speichermatrix angeordnet sind. Jede der Speicherzellen umfasst einen Auswahltransistor T11a, T12a, T21a, T22a und einen zugehörigen Speichertransistor T11s, T12s, T21s, T22s. Den Speicherzellen einer Zeile dieser Speichermatrix ist gemeinsam, dass die Gate-Anschlüsse von deren Auswahltransistoren T11a–T22a, an eine gemeinsame Wortleitung WL1 oder WL2 angeschlossen sind und dass die Gate-Anschlüsse von deren Speichertransistoren T11s–T22s an eine gemeinsame Programmierleitung PL1 oder PL2 angeschlossen sind. Jeder der Speicherzellen Z11–Z22 sind darüber hinaus ein Bitleitungspaar mit je einer Lese-Bitleitung BL1, BL2 und einer Programmier-Bitleitung PBL1, PBL2. Die Lese-Bitleitung BL1, BL2 wird dabei nur zum Auslesen der jeweils angeschlossenen Speicherzellen benötigt, während die Programmier-Bitleitung PBL1, PBL2 sowohl zum Auslesen als auch zum Programmieren der jeweils angeschlossenen Speicherzellen benötigt wird.
Die Source-Anschlüsse S11a, S12a, S21a, S22a der Auswahltransistoren T11a–T22a sind dabei jeweils an die Lese-Bitleitung der einer Speicherzelle zugeordneten Bitleitungen angeschlossen, und die Source-Anschlüsse Ss11, Ss12, Ss21, Ss22 der Speichertransistoren T11s–T22s sind dabei jeweils an die Programmier-Bitleitung PBL1, PBL2 angeschlossen.
Jede der Speicherzellen Z11–Z22 ist eindeutig charakterisiert über die Wortleitung WL1, WL2 und die Programmierleitung PL1, PL2, sowie das Bitleitungspaar BL1, PBL1, BL2, PBL2, an welche die jeweilige Speicherzelle Z11–Z22 angeschlossen ist. Über diese Wort- und Programmierleitungen WL1, PL1, WL2, PL2 sowie das Bitleitungspaar BL1, PBL1, BL2, PBL2 ist die jeweilige Speicherzelle Z11–Z22 zum Programmieren und Auslesen in dividuell ansteuerbar, wie nachfolgend anhand der Speicherzelle Z11 erläutert wird.
Der Gate-Anschluss G11a des Auswahltransistors T11a dieser Zelle ist an die Wortleitung WL1 angeschlossen, die nachfolgend als erste Wortleitung bezeichnet ist. Der Gate-Anschluss G11s des zugehörigen Speichertransistors T11s dieser Speicherzelle Z11 ist an die Programmierleitung PL1 angeschlossen, die nachfolgend als erste Programmierleitung bezeichnet ist. Der Source-Anschluss S11a des Auswahltransistors T11a ist an die Lese-Bitleitung BL1 angeschlossen, die nachfolgend als erste Lese-Bitleitung bezeichnet ist, und der Source-Anschluss S11s des Speichertransistors T11s ist an die Programmier-Bitleitung PBL1 angeschlossen, die nachfolgend als erste Programmier-Bitleitung bezeichnet ist.
Zum Programmieren der ersten Speicherzelle Z11 wird eine Programmierspannung zwischen der ersten Programmierleitung PL1 und der erste Programmier-Bitleitung PBL1 angelegt. Abhängig vom gewünschten Vorzeichen der Programmierspannung wird hierzu die erste Programmierleitung PL1 auf ein Programmierpotential Vpp und die erste Programmier Bitleitung PBL1 auf Bezugspotential GND gelegt, oder die erste Programmierleitung PL1 wird auf Bezugspotential GND und die erste Programmier-Bitleitung BL2 wird auf Programmierpotential Vpp gelegt.
Die in 6 zu den einzelnen Wort-, Programmier- und Bitleitungen neben den durchgezogenen Linien angegebenen Potentialwerte geben die Potentiale an den einzelnen Leitungen während des Programmiervorgangs wieder, wobei die nicht in Klammern angegebenen Werte die Potentialwerte für positive Programmierspannungen zwischen der ersten Programmierleitung PL1 und der ersten Programmier-Bitleitung PBL1 angeben, und wobei die in Klammern angegebenen Werte die Potentialwerte für negative Programmierspannungen angeben.
Die erste Wortleitung WL1 wird während des Programmiervorganges unabhängig davon, ob eine positive oder eine negative Programmierspannung an den Speichertransistor T11s angelegt wird, auf Bezugspotential GND gelegt. Der Auswahltransistor T11a sperrt, so dass die erste Bitleitung BL1 auf ein beliebiges Potential gelegt werden kann. Vorzugsweise wird diese erste Bitleitung BL1 jedoch auf Bezugspotential GND gelegt.
Um während des Programmiervorganges der ersten Zelle Z11 eine Pragrammierung der an dieselben Wort- und Programmierleitungen WL1, PL1 angeschlossenen Speicherzellen, im dargestellten Beispiel der zweiten Zelle Z12 zu verhindern, werden die übrigen Programmier-Bitleitungen, in dem Beispiel nur die zweite Programmier-Bitleitung PBL2, auf ein geeignetes Potential gelegt. Bei Anlegen eines Programmierpotentials Vpp an die erste Programmierleitung PL1 wird an die weiteren Programmier-Bitleitungen ein Potential angelegt, das halben Programmierspannung Vpp/2 entspricht, wodurch am Speichertransistor T12s der zweiten Speicherzelle Z12 lediglich die halbe Programmierspannung anliegt, bei der keine Programmierung des Speichertransistors T12s erfolgt. Liegt die erste Programmierleitung PL1 auf Bezugspotential, so wird an die weiteren Programmier-Bitleitungen PBL2 vorzugsweise ebenfalls Bezugspotential GND angelegt.
Um eine Programmierung der an dasselbe Bitleitungspaar BL1, PBL1 wie die zu programmierende Speicherzelle Z11 angeschlossenen Speicherzellen, in dem dargestellten Ausführungsbeispiel der dritten Speicherzelle Z21, zu verhindern, wird an die weiteren Programmierleitungen, in dem Beispiel nur die zweite Programmierleitung PL2, ein geeignetes Potential angelegt. Wenn die erste Programmier-Bitleitung PBL1 während des Programmiervorganges auf Bezugspotential GND gelegt wird, wird die weitere Programmierleitung PL2 vorzugsweise ebenfalls auf Bezugspotential GND gelegt, wodurch keine Spannung an dem Speichertransistor T12s der dritten Speicherzelle Z12 anliegt. An den Speicherzellen, die weder ein Bitleitungs paar, noch Wort- und Programmierleitungen mit der zu programmierenden Speicherzelle Z11 gemeinsam haben, in dem Beispiel die vierte Speicherzelle Z22, liegt dann eine Spannung an, die der halben Programmierspannung entspricht.
Liegt die erste Programmier-Bitleitung PBL1 während des Programmiervorganges auf Programmierpotential Vpp, so wird an die weiteren Programmierleitungen PL2 das halbe Programmierpotential Vpp/2 angelegt, wodurch an den Speichertransistoren T21s der Speicherzellen Z21, die mit der zu programmierenden Speicherzellen ein Bitleitungspaar gemeinsam haben, die halbe Programmierspannung anliegt.
Alternativ besteht die Möglichkeit, während des Programmiervorganges unabhängig vom Vorzeichen der Programmierspannung der zu programmierenden Speicherzelle Z11 an alle übrigen Programmierleitungen PL2 und alle übrigen Programmier-Bitleitungen PBL2 die Hälfte des Programmierpotentials Vpp/2 anzulegen. An den Speichertransistoren der Speicherzellen die mit der zu programmierenden Speicherzelle ein Bitleitungspaar gemeinsam haben oder Wort- und Programmierleitungen gemeinsam haben, in dem Beispiel die zweite und dritte Speicherzelle Z12, Z21, liegt dann die halbe Programmierspannung an. Die Speichertransistoren der übrigen Speicherzellen, die mit der zu programmierenden Speicherzelle Z12 weder ein Bitleitungspaar noch Wort- und Programmierleitungen gemeinsam haben, in dem Beispiel die vierte Speicherzelle Z22, sind dann spannungsfrei.
Zum Auslesen des Speicherzustandes der ersten Speicherzelle Z11 wird an die erste Wortleitung WL1 ein zur leitenden Ansteuerung des Auswahltransistors T11a geeignetes Ansteuerpotential Vra angelegt. An die erste Programmierleitung PL1 wird ein Lesepotential Vrs angelegt, das so gewählt ist, dass der Speichertransistor T11s leitet, wenn er sich in einem ersten Speicherzustand befindet, und sperrt, wenn er sich in einem zweiten Speicherzustand befindet. Die erste Bitleitung BL1 wird während des Lesevorganges auf ein Bitleitungs-Lesepotential Vrb vorgespannt, und die erste Programmier-Bitleitung PBL1 wird auf Bezugspotential GND gelegt. Abhängig davon, welcher Speicherzustand des Speichertransistors T11s der auszulesenden Speicherzelle Z11 vorliegt, fließt ein Strom zwischen den beiden Bitleitungen BL1, PBL1, der in nicht näher dargestellter Weise detektiert werden kann.
Alternativ besteht die Möglichkeit, die Bitleitungen BL1, PBL1 des Bitleitungspaares jeweils mittels geeigneter Potentialquellen auf vorgegebene Potentiale aufzuladen und die Bitleitungen dann anschließend von den Potentialquellen zu isolieren. Diese Potentiale der Bitleitungen BL1, PBL1 sind unterschiedlich gewählt. Zur Detektion des Speicherzustandes der Speicherzelle Z11 macht man sich hierbei zu Nutze, dass sich die Potentiale der Bitleitungen BL1, PBL1 angleichen, wenn der Speichertransistor T11s leitet, und das diese Potential ihren Wert beibehalten, wenn der Speichertransistor T11s sperrt.
Die übrigen Wortleitungen WL2 und die übrigen Programmierleitungen PL2 sowie die übrigen Bitleitungen BL2, PBL2 werden während des Auslesens der ersten Speicherzelle Z11 vorzugsweise auf Bezugspotential GND gelegt.
Zusammenfassend betrifft die Erfindung eine elektrisch programmierbare Speicherzelle, die einen Speichertransistor Ts mit einer Source- und einer Drain-Zone 20, 30 sowie einer Speicherelektrode 41 und einer Steuerelektrode 44 und einen Auswahltransistor Ta mit einer Source- und einer Drain-Zone 60, 50 sowie einer Steuerelektrode 71 umfasst, wobei die Drain-Zonen 30, 50 des Speicher- und des Auswahltransistors elektrisch leitend miteinander verbunden sind. Die Drain-Zone des Auswahltransistors Ta umfasst dabei eine Anschlusszone 51 und eine schwächer als die Anschlusszone dotierte Zwischenzone aufweist, wobei die Zwischenzone 52 zwischen der Anschlusszone 51 und einer Kanalzone 14 des Auswahltransistors angeordnet ist und während des Programmiervorgangs zur Aufnahme einer Programmierspannung und damit zum Schutz einer Steuerelektroden-Isolationsschicht 70 des Auswahltransistors Ta dient.

BL1', BL2': Bitleitungen
Da, Da': Drain-Anschluss
Ga, Ga': Gate-Anschluss
Gs, Gs': Gate-Anschluss
LL': Leseleitung
PL1', PL2': Programmierleitungen
Ss, Ss': Source-Anschluss
T1', T2': Lesetransistoren
T11a'–T22a': Auswahltransistoren
T11s'–T22s': Speichertransistoren
Ta, Ta': Auswahltransistor
Ts, Ts': Speichertransistor
WL1', WL2': Wortleitungen
Z11'–Z22': Speicherzellen
BL, BL2: Bitleitungen
GND: Bezugspotential
PBL1, PBL2: Programmier-Bitleitungen
PL1, PL2: Programmierleitungen
T11a–T22a: Auswahltransistoren
T11s–T22s: Speichertransistoren
Vpp: Programmierpotential
Vra, Vrs, Vrb: Auslesepotentiale
WL1, WL2: Wortleitungen
Z11–Z22: Speicherzellen
1: Halbleiterkörper
10: p-dotierte Halbleiterschicht
11: n-dotierte wannenförmige Halbleiterzone
12: Body-Zone
13: Kanalzone
20: erste Halbleiterzone, Source-Zone
20': Source-Zone
21: Source-Elektrode
30: zweite Halbleiterzone, Drain-Zone
30': kombinierte Source-Drain-Zone
31: Drain-Elektrode
41: Speicherelektrode
41': Speicherelektrode
42: Tunnel-Isolationsschicht
42': Isolationsschicht
43: Isolationsschicht
43': Isolationsschicht
44: Steuerelektrode, Gate-Elektrode
44': Steuerelektrode, Gate-Elektrode
45': Tunnel-Isolationsschicht
50: dritte Halbleiterzone, Drain-Zone
51: Anschlusszone
52: Zwischenzone
60': Drain-Zone
60: vierte Halbleiterzone, Source-Zone
61: Source-Elektrode
70: Isolationsschicht
71': Steuerelektrode, Gate-Elektrode
71: Steuerelektrode, Gate-Elektrode
31, 52: Drain-Elektroden

Claims

Elektrisch programmierbare Speicherzelle, die folgende Merkmale aufweist: – einen Speichertransistor (Ts) mit einer ersten und zweiten Halbleiterzone (20, 30) eines ersten Leistungstyps, einer ersten Body-Zone (10), die eine zwischen der ersten und zweiten Halbleiterzone (20, 30) angeordnete Kanalzone (13) aufweist, einer Speicherelektrode (41), die durch eine erste Isolationsschicht (42) von der ersten und zweiten Halbleiterzone (20, 30) und der Body-Zone (13) getrennt ist und die wenigstens abschnittsweise als Tunnel-Isolationsschicht ausgebildet ist, und einer ersten Steuerelektrode (44), die elektrisch isoliert, gegenüber der Speicherelektrode (41) angeordnet ist, – einen Auswahltransistor mit einer dritten und vierten Halbleiterzone (50, 60) des ersten Leitungstyps, einer zweiten Body-Zone (14) eines zweiten Leitungstyps, die eine zwischen der dritten und vierten Halbleiterzone (50, 60) angeordnete Kanalzone (13) aufweist, und einer zweiten Steuerelektrode (71), die durch eine zweite Isolationsschicht von der dritten und vierten Halbleiterzone (50, 60) und der zweiten Body-Zone (10) getrennt ist, – wobei die zweite Halbleiterzone (30) des Speichertransistors elektrisch leitend mit der dritten Halbleiterzone (50) der Auswahltransistors (Ta) verbunden ist, dadurch gekennzeichnet, dass – die dritte Halbleiterzone (50) des Auswahltransistors eine Anschlusszone (51) und eine schwächer als die Anschlusszone dotierte Zwischenzone aufweist, wobei die Zwischenzone zwischen der Anschlusszone (51) und der Kanalzone (14) angeordnet ist, und – die zweite Body-Zone (10) an eine Klemme für ein Bezugspotential (GND) angeschlossen ist.
Speicherzelle nach Anspruch 1, bei der die erste Halbleiterzone (20) und die erste Body-Zone (13) kurzgeschlossen sind.
Speicherzelle nach Anspruch 1 oder 2, bei der die erste Isolationsschicht (42) ganzflächig als Tunnel-Isolationsschicht ausgebildet ist.
Speicherzelle nach Anspruch 3, bei der die Dicke der ersten Isolationsschicht (42) 10nm bis 20 nm, vorzugsweise 15nm, beträgt.
Speicherzelle nach einem der vorangehenden Ansprüche, bei der die Dicke der zweiten Isolationsschicht (70) 15nm bis 25nm beträgt.
Speicherzelle nach einem der vorangehenden Ansprüche, bei der der Speichertransistor (Ts) und der Auswahltransistor (Ta) in einem gemeinsamen Halbleiterkörper (1) integriert sind, wobei die erste Body-Zone (12) durch eine Isolationszone (11) des ersten Leitungstyps von der zweiten Body-Zone (10) getrennt ist.
Speicherzelle nach einem der vorangehenden Ansprüche, bei der die Abmessung der Zwischenzone (52) ausgehend von der Anschlusszone (51) in Richtung der Kanalzone (14) 2μm bis 3μm beträgt.
Speicherzelle nach einem der vorangehenden Ansprüche, bei der die Abmessung der Zwischenzone (52) senkrecht zu der sich von der Anschlusszone (51) zu der Kanalzone (14) erstreckenden Richtung 0,3μm bis 1μm beträgt.
Speicherzelle nach einem der vorangehenden Ansprüche, bei der eine Dotierungskonzentration der Zwischenzone (52) um einen Faktor 10² bis 10³ kleiner ist als eine Dotierungskonzentration der Anschlusszone (51).
Verfahren zum Programmieren einer Speicherzelle nach einem der vorangehenden Ansprüche, das folgende Verfahrensschritte umfasst: – Anlegen einer Programmierspannung zwischen der ersten Steuerelektrode (44) und der ersten Halbleiterzone (20) der Speichertransistor, – Anschließen der zweiten Steuerelektrode (71) an Bezugspotential.
Verfahren zum Auslesen einer Speicherzelle nach einem der Ansprüche 1 bis 9, das folgende Verfahrensschritte aufweist: – Anlegen einer Lesespannung zwischen der ersten Steuerelektrode (44) und der ersten Halbleiterzone (20) der Speichertransistor, – Anlegen eines Lesepotentials an die zweite Steuerelektrode (71), – Anlegen einer Spannung zwischen der ersten Halbleiterzone (20) und der vierten Halbleiterzone (60).