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TWI364835B - Electro-static discharge protection device, semiconductor device, and method for manufacturing electro-static discharge protection device - Google Patents

Electro-static discharge protection device, semiconductor device, and method for manufacturing electro-static discharge protection device Download PDF

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TWI364835B
TWI364835B TW097105898A TW97105898A TWI364835B TW I364835 B TWI364835 B TW I364835B TW 097105898 A TW097105898 A TW 097105898A TW 97105898 A TW97105898 A TW 97105898A TW I364835 B TWI364835 B TW I364835B
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TW
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region
gate electrode
diffusion
substrate
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Application number
TW097105898A
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English (en)
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TW200837928A (en
Inventor
Teruo Suzuki
Original Assignee
Fujitsu Semiconductor Ltd
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Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of TW200837928A publication Critical patent/TW200837928A/zh
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Description

1364835 九、發明說明： 相關申請案之對照參考資料 本申請案係根據並主張2007年2月20日提申的日本專 利申請案第2007-039703號之優先權，其全部内容被併入在 5 此供參考。 t發明所屬之技術領域3 發明領域 本揭露有關一種半導體裝置，並更特別是一種包含一 靜電放電保護裝置之半導體裝置。 10 【先前技術】 相關技藝說明 一種典型的半導體裝置包含一靜電放電(ESD)保護電 路以保護半導體元件免於一外部ESD浪湧。在一基材的深 部之一汲極區中一P+擴散區的形成已知為一種增進一ESD 15 保護電路中一靜電放電元件的ESD穩健性之方法。然而， 在此已知之範例中，該等AC特性於取決於該p+擴散區形成 程序之精確性的IO晶胞之一般操作期間改變。於是，要求 一種具有固定的AC特性及增加的ESD之ESD保護電路。 在一種習知技藝半導體裝置中，一單一閘極靜電放電 20 元件被用來保護一輸入/輸出電路免於靜電放電。第1至第3 圖顯示一種包含一利用習知技藝之該單一閘極靜電放電元 件的ESD保護驅動器電路之半導體裝置。 如第1圖所示，一半導體裝置100包含一藉由線路W10 耦接至一内部電路120的輸入/輸出墊110。該輸入/輸出墊 iii〇亦藉由該線路wio，被耦接至一ESD保護驅動器電路 130。該ESD保護驅動器電路130包含多數個彼此並聯耦接 的單一閘極靜電放電元件M10,每個靜電放電元件M10包含 一鎮流電阻器R、及一與該鎮流電阻器R串聯耦接的N通道 MOS電晶體T10。 參考第2圖，該單一閘極靜電放電元件M1〇包含一經由 閘極氧化薄膜被安排在p-石夕或此類的一基材上的閘極 電極142。包含η擴散區的一源極區145s及一汲極區145D 偕同設於其間之該閘極電極142被形成於該基材14〇中，包 含矽化物層的一源極電極丨5〇與一汲極電極15丨分別被形成 在該源極區145S與該汲極區145〇的表面上，該汲極電極151 係與該閘極電極142隔開，一不包含一矽化物層之矽化物塊 區152被形成在該汲極電極151與該閘極電極142之間，該矽 化物塊區152當作該鎮流電阻器r。 如第3圖所示，每個電晶體τ 10之汲極電極151係經由接 觸孔H1被麵接至金屬佈線W1，f亥金属佈線谓係耗接至該 輸入/輸出墊110。第2圖所示的每個電晶體T1〇之源極電極 150’經由接觸孔Η2,被耦接至金屬佈線W2，如第3圖所示。 一地電位Vss被施加至該金屬佈線W2，第2圖的每個電晶體 T10之閉極電極142，經由第3圖中的一接觸孔出，被耦接 至金屬佈線W3,該閘極電壓Vg之佈線可被輕接至該地電位 Vss的佈線或一預緩衝器的一輸出端。 其中一具有一正極性之ESD浪湧被施加至第2圖之該 輸入/輸出墊110的-種情況現將被討論。在此情況下，在 該電晶體T10之汲極區145D的電位上升並導致在該基材 140之該汲極區145D與該p擴散區的pn接面之累增崩潰。正 電洞移到該基材140中並導致一放電電流ibhl的流動，該放 電電流Ibh 1 &南§亥基材電位。結果，一包含該ρ-擴散區、該 源極區145S及該汲極區的寄生雙極電晶體τρί變成電性導 通於該基材140。當該寄生雙極電晶體Tpl變成電性導通 時’一大電流（第2圖中的箭頭〇在該汲極區145D與該源極 區145S之間流動。結果，施加至該輸入/輸出墊110的ESD 浪湧被釋放到該地電位Vss的佈線中，以防止一具有正極性 之ESD浪湧施加至該内部電路12〇。此外，即使該等多數個 單一閘極靜電放電元件M10中的一個先變成電性導通，在 —共同節點的電位不會因該鎮流電阻器r而明顯地減少。此 防止了由箭頭C所指示的電流集中在該先變成電性導通的 單一閘極靜電放電元件M10。於是，當一ESD發生於該ESD 保護驅動器電路130時，該寄生雙極電晶體Tpl變成電性導 通於全部並聯耦接的單一閘極靜電放電元件M10，這使能 夠充分放電。 在此方式下，該單一閘極靜電放電元件M10的ESD穩健 性係因該矽化物塊區152，即，該鎮流電阻器R而增加。然 而’該寄生雙極電晶體Tpl直到高電壓被施加該單一閘極靜 電放電元件M10才變成電性導通。在該ESD保護驅動器電路 GO操作之前，這可能導致損害該内部電路12〇的ESD。因 此’要求一種開始操作在一較低電壓的ESD保護電路。 曰本早期公開公報第2004-15003號說明一個用於解決 1364835 此問題的ESD保護電路之範例。此esd保護電路包含一緊接 地形成在每個電晶體T10之汲極區145D下面以便在深度方 向上部分重疊該汲極區145D的部分之p+擴散區，該p+擴散 區係藉由注入棚離子(B+)形成，以使得該p+擴散區的雜質濃 5度變成高於該基材140的雜質濃度。一空乏層被形成於該汲 極區145D與該p+擴散區的接面，此空乏層係窄於一形成於 該基材140之該汲極區145D與該ρ·擴散區之接面的空乏 層。在此一结構中，一累增崩潰係可能發生在該汲極區145D 與該p+擴散區的pn接面。此降低了啟動該寄生雙極電晶體 10 之操作的電壓。 【發明内容】 發明概要 本揭露的一個觀點是一種包含一基材與一形成在該基 材上的閘極電極之靜電放電保護裝置。一第一導電型之第 15 一擴散區與該第一導電型的第二擴散區，偕同設於其間之 該閘極電極被形成於該基材中。一第一石夕化物層被形成在 該第一擴散區的一表面中的一局部區域，該第一石夕化物層 被電性耦接至一施加有信號電壓的電極墊，一矽化物塊區 被形成在該閘極電極該第一矽化物層之間，一第三擴散區 2〇 被形成在該第一矽化物層下面以便部分重疊該第一擴散區 的一下端，該地三擴散區與該第一矽化物層在側向上具有 相同的形狀與大小’該第三擴散區與一在該閘極電極下面 且位在相同如該第三擴散區之深度的部分含有不同於該第 一導電型之第二導電型的雜質，該第三擴散區具有一被控 8 制成為高於在該閘極電極下面且位在相同深度之該部分的 雜質濃度。 圖式簡單說明 第1圖是習知技藝中的一半導體裝置之電路圖； 5 第2圖是該習知技藝半導體裝置的一橫截面圖； 第3圖是該習知技藝半導體裝置的一平面圖； 第4圖是一根據第一實施例的一半導體裝置之電路圖； 第5圖是根據該第一實施例之該半導體裝置的橫截面 圖； 1〇 第6圖是根據該第一實施例之該半導體裝置的平面圖； 第7(a)至第7(d)圖是繪示一用於製造根據該第一實施 例的半導體裝置之程序的橫截面圖； 第8(a)至第8(d)圖是繪示一用於製造一根據一第二實 施例的半導體裝置之程序的橫截面圖； 15 第9(a)至第9(d)圖是繪示一用於製造一根據一第三實 施例的半導體裝置之程序的橫截面圖； 第10圖是一根據一第四實施例的半導體裝置之電路 園， 第11圖是一根據該第四實施例之半導體裝置的橫截面 20 圖； 第12圖是一根據該第四實施例之半導體裝置的平面 圖； 第13⑻至第13(c)圖是繪示一用於製造根據該第四實 施例的半導體裝置之程序的橫截面圖；及 9 1364835 第14圖是—修改的半導體裝置之橫截面圖。 【實施方式】 較佳實施例之詳細說明 發見到亥P擴散區藉由注入如同於上述公報的 保4電路之爛離子而被形成在該汲極區之下部時，該鎮流 電阻器R的電阻増加。當該鎮流電阻器R的電阻改變時，比 起在無硼離子注入時，該單-閉極靜電放電保護電路/驅動 器電路的該等AC特性改變。這可能導致一不具有所希望之 特欧的半導體裝置之製造。在此_情況下，包含一電路模 1〇擬之電路設計必須再度被執行，這增加了半導體裝置的發 展成本且延長了發展週期。本揭露提供一種靜電放電保護 裝置’其中該鎮流電阻器的電阻變化被抑制、一種包含此 -靜電放電保護裝置之半導體裝置、及—種用於製造此一 靜電放電保護裝置之方法。 15 現將說明本揭露之代表性的實施例。 在第4至第7圖所示的實施例中，-半導體裝置1包含一 藉由線路W馳接至-内部電路2G的輸人/輸出塾1〇，一 ESD保護驅動器電路3G被域至—在該輸人/輸出墊1〇與該 内部電路2G的節點，該咖保護驅動器電路3()包含多數個 20互相並聯箱接的單一閘極靜電放電元件Mi，每個靜電放電 元件M1包含一鎮流電阻器R與一被串聯耦接至該鎮流電阻 器R的N通道MOS電晶體T1’該閘極電壓％的佈線可被耗接 至該地電位Vss的佈線或一預緩衝器的輸出端。在此揭露 中’該ESD保護驅動器電路亦被參考為一靜電放電保護裝 10 如第5圖所示，該ESD保護驅動器電路3〇的每個單一閘 極靜電放電元件Ml包含一經由一閘極氧化薄膜41被安排 在一為一第二導電型的P·矽之基材40上的閘極電極42,該間 極電極42的侧面被一由一矽氧化薄膜形成的側壁43所覆 蓋’少量摻雜汲極(LDD)區44S及44D係由一第一導電型之 n_擴散區’偕同設在其間之該閘極電極42被形成在該基材 4〇中。該等LDD區44S與44D分別被形成於該基材4〇在一源 極形成區S與一汲極形成區D，一η+擴散區45S被形成在每個 LDD區44S的内側’一 η+擴散區45D被形成在該LDD區44D 的内側。 包含矽化物層的一源極電極5〇與一汲極電極51被形成 於该等η+擴散區45S與45D之表面，在該側壁43的外侧。該 源極電極50被形成於相鄰於該側壁43之該η+擴散區455的 全部暴露的表面，該汲極電極51被形成於與每個閘極電極 42之側壁43隔開之該η+擴散區的表面，一不包含一碎化物 層的矽化物塊區52被形成在該汲極電極51與該側43之間， 該矽化物塊區52當作該鎮流電阻器R。 一 P擴散區55緊接地形成在該汲極形成區〇的該n+擴 散區之下部中的：；及極電極51下面。如第6圖所示，該p+擴散 區55被形成為儘可能寬如於在一除了該側壁43之下側與該 矽化物塊區52之下側以外的區域之汲極形成區D。在該繪示 的範例中，該p+擴散區55與該汲極電極51在側向上實質上 具有相同的形狀與大小。即’該〆擴散區55係與該汲極電 1364835 極排成一行。如第5圖所示，該p+擴散區55的形成深度被控 制以使得该p擴散區55之上部與該n+擴散區45D的下部重 疊。因此，該n+擴散區45D與該p+擴散區55的pn接面存在在 一相對淺的位置其比在該p+擴散區55的形成前更接近該基 5材4〇的表面。該p+擴散區55具有一被控制成為高於該基材 40的雜質濃度’更明確地，在該閘極電極42下面相同的深 度。因此，一形成於該n+擴散區45D與該p+擴散區55之pn接 面的空乏層係窄於在該基材4〇之n+擴散區45D與該ρ·擴散 區的pn接面中的空乏層。 10 每個電晶體T1的汲極電極51經由接觸孔H1被耦接至 金屬佈線W1 (見第6圖），且該金屬佈線…丨被耦接至該輸入 /輸出塾10’母個電晶體T1的源極電極5〇經由接觸孔H2被耗 接至金屬佈線W2 (見第6圖），該地電位vss被施加至該金屬 佈線W2。如第6圖所示，每個電晶體T1的閘極電極42經由 15 一接觸孔H3被耦接至金屬佈線W3，該閘極電壓Vg經由該 金佈線W3被施加至該閘極電極42，該閘極電壓Vg之佈線可 被耦接至該地電位Vss的佈線或該預緩衝器的輸出端。 現將參考第5圖來討論該半導體裝置丨之操作。 該ESD浪湧’因靜電放電或此類者，被施加至該半導 20體裝置1的輸入/輸出塾1〇時，在該電晶體T1之n+擴散區45D 的電位上升’累增崩潰發生在該n+擴散區45D與該p+擴散區 的pn接面，並且一對電洞被形成在該pn接面中。該電洞移 到該基材40中並產生一電洞流Ibh2，該電洞流ibh2升高該基 材電位。結果’ 一包含該基材40中之ρ·擴散區、該n+擴散區 12 1364835 45S及該n+擴散區45D的寄生雙極電晶體Tpl變成電性導 通。因為該窄空乏層被形成在該^擴散區45D與該〆擴散區 55之pn接面，所以累增崩潰由於低電壓而發生。因此該 寄生雙極電晶體Tpl變成電性導通在一低電壓。當該寄生雙 5極電晶體如變成電性導通時，—大電流（第^的箭頭Q 流動在該n+擴散區45D與該n+擴散區45S之間。因此，施加 至該輸入/输出墊10的ESD浪湧被釋放到該地電位Vss的佈 線中’以防止s玄ESD浪淺被施加至該内部電路 現將討論該半導體裝置1的ESD特性。在—狀態其中該 10閘極長度L (見第6圖）為〇.36 μιη且該閘極寬度w (見第6圖） 為360 μηι，在一機器模型（ΜΜ)測試中，於硼離子注入之 前，該反抗電壓為280V。發明人已發現到，藉由以仞匕乂 之能量注入硼離子，同時控制摻雜量為3xl〇l3cm_2，該河厘 測試中的反抗電壓提升至360V。 15 現將參考第7圖來說明一種用於製造該半導體裝置1之 程序。 首先，參考第7⑻圖，、淺溝渠隔離(STI)被執行以形成 -電子隔離絕緣薄膜(未示）。然後，該基材4〇之表面被熱氧 化以形成該閘極氧化薄膜41在例如8 nm之厚度。隨後，化 20學氣相沉積(CVD)被執行以形成一多晶石夕薄膜在該基材4〇 的全部表面上，光微影與蝕刻然後被執行以仿製該多晶矽 薄膜且形成該閘極電極42。 參考第7(b)圖，藉由利用10 keV之能量注入坤離子 (As+)，同時使用該閘極電極42作為一遮罩來控制該摻雜量 13 至lxl〇15cm·2，該等包含n_擴散層的LDD區44S.與44D分別被 形成於該源極形成區S與該汲極形成區D。隨後，CVD被執 行以形成一矽氧化薄膜，以使得該全部表面具有約13〇 nm 的厚度’且非等向性蝕刻被執行在該矽氧化薄膜上以形成 每個閘極電極42的侧壁43。藉由利用15 keV之能量注入磷 離子(P+)’同時使用該閘極電極42與該側壁43作為一遮罩來 控制該摻雜量在7xl〇15cm·2,該等n+擴散區45S與45D分別被 形成於該源極形成區S與該汲極形成區〇。 參考第7(c)圖，在執行光微影以形成一光阻劑ρι之薄膜 在全部的表面上後，該光阻劑P1被仿製成一預定形狀。藉 由利用6GkeV之能量注人_子(矿)，同時使用該仿製成該 預定形狀之光阻劑P1作為一遮罩來控制該摻雜量至3 χ 10 cm ，該p+擴散區55被形成在該露出的n+擴散區45D的 下邛。在此情況下，該p+擴散區55被形成以便在該深度方 向上與該橫臥在上面的n+擴散區45D的下部重疊。在離子注 入後’该光阻劑P1被除去，且注入到該基材4〇中的該等雜 質係藉由執行在-氮大氣中，在imK)t：下約1()秒之快速熱 退火(RAT)而被活化。 卿子的注入係最好在其中形成有一用於覆蓋該半導 體裝置1之内部電路的光阻劑的—種狀態下被執行。這防止 了該半導體裝置1之内部電路2G中的電晶體(未示)之結核電 容的增加。 ▲如第7⑷圖所示，在執行CVD以形成一石夕氧化薄膜在 該全部表Φ上後’彡與侧被執行⑽製财氧化薄 1364835 膜並灯成-當作一覆蓋該n+擴散區45D與該間極電極^之 部分的石夕化物塊的氧化薄膜1>2，一石夕化物層然後被形成在 不包含该氧化薄膜P2的該n+擴散區455與451)之表面上。形 成於該形成的石夕化物層之表面n+擴散區45S中的石夕化物層 5 t作該源極電極5G，il且形成在該n+擴散區45D之表面上在 ‘ 擴散區55的上區之⑪化物層當作m極電極51。該接 - 觸孔H1 (見第6圖）被形成在該汲極電極51之上表面中並且 φ 該汲極電極51，藉由形成於該接觸孔H1的金屬佈線W1，被 耗接至該輸入/輸出細。該等接觸孔H2 (見第6圖）被形成 1〇於該源極電極50的上表面，並且該源極電極50，藉由形成 於該等接觸孔H2的金屬佈線W2，被耦接至該地電位Vss的 佈線。 本實施例中的該等n+擴散區45S與45D可被省略。在此 一情況下，該p+擴散區55最好緊接被形成在該汲極電極51 15下面以便接觸該η·擴散區44D。 鲁 該源極電極50可被省略。在此一情況下，該氧化薄膜 Ρ2的圖案必須被修改以便覆蓋該源極形成區s的η-擴散區 44S。 • 本實施例具有以下所述的優點。 20 (1) Ρ+擴散區55被形成以便與在深度方向上緊接在該 汲極電極51下面之汲極形成區D的n+擴散區45D之下部重 疊。於是’形成在該矽化物塊區52的下部之該n+擴散區45D 的濃度梯度不改變。這防止該鎮流電阻器r之電阻在一最理 想方式下改變。結果，該單一閘極靜電放電元件（單一閘極 15 靜電放電保護電路/驅動電路）Ml的該等AC特性不被改 變。因此，在注入硼離子後，電路模擬不需再被執行。比 起習知技藝之半導體裝置，這降低了發展成本與發展時間。 (2)該光阻劑P1與該氧化薄膜P2之圖案被設定以使得 擴政區55只緊接地被形成在該沒極電極51下面且儘可 能寬地緊接在該汲極電極51下面。通常，當該不純離子之 注入期間該離子範圍的距離變得更長時，在側向上之不純 離子從該遮罩之邊緣的擴散增加。於是，在本實施例中， 用於形成該p+擴散區55之光阻劑^被施加以使得該汲極形 成區D的露出部分係窄於用於形成該汲極電極51的氧化薄 膜P2 ’如第7(d)®所示，同時考慮到在側向上娜子的擴 散。因此，不只必要即使硼離子係擴散在側向，，該p+擴散 區55不會進人緊接在财化物塊區52下面的區域。結果， 該p+擴散區55與該沒極電極51緊接被形成在該沒極電極5ι 下面，在侧向上實質上具有相同形狀與大小。此外該〆 擴散區55儘可能寬地緊接被形成在該汲極電極”下面。於 是，第5圖所示的電動電流Ibh2利用一低電壓被供應至該基 材40。結果’啟動該寄生雙極電晶體Tpl之操作的電壓變得 更低。 第8圖顯示-種用於製造一包含根據本發明第二實施 例的一ESD保護驅動器電路6〇之半導體奘 取且的方法。為避 免冗餘，相似或相同的參考數字係給予相同如第4至第7圖 所示之對應組件。此組件將不詳細說明。 如第8⑷圖所示，閘極電極42,經由閑極氧化薄膜^， 1364835 被形成在一基材40的表面上。藉由利用3〇 keV之能量注入 填酸鹽離子(P+)，同時使用該間極電極€作為遮罩來控制該 摻雜量為3xl013cm·2，N型擴散區61S與61]3分別被形成於一 源極形成區S及一及極形成區d中。 5 隨後，如第8(b)圖所示，CVD被執行以將一藉由一矽 氧化薄膜所形成的絕緣薄臈62施加在該基材4〇的全部妙表 面上。一光阻劑P3被形成在該絕緣薄膜62上，且該絕緣薄 膜62，利用该光阻劑P3作為一遮罩，被仿製以便形成絕緣 薄膜62A與62B，如第8(c)圖所示。該等絕緣薄膜62A與62B 10暴露該等源極形成區S的該等n型擴散區61S，在一與該等閘 極電極42隔開有一對應該等側壁之距離的部分。另外，該 汲極形成區D的η型擴散區係露出在一與該等閘極電極42隔 開有對應6玄專側壁與該石夕化物塊的距離之部分。然後， 藉由利用10 keV之能量注入硼離子，同時使用該等絕緣薄 15膜62A與62B作為遮罩來控制該摻雜量至ixi〇13cm-2，p+擴散 區63S與63D分別被形成於該源極形成區3與該汲極形成區 D的該等露出部分。此外，連續使用該等絕緣薄膜6 2 a與6 2 b 作為遮罩，n+擴散區64S與64D分別被形成於該等p+擴散區 63S與63D，在該基材4〇之表面中明顯淺的部分。該等p+擴 20散區635與63〇及該等n+擴散區64S與64D被行成以便在該 深度方向上是重疊的並且以致於一明顯窄的空乏層被行成 於該等P+擴散區63S與63D及該等n+擴散區64S與64D的pn接 面。隨後，RTA被執行以活化注入到該基材4〇中的該等雜 質。 17 電壓變得更低。此外’該n+擴散區64D被形成在該基材40 之表面中的一明顯淺的部分。這導致比該第一實施例之半 導體裝置1更有效的累增崩潰。 (2)該等絕緣薄膜62A與62B通常被用來作為用於形成 該p擴散區63D與該汲極電極66D之遮罩。於離子注入期間 在該侧向的硼離子之擴散將該p+擴散區63D形成於緊接在 該矽化物塊區67下面的某些部分中。然而，該p+擴散區63D 是#常窄的，這防止了該鎮流電阻器R之電阻在一比該習知 技藝之單一閘極靜電放電元件M10更理想的方式下改變。 該等絕緣薄膜62A與62B通常被用來形成該等p+擴散區63 s 與63D、該等n+擴散區64D與64D、該等n+擴散區65D與65D、 該源極電極66S、及該汲極電極660。此明顯地減少了製造 步驟的數量。此外，因為該等絕緣薄膜62A與62B被用來作 為該等閘極電極42之側壁與該矽化物塊區67，所以無需一 用於形成一側壁在該閘極電極42之側面上的分開步驟。 第9圖顯示—種用於製造一包含一根據本發明一第三 實施例之ESD保護驅動器電路7〇之半導體裝置的方法。為 避免冗餘’相似或相同的參考數字係給予相同如第4至第8 圖所不之該等對應組件的那些組件。此組件將不被詳細說 明。 參考第9(a)圖，閘極電極42,經由閘極氧化薄膜41，被 形成在一基材40的表面上。另外，LDD區44S與44D，使用 该等間極電極42作為遮罩，分別被形成於-源極形成區S 與汲極形成區D。 1364835 參考第9(b)圖’在執行光微影以形成—光阻劑之薄膜在 全部表面上後，該光阻劑被仿製成一預定形狀以便形成兩 個光阻劑P4與P5在該祕形颜⑽表面上。該等光阻劑 P4與P5係與每個閘極電極42之侧壁43隔開，另外，該等光 5阻劑P4與P5係互相隔開。由於該等光阻劑P4與P5，該源極 ' 形成區S被暴露在一與該閘極電極42隔開有一對應該側壁
- 43之距離的部分，並且三個隔開露出的部分71Λ，71Β與71C φ 被定義於該汲極形成區D。然後，藉由利用丨5 k e ν之能量注 入碟離子’同時使用該等絲獻4紗5、該間極電極似 1〇该等側壁43作為遮罩來控制該摻雜量至7xl〇15cm·2，n+擴散 區72S，72A，72B，72C被形成在對應言亥露出的形成區螭 該等露出部分71AnC之部分。在完成離子注人後，該等 光阻劑P4與P5被除去，且注人到該基材辦的該等雜質係 藉由執行於'氮大氣中在1_。<：下的熱退火約1〇秒而被活 15 化。 鲁 ，考第9(c)圖’在執行光微影以形成一光阻劑之薄膜在 &表面上後，該光阻劑被仿製成一預定形狀以便形成僅 - 曝露該沒極形成區D之露出部分7職光阻劑Ρ6β藉由利用 60 keV之能量注入硼離子，同時使用該光阻劑％作為遮罩 0來，制該摻雜量l3xl〇13cm-2，一p+擴散區74被形成在該〆 擴。政區72B的下部。在此情況下，該p+擴散區74被形成以便 在該'罙度方向上部分重疊該下壓的n+擴散區72B。一非常窄 的空之層被形成在該n+擴散區72B與該p+擴散區74中的pn 接面。在完絲子注人後，該等光阻劑p6被除去，且注入 20 1364835 到該基材40中的該等雜質係藉由執行於一氮大氣中在1〇〇〇 °CT的快速熱退火(1^八)約10秒而被活化。 如第9(d)圖所示，在完成CVD以形成一矽氧化薄膜在 該全部表面上後，光微影及蝕刻被執行以仿製該矽氧化薄 5 膜來形成形狀完全相同於第9(b)圖所示之該等光阻劑P4與 P5之氧化薄膜P7與P8。矽化物層75G，75S，75A，75B與75C 然後被形成在該等閘極電極的表面上並於該基材4〇之該等 表面中在該露出的源極形成區S與該等露出部分71八，71B 與71C’該等氧化薄膜P7與抑當作矽化物塊並且被該等氧化 10薄膜p7與P8所遮蔽的區域當作一鎮流電阻器，形成在該p+ 擴散區74之上的該矽化物層75B被耦接至該輸入/輸出墊 10。即’形成於該露出部分71B之該石夕化物層75B當作該汲 汲電極。形成於該源極形成區3之該矽化物層75S被耦接至 5亥地電位Vss的佈線。這形成了該ESD保護驅動器電路7〇。 15 本實施例具有以下所述的優點。 (1) 在相同如該第一與第二實施例之方式下由於在緊 接形成在當作該汲極電極之該矽化物層75B下面的該n+擴 散區72B與該p擴散區_ρη接面的低電壓而一累增崩潰 發生。比起該習知技藝的半導體裝置，此降低了用於啟動 20該寄生雙極電晶體Tpl操作的電壓。 (2) 該等光阻劑P6與該等氧化薄膜卩了與別的該等圖案 被設定以使得該P+擴散區74只緊接被形成在當作該沒極電 極的石夕化物層75B下面，儘可能寬地緊接在該耗物層75B 下面。即，該光阻劑P6及該等氧化薄膜P7與P8的該等圖案 21 1364835 被叹疋以便緊接在該矽化物層75B下面，形成實質上具有在 違側向上相同如該石夕化物層75B的形狀與大小的〆擴散區 74。這獲得了相同如該第一實施例之優點。 一種包含本發明一第四實施例之ESD保護驅動器電路 5 9〇的半導體裝置80現將參考第10至第12圖來說明。為避免 几餘’相似或相同的參考數字係給予相同如第4至第9圖所 示之该等對應組件的那些組件。此組件將不被詳細說明。 如第10圖所示，該半導體裝置8〇包含一輸入/輸出墊 10、一内部電路2〇、及一耦接至一在該輸入出/輸出墊1〇與 10該内部電路2〇之間的節點之ESD保護驅動器電路90。該ESD 保護驅動器電路90包含多數個串聯耦接的靜電放電元件 M2 ’其係彼此並聯耦接。在每個串聯耦接的靜電放電元件 M2中’一N通道MOS電晶體T1A與一 N通道MOS電晶體T1B 被串聯耦接，且該等N通道MOS電晶體與一鎮流電阻器R被 15 串聯輕接。 當使用兩種輸入/輸出信號電壓，例如，3.3 V與5 V的 該串聯耦接的靜電放電元件M2時，兩個電晶體通常係根據 該低輪入/輸出信號電壓（例如，3.3 V)被設計。於使用期間， 該閘極電壓Vgl (3.3 V)，其是接近該低輸入/輸出信號電 2〇 厭 & ’被施加至耦接至該輸入/輸出墊之該電晶體T1A的閘 極。其源極被耦接至該地電位Vss之佈線之電晶體T1B的閘 極可被耦接至該地電位Vss之佈線或一預緩衝器的輸出 端°在此一結構中，即使5.0 V的一信號電壓被施加至該輸 Λ/輪出墊10,該電晶體T1A之閘極電壓Vgl為3_3 V。於是， 22 1364835 該沒極-閘極電麼為1.7 V且是低的’並且該電晶體τι a的閘 極氧化薄膜將不被損害。因此，該串聯輕接的靜電放電元 件M2係可應用至兩種的輸入/輸出信號電壓，3.3 V與5.0 V。 如第11圖所示，該ESD保護驅動器電路90包含經由閘 5極氧化薄膜91配置在該基材40上之該電晶體τΐA的一第一 閘極電極92A及該電晶體T1B的一第二閘極電極92B。一石夕 化物層96G被形成在該第一與第二閘極電極92A與92B的表 面上，一侧壁93被形成在該第一與第二閘極電極92A與92B 的每個侧表面上，由if擴散區所形成的LDD區94S，94N與 10 94D被形成於該基材40以使得該第一與第二閘極電極92Α 與92Β被定位在其間，該等LDD區94S，94Ν，94D被形成於 該基材40中的一源極形成區S，一節點形成區Ν及一汲極形 成區D。另外，η+擴散區95S，95N與95D分別被形成在該LDD 區94S的内側’該LDD區94N的内側及該LDD區94D的内 15 側。該節點形成區N的n+擴散區95N當作一在該等電晶體 T1A與T1B之間的節點E (見第1〇圖）並當作該電晶體T1A的 >及極區與該電晶體T1B的源極區。 一源極電極96S、一矽化物層96N、及一汲極電極96D 分別完全地或部分地被形成於該等n+擴散區95S，95N與 20 95D的表面，在不形成有該等側壁93的部分。明確地，該源 極電極96S被形成於該源極形成區S中相鄰於該第二閘極電 極92B之側壁93之該n+擴散區95S的全部露出表面》該矽化 物層96N被形成在該等閘極電極92A與92B之侧壁93間之該 節點形成區N中該η擴散區95N的全部露出表面中，該沒極 23 1364835 電極96D被形成在該n+擴散區95D中與該第一閘極電極92A 之側壁93隔開的一局部區域，一矽化物塊區97被形成在該 汲極電極96D與該侧壁93之間其中一矽化物層不被形成，該 矽化物塊區97當作該鎮流電阻器r。 5 另外’一P+擴散區98被形成在緊接在該汲極電極96D下 面的區域中之汲極形成區D中的該n+擴散區95D之下部。如 第12圖所示，該p+擴散區98儘可能寬地被形成於該汲極形 成區D中在除了該側壁93與該矽化物塊區97以外的部分。在 該繪示的範例申，該p+擴散區與該汲極電極96D在側向上實 10質上具有相同的形狀與大小。換言之，該p+擴散區98係與 該汲極電極96D成直線。如第u圖所示，該p+擴散區98具有 一雜質濃度其被控制成為高於該基材4〇的雜質濃度。因 此，一窄於在該基材40之該n+擴散區95D與該p-擴散區之卯 接面的空乏層之空乏層被形成於該n+擴散區95D與該？+擴 15 散區98的pn接面中。 金屬佈線W1，經由接觸孔H1，被耦接至每個電晶體 T1A的汲極電極96D (見第12圖），且該金屬佈線W1被耦接 至該輸入/輪出墊金屬佈線界2經由接觸孔耦接至 每個電晶體Τ1Β的源極電極96S (見第12圖），且該地電位 20 Vss被施加至該金屬佈線W2。如第12圖所示，每個電晶體 T1A的第-閘極電極95A，經由一接觸孔H4，油接至金屬 佈線W4 ’並且該閘極電壓％卜經由該金屬佈線—，被施 加至該第-閘極電極9 2 A。該閘極電壓v g!於正常操作期間 被設定至，例如’ 3.3 V。每個電晶體T1B的第二閘極電極 24 1364835 92B，經由一接觸孔H5 ’被耦接至金屬佈線w，且間極電 壓Vg2 ’經由該金屬佈線…，被施加至該第二間極電極 92B。每個電晶體T1B的第二閘極電極92B，於正常操作期 間可被耦接至δ玄地電位Vss的佈線或該預緩衝器的輸出 5 端。 該半導體裝置80之操作現將說明。 §由於靜電放電或此類者的一ESD浪湧被施加至該半 導體裝置80的輸入/輸出墊1〇時，一累增崩潰發生在該基材 4〇的η·擴散區94D與該p擴散區的pn接面且在該n+擴散區 10 95D與該p+擴散區98的pn接面。另外，一電洞電流Ibh2被供 應至該基材40。結果，一包含該基材4〇之p-擴散區、該第一 電晶體T1A的n+擴散區95D、及該第二電晶體T1B的n+擴散 區95S之寄生雙極電晶體Tp2變成電性導通的。因為一窄空 乏曾被形成於該η+擴散區95D與該ρ+擴散區卯的印接面，所 15以由於低電壓的一累增崩潰發生。於是，該寄生雙極電晶 體Τρ2亦在一低電壓下變成電性導通的。當該寄生雙極電晶 體Τρ2變成電性導通時，一大電流在該η+擴散區95d與該η+ 擴散區95S之間流動。這將施加至該輸入/輸出墊1〇的ESD 浪湧釋放至該地墊位Vss的佈線並且防止了 eSD浪湧被施 20 加至該内部電路20。 在該半導體裝置80中，關於當該寄生雙極電晶體Τρ2 之基極長度Lb (見第12圖）近似為0·97 μηι且該閘極寬度W (見第12圖）為360 μιη時的ESD電阻’於在該硼離子注入前的 一機器模式(ΜΜ)測試，該反抗電壓為120 V。發明人發現 25 I3〆 到於該MM測試，藉由利用60 keV之能量注入棚離子，同時 控制該摻雜量至3xl013cnT2 ’該反抗電壓提升至280 V。發 明人亦發現到，於硼離子注入前的人體模型（HBM)之2600 V的反抗電壓大大地提升該反抗電壓為4000 V或高於在離 5 子注入後的一HBM測試。該寄生雙極電晶體Tp2係依照該 基材40中的ρ_擴散區、該第一電晶體τΐΑ的該η+擴散區 • 95D、及該第二電晶體Τ1Β的該η+擴散區95S所配置。於是， ' 該基極長度Lb變成等於該第一與第二閘極電極92Α與92Β φ 之0.36 μηι的閘極長度與該節點形成區N之0.25 μιη的距離 1〇 之總值。 現將參考第13圖來討論一種用於製造該半導體裝置8〇 之方法。 首先’參考第13(a)圖’該第一閘極電極92Α與第二閘 極電極92Β，經由該等閘極氧化薄膜91，係彼此隔開形成在 15 該基材4〇的表面上。使用該第一閘極電極92Α與該第二閘極 電極92Β作為一遮罩，藉由利用1〇 keV之能量注入钟離子， 同時控制該摻雜量至lxl〇15cm-2，該等LDD區94S，94N，94D 分別被形成於該源極形成區S、該節點形成區N、及該沒極 . 形成區D。然後，CVD被執行以形成一具有約13〇 nm之厚 20度的矽氧化薄膜在全部表面上。然後，非等向性蝕刻被執 行在該矽氧化薄膜上以形成每個閘極電極92A，92B的侧 壁。使用該等閘極電極92A與92B及該側壁93作為一遮罩， 藉由利用15 keV之能量注入磷離子，同時控制該摻雜量至7 xl〇15cm·2 ’該等n+擴散區95S，9州與950分別被形成於該 26 1364835 源極形成區s、該節點形成區N、及該沒極形成㈣。 參考第13(b)圖，在完成光微影以形成一光阻劑薄膜在 該全部表面上後，該光阻劑被仿製成—預定形狀以便形成 一僅露出部分的沒極形成區D的光阻納。使用該光阻劑 5 P9作為-遮罩，藉由利祕keV之能量注入硼離子⑺+)，同 時控制該掺雜量至3xl〇】W2，該p+擴散區98被形成在該露 出的汲極形成區D中的n+擴散區95D之下部。在此情況下， 該P+擴散區98被形成以便重疊在該深度方向上壓的n+擴散 區95D的下端。在離子注入後，該光阻劑p9被除去，且雜質 10被注入到該基材40中並藉由在一氮大氣中執行在1〇〇〇β(：之 RTA約10秒而活化。
參考第13(c)圖，在完成CVD以形成一矽氧化薄膜在該 全°卩表面上後，光微影與餘刻被執行以便仿製該>6夕氧化薄 膜並形成一當作一用於覆蓋相鄰於該第一閘極電極92A之 15側壁93的部分n+擴散區之矽化物塊的氧化薄膜P10。一矽化 物層然後被形成在每個閘極電極92A ’ 92B上並於該等n+擴 散區95 ’ 95N與95D的表面，在不形成有該氧化薄膜P10的 部分。形成在該等形成的矽化物層之n+擴散區955之表面上 的矽化物層當作該源極電極96S，且形成在該n+擴散區95D 2〇 之表面上’在該P+擴散區98的上區域之矽化物層當作該汲 極電極96D。該等接觸孔H1 (見第12圖）被形成於該汲極電 極96D的上表面’且該汲極電極96D，藉由形成在該等接觸 孔H1中的金屬佈線wi (見第11圖），被耦接至該輸入/輸出 墊10 °該等接觸孔H2 (見第12圖）被形成於該源極電極96S 27 1364835 的上表面，且該源極電極96S，藉由形成在該接觸孔H2中的 金屬佈線W2 (見第12圖），被耦接至該地墊位Vss的佈線。 這形成了該ESD保護驅動器電路70。 本實施例具有以下所述的優點。 5 (1)由於在緊接形成該汲極電極96D下面的該n+擴散 區95D與該p+擴散區98的pn接面之低電壓，一累增崩潰發 生。因此，用於啟動該寄生雙極電晶體Tp2操作的電壓變低。 (2)該等光阻劑Ρ9與該氧化薄膜Ρΐ〇的該等圖案被設 疋以便只緊接在該汲極電極96D且儘可能寬地被形成該ρ+ 10擴散區98。在該繪示的範例中，該光阻劑ρ9及該氧化薄膜 Ρ10的該等圖案被設定以便緊接在該矽化物層75Β下面形成 該Ρ擴散區98,以使得該ρ+擴散區與該汲極電極96D實質上 具有在該侧向上相同的形狀與大小。因此，相同如該第一 實施例之優點被獲得。 15 對於嫻熟該技藝者應顯而易見的是，本發明在不脫離 發明之精神或範圍下，係可以許多其它特定形式來實施。 該石夕化物塊區與該汲極電極的形狀並不特別被限制。 例如，該形狀可被改變如第14圖所示。第14圖顯示第9圖所 不的第三實施例之修改。明確地，該等三個形成於第9圖所 2〇示之汲極形成區13中的n+擴散區72A，72B與72C可被修改為 一單一 n+擴散區72D。 於该第一、第三、及第四實施例中該汲極形成區D的該 η擴散區之形成可被省略^在此情況下，該p+擴散區可被緊 接形成在該沒極電極下面以便接觸該η.擴散區的下端。另 28 新的n+擴散區可被形成在該p+擴散區下面。 在該第―、第三、及第四實施例中，該等p+擴散區55， 98係可藉由在形成該等n+擴散區45D，72B，95D前注 Λ’離子來形成。 在"亥第一實施例中，該等絕緣薄膜62Α與62Β被用來做 | 極電極42與該側塊區67的該等側壁。然而，該閘極
、極42與該侧塊區67的該等侧壁可分開被形成。在此一情 較佳的是光微影被執行以仿製光阻劑並形成一遮罩 用來形成該Ρ+擴散 區 63D。 極5亥第一與第二實施例中，該矽化物層可被形成在該閘 、、電極42的表面上。在此一情況下，該氧化薄膜ρ2之圖案 Ί被修改以露出該閘極電極42。 ^ 於該第三實施例中的第9(d)圖之步驟，該矽化物層可與 15
外於覆蓋該閘極電極42之氧化薄膜分開地被形成。另 夕化物層可與用於覆蓋該源極形成擴散區的 氣化薄膜分開地被形成。 於5亥第四實施例中的第13(c)圖之步驟，該氧化薄膜P10 圖案了被修改以覆蓋該節點形成區N甲的該第一與第二 閑極電極92A與92B及該n_擴散區94N。選擇上，該氧化薄 膜1"10可具有相同如該光阻劑P9的圖案，且該矽化物層係可 使用該氧化薄膜作為一遮罩來形成。 在以上實施例中，硼離子被注入以形成該〆擴散區。 而，只要p型不純離子被使用，本發明並不限於此一方式。 在以上實施例中，該等電晶體ΤΙ，T1A，T1B為N通道 29 1364835 MOS電晶體，但可被改變為1>通道]^〇5電晶體。 本範例與實施例是被認為說明的而非限制的，且發明 並不被限於此處所給予之細節，而可在該等依附之申請專 利範圍的範圍與等效中被修改。 5 【囷式簡單說明】 第1圖是習知技藝中的一半導體裝置之電路圖； 第2圖是該習知技藝半導體裝置的一橫截面圖； 第3圖是該習知技藝半導體裝置的一平面圖； 第4圖是一根據第一實施例的一半導體裝置之電路圖； 1〇 第5圖是根據該第一實施例之該半導體裝置的橫截面 Γ^Ι · 圖， 第6圖是根據該第一實施例之該半導體裝置的平面圖； 第7(a)至第7(d)圖是繪示一用於製造根據該第一實施 例的半導體裝置之程序的橫截面圖； 15 第8(a)至第8(d)圖是繪示一用於製造一根據一第二實 施例的半導體裝置之程序的橫截面圖； 第9(a)至第9(d)圖是繪示一用於製造一根據一第三實 施例的半導體裝置之程序的橫截面圖； 第10圖是一根據一第四實施例的半導體裝置之電路 20 圖； 第11圖是一根據該第四實施例之半導體裝置的橫截面 圖； 第12圖是一根據該第四實施例之半導體裝置的平面 圖； 30 1364835 第13(a)至第13(c)圖是繪示一用於製造根據該第四實 施例的半導體裝置之程序的橫截面圖；及 第14圖是一修改的半導體裝置之橫截面圖。 【主要元件符號說明 1…半導體裝置 10.. .輸入/輸出墊 20.. .内部電路
30.. . ESD保護驅動器電路 40.. ·基材 41…閘極氧化薄膜 42.. .閘極電極 43.. .側壁 445.. .LDD區/n_擴散區 44D...LDD區/n_擴散區
61D...N型擴散區 62.. .氧化薄膜 62A...絕緣薄膜 62B...絕緣薄膜 635.. .p+擴散區 63D…p+擴散區 64S…n+擴散區 64D…n+擴散區 655.. .n+擴散區 65D...n+擴散區 45S.. .n+擴散區/源極區 66S...源極電極 45D...η擴散區/汲名&區 66D.及電極 50.. .源極電極 51.. .汲極電極 52.. .石夕化物塊區 55…p擴散區 60.. . ESD保護驅動器電路 61S...N型擴散區 67.. .石夕化物塊區 70.. . ESD保護驅動器電路 71A,71B,71C...露出部分 725.. .n+擴散區 72人723,72(：，720一11+擴散區 74.. .p+擴散區 31 1364835 75A,75B，75C，75Q75S...矽化物層 145D...沒極區 80...半導體裝置 90.. .ESD保護驅動器電路 91.. .閘極氧化薄膜 92A...第一閘極電極 92B...第二閘極電極 93.. .側壁 94S,94N，94D..,LDD 區 95S,95N,95D...n+擴散區 96Q96N··.矽化物層 965.. .源極電極 96D...沒極電極 97.. .矽化物塊區 98…p+擴散區 100.. .半導體裝置 110.. .輸入/輸出墊 120.. .内部電路 130.. .ESD保護驅動器電路 140…糾 142…閘極電極 145S. ·.源極i區 150.. .源極電極 151…及極電極 152.. .石夕化物塊區
Ml...單一閘極靜電放電元件 M10…單一閘極靜電放電元件 T1...N通道電晶體 ΤΙ A,T1B...N通道MOS電晶體 T10...N通道MOS電晶體 TplTp2.·.寄生雙極電晶體 R...鎮流電阻器 Ρ1…光阻劑 Ρ2.··氧化薄膜 Ρ3，Ρ4，Ρ5，Ρ6...光阻劑 Ρ7，Ρ8…氧化薄膜 Ρ9...光阻劑 Ρ10...氧化薄膜 W10."線路 W1-W5...金屬佈線 Η1-Η5…接觸孔 Vss...地電位 32 1364835
Vg，Vgl...閘極電壓 S... Ibhl...放電電流 D·. Ibh2...電洞流 N.· E...節點 Lb. C...箭頭 源極形成區 .汲極形成區 .節點形成區 ..基極長度
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Claims (1)

1364835 1〇|手〇丨月日修(堯)贫 ___ 第97105898號申請案修正本 101.01.05. | 十、申請專利範圍： 1. 一種靜電放電保護裝置，包含有： 一基材； 一形成在該基材上的問極電極； 5 形成於該基材中之一第一導電型之第一擴散區及該 第一導電型的一第二擴散區，以該閘極電極設在該第一 擴散區及該第二擴散區之間； 一第一矽化物層，係形成在該第一擴散區的一表面中 的一局部區域，該第一矽化物層被電性耦接至一施加有 10 信號電壓的電極墊； 一形成在該閘極電極與該第一矽化物層之間的矽化 物塊區，而作為一鎮流電阻器；及 一第三擴散區，係形成在該第一矽化物層下面以便部 分重疊該第一擴散區的一下端，其中： 15 該第三擴散區與該第一矽化物層在一侧向上實 質上具有相同的形狀與大小； 該第三擴散區與一在該閘極電極下面且位在相 同如該第三擴散區之深度的部分含有不同於該第一導電 型之第二導電型的雜質；及 20 該第三擴散區具有一被控制成為高於在該閘極 電極下面且位在相同深度之該部分的雜質濃度。 2. 如申請專利範圍第1項所述之靜電放電保護裝置，更包 含有： 一形成在該閘極電極的一側面上的側壁絕緣薄膜，其 34 1364835 $"^7105898號申請案修正本 101.01.05. 中該矽化物塊區被連續形成在該第一側壁絕緣薄膜與該 第一矽化物層之間。 3.如申請專利範圍第1項所述之靜電放電保護裝置，更包 含有.· 5 —形成在該第一閘極電極的一側面上的第一側壁絕 ' 緣薄膜，其中該矽化物塊區係與該第一側壁絕緣薄膜隔 ' 開；及 • 一形成於該第一擴散區之表面中，在該矽化物塊區與 ^ 該第一側壁絕緣薄膜之間的第二矽化物層。 10 4.如申請專利範圍第1項所述之靜電放電保護裝置，更包 含有： 一形成在該矽化物塊區上的絕緣薄膜。 5. 如申請專利範圍第1項所述之靜電放電保護裝置，更包 含有： 15 —形成在該第三擴散區下面且含有該第一導電型之 雜質在一被控制成為高於該第一擴散區的雜質濃度之擴 ^ 散區。 6. 如申請專利範圍第1項所述之靜電放電保護裝置，更包 含有： 20 —形成於該第二擴散區的一表面中之第三矽化物層。 7. 如申請專利範圍第1項所述之靜電放電保護裝置，更包 含有： 一形成在該閘極電極上的第四石夕化物層。 8. 如申請專利範圍第1項所述之靜電放電保護裝置，其中 35 第97105898號申請案修正本 101.01.05. 一驅動器電路之功能被包含。 9.一種靜電放電保護裝置，包含有： 一基材； 一形成在該基材上的第一閘極電極； 一在該基材上與該第一閘極電極隔開的第二閘極電 極； 一形成於該基材中，在該第一閘極電極與該第二閘極 電極之間的第一導電型之節點區； 該第一導電型之第一擴散區及該第一導電型的一第 二擴散區，係形成於該基材中以使得該第一閘極電極、 該苐二閘極電極、及該郎點區被設在其間； 一第一石夕化物層，係形成在該第一擴散區的一表面中 的一局部區域，在一第一閘極電極側，該第一石夕化物層 被電性耦接至一施加有信號電壓的電極墊； 一形成在該第一閘極電極與該第一矽化物層之間的 矽化物塊區，而作為一鎮流電阻器；及； 一第三擴散區，係形成在該第一矽化物層下面以便部 份重疊該第一擴散區的一下端，其中： 該第三擴散區與該第一矽化物層在一側向上實 質上具有相同的形狀與大小； 該第三擴散區與一在該第一與第二閘極電極每 一個下面，且位在相同如該第三擴散區之深度的部分含 有不同於該第一導電型之第二導電型的雜質；及 該第三擴散區具有一被控制成為高於在該第一 1364835 5 • 第97105898號申請案修正本 101.01.05. 與第二閘極電極每一個下面，且位在相同深度之該部分 的雜質濃度。 10. 如申請專利範圍第9項所述之靜電放電保護裝置，更包 含有： 一形成在該第一閘極電極的一侧面上的第一側壁絕 緣薄膜，其中該矽化物塊區被連續形成在該第一側壁絕 緣薄膜與該第一矽化物層之間。 11. 如申請專利範圍第9項所述之靜電放電保護裝置，包含 一驅動器電路之功能。 10 12. —種半導體裝置，包含有： 一電極墊； 一電性耦接至該電極墊之内部電路；及 如申請專利範圍第1項所述之該靜電放電保護裝 置，係耦接至一在該電極墊與該内部電路之間的節點。 15 • 13. —種半導體裝置，包含有： 一電極墊； 一電性耦接至該電極墊之内部電路；及 如申請專利範圍第10項所述之該靜電放電保護裝 置，係耦接至一在該電極墊與該内部電路之間的節點。 20 14,一種用於製造一靜電放電保護裝置之方法，該方法包含 步驟有： 形成一閘極電極在一基材上； 利用該閘極電極作為一遮罩，藉由注入第一導電型的 不純離子，形成一第一擴散區與一第二擴散區在該基材 37 101.01.05. H 97105898 號 中，該閘極電極是位在該第一擴散區與該第二擴散區之 間； 形成一抗蝕劑圖案以便暴露在該第一擴散區的一表 面中的一第一局部區域，該第一局部區域係與一形成在 該閘極電極的一側面上的第一側壁絕緣薄膜隔開； 利用忒抗蝕劑圖案作為一遮罩，藉由注入不同於該第 導電型之第二導電型的不純離子，形成__第三擴散區 在該基材中的第一擴散區下方； 形成-絕緣薄膜以便露出該第一擴散區之該表面中 的-第二局部區域，該第二局部區域是位在該第三區域 之上並至少包含該第-局部區域的—部分，其中由該絕 緣薄膜所覆蓋之部分該第—擴散區作為―鎮流電阻器； 及 。 和用mi膜作為—遮罩，形成—⑦化物層於該第 擴放區之路出的第二局部區域中，使得該第三擴散區 與該石夕化物層在-側向上實質上具有相同的形狀與大 ，J、〇 b·如申請專利範圍第14項所述之靜電放電保護裝置製造 方法，更包含有： 在形成該魏物層之前，利用該絕緣薄膜作為__遮 罩’藉由注入該第-導電型的不純離子，形成該第一導 電型的另—個擴散區在該第三擴散區下面。 如申味專利111圍第14項所述之靜電放電保護裝置製造 方法，其中： 101.01.05. ~| g7971 〇58~98~^φ~^ # j£ A • §玄閘極電極包含一第一閘極電極、一與該第一閘極電 極隔開的第二閘極電極、及一形成於該基材中在該第一 閘極電極該第二閘極電極之間的節點區。 17.—種用於製造靜電放電保護裝置之方法該方法包含步 驟有： 形成一閘極電極在一基材上； 利用該閘極電極作為一遮罩，藉由注入第一導電型的 不純離子，形成一第一擴散區與一第二擴散區在該基材 中，該閘極電極是位在該第一擴散區與該第二擴散區之 間； 形成一側壁絕緣薄膜在該閘極電極的一側面上； 利用該閘極電極與該側壁絕緣薄膜作為一遮罩，藉由 注入該第—導電型的不純離子，分別形成-第四擴散區 與一第五舰區在該基材巾之該第—擴散區與該第二擴 散區下面； 形成一抗蝕劑圖案以便暴露在該第一擴散區的一表 面中的n部區域，該第—局部區域係與形成在該 閘極電極之側面上之與該第一侧壁絕緣薄膜隔開； 利用該抗蝕劑圖案作為一遮罩，藉由注入不同於該第 -導電型之第二導電型的不純離子，形成—第三擴散區 在該基材中該第四擴散區下方； 形成-絕緣薄膜，用以露出該第一擴散區之該表面中 的-第二局部區域，該第二局部區域纽在該第三區域 之上並至少包含該第-局部區域的—部分，其中由該絕 緣薄膜所覆蓋之部分該第—擴散區作為—鎮流電阻器； 及 一利用該絕緣薄膜作為一遮罩，形成一石夕化物層於該第 擴政區之路出的第二局部區域中，使得該第三擴散區 與該矽化物層在一側向上實質上具有相同的形狀與大 /J\ 〇 如申叫專㈣圍第Π項所述之靜電放電保護裝置製造 方法，其中： 10 -亥閘極電極包含—第_閘極電極、—與該第—問極電 極隔開的第二閘極電極'及-形成於該基材中在該第-閘極電極該第二閘極電極之間的節點區。 之方法’該方法包含步 19·一種用於製造靜電放電保護裝置 驟有： 形成一閘極電極在一基材上； 利用該閘極電極作為一遮罩，藉由注入第一導電型的 不純離子，形成-第—擴散區與—第二擴散區在該基材 中’該閘極電極是位在該第—擴散區與該第二擴散區之 間； 形成-第-側壁絕緣薄膜在該閘極電極的_側面上; 形成-抗勉劑圖案，用以暴露在該第一擴散區的一表 面中的-局部區域，該局部區域係與該第—側壁絕緣薄 膜隔開； 利用該抗飯劑圖案作為-遮罩，藉由注入不同於該第 -導電型之第二導電型的不純離子，在—更深於該第一 40 1364835 |~^7105898號申請案修正本 101.01.05. 擴散區之位置形成一第三擴散區； 利用該抗蝕劑圖案作為一遮罩，藉由注入該第一導電 型的不純離子在一較淺於該第三擴散區之位置形成一第 六擴散區， 5 形成一絕緣薄膜，用以露出該第六擴散區，其中由該 ' 絕緣薄膜所覆蓋之部分該第一擴散區作為一鎮流電阻 器；及 ’ 利用該絕緣薄膜作為一遮罩，形成一矽化物層於該第 ^ 六擴散區的一露出表面，使得該第三擴散區與該矽化物 10 層在一側向上實質上具有相同的形狀與大小。 20.如申請專利範圍第19項所述之靜電放電保護裝置製造 - 方法，其中： 該閘極電極包令—第一閘極電極、一與該第一閘極電 極隔開的第二閘極電極、及一形成於該基材中在該第一 15 閘極電極該第二閘極電極之間的節點區。 41
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