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JPH11126899A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11126899A
JPH11126899A JP9289641A JP28964197A JPH11126899A JP H11126899 A JPH11126899 A JP H11126899A JP 9289641 A JP9289641 A JP 9289641A JP 28964197 A JP28964197 A JP 28964197A JP H11126899 A JPH11126899 A JP H11126899A
Authority
JP
Japan
Prior art keywords
layer
gate electrode
protection structure
semiconductor
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9289641A
Other languages
English (en)
Inventor
Shigenobu Maeda
茂伸 前田
Yuichi Hirano
有一 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9289641A priority Critical patent/JPH11126899A/ja
Priority to TW087104451A priority patent/TW374945B/zh
Priority to US09/061,249 priority patent/US6204536B1/en
Priority to KR1019980017027A priority patent/KR100297067B1/ko
Priority to DE19824242A priority patent/DE19824242A1/de
Priority to FR9807304A priority patent/FR2770030B1/fr
Publication of JPH11126899A publication Critical patent/JPH11126899A/ja
Priority to US09/576,233 priority patent/US6429079B1/en
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 コンタクトホールの形成時に発生するソース
・ドレイン層のオーバーエッチングを防止するととも
に、ソース・ドレイン層の面積を増やすことなくサージ
電圧の電圧降下が可能なシリサイドプロテクション構造
を有した半導体装置およびその製造方法を提供する。 【解決手段】 ＭＯＳトランジスタの活性領域ＡＲを規
定するとともに、フィールド分離構造を構成するＦＳゲ
ート電極１０が矩形環状をなすように形成され、当該Ｆ
Ｓゲート電極１０および活性領域ＡＲの上部には、ＦＳ
ゲート電極１０を２分するようにＭＯＳトランジスタの
ゲート電極２０が形成されている。ゲート電極２０の両
側面の外側に位置する活性領域ＡＲには、それぞれシリ
サイドプロテクション構造ＰＳ１が配設され、当該シリ
サイドプロテクション構造ＰＳ１の周囲はＳ／Ｄ層３０
であり、その上部にはシリサイド膜ＳＦ１が形成されて
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にシリサイドプロテクションを必
要とするＭＯＳトランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】ロジックＬＳＩ（大規模集積回路）など
に使用されるトランジスタにおいては、ソース／ドレイ
ン領域の寄生抵抗およびポリシリコンゲート電極の配線
抵抗を同時に低減するために、ソース・ドレイン層およ
びポリシリコンゲート電極の表面に、選択的、自己整合
的にシリサイド膜を形成するサリサイド（Salicide : s
elf-aligned silicide）技術を用いる。
【０００３】シリサイド膜は寄生抵抗や配線抵抗を低減
するとういう利点を有しているが、一方で、シリサイド
膜の形成が望ましくない現象をもたらす場合もある。そ
の場合には、シリサイド膜の形成を望まない部分におい
て、シリサイド膜の形成を防止するシリサイドプロテク
ション膜を形成することで対処している。
【０００４】次に、シリサイド膜を形成することによる
問題点およびシリサイドプロテクション膜について説明
する。まず、図３５に半導体集積回路の一例として、イ
ンバータ回路Ｃ２とそれを保護する保護回路Ｃ１とを示
す。
【０００５】保護回路Ｃ１は、ＰチャネルＭＯＳトラン
ジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とを直
列に接続して構成され、両者を接続するノードＮＤ１に
入力パッドＰＤが接続されている。ＰチャネルＭＯＳト
ランジスタＰ１のゲート電極は電源電位（Ｖｃｃ）に接
続され常時ＯＦＦ状態となっている。ＮチャネルＭＯＳ
トランジスタＮ１のゲート電極は接地電位に接続され常
時ＯＦＦ状態となっている。
【０００６】インバータ回路Ｃ２は、ＰチャネルＭＯＳ
トランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２
とを直列に接続して構成され、両者の接続ノードＮＤ２
は図示しない他の回路に接続されている。そして、Ｐチ
ャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳ
トランジスタＮ２のゲート電極は保護回路Ｃ１のノード
ＮＤ１に接続されている。
【０００７】ここで、入力パッドＰＤからサージ電圧が
入力した場合、すなわちＥＳＤ（Electro Static Disch
arge）が生じた場合を想定する。サージ電圧は通常のＭ
ＯＳトランジスタの動作電圧に比べてはるかに高い電圧
であるので、保護回路Ｃ１がなければ、サージ電圧はイ
ンバータ回路Ｃ２のＰチャネルＭＯＳトランジスタＰ２
およびＮチャネルＭＯＳトランジスタＮ２のゲート電極
に印加され、両者のゲート絶縁が破壊される恐れがあ
る。しかし、保護回路Ｃ１の存在により、サージ電圧が
印加されると、ＰチャネルＭＯＳトランジスタＰ１およ
びＮチャネルＭＯＳトランジスタＮ１のソース・ドレイ
ン間がブレークダウンして電流が流れ、インバータ回路
Ｃ２にサージ電圧が印加されるのを防止できる。
【０００８】しかしながら、保護回路Ｃ１において、非
常に大きなサージ電圧がソース・ドレイン間に加わった
場合、保護回路Ｃ１中のＰチャネルＭＯＳトランジスタ
Ｐ１またはＮチャネルＭＯＳトランジスタＮ１が破壊し
てしまう。この破壊時のサージ電圧をＥＳＤ耐圧と呼
び、なるべく大きな値に設計することが望まれる。とこ
ろが、ソース・ドレイン層の表面にシリサイド膜が形成
されていると、ＥＳＤ耐圧が低下する可能性がある。
【０００９】図３６にＭＯＳトランジスタＭ１の平面構
成を示す。ＭＯＳトランジスタＭ１は細長形状のゲート
電極ＧＥを中央に配設し、その短手方向の両外側にソー
ス・ドレイン層ＳＤが配設され、ソース・ドレイン層Ｓ
Ｄの表面にはシリサイド膜ＳＦが形成された構成となっ
ている。
【００１０】図３６に示す領域Ａの拡大図を図３７に示
す。シリサイド膜ＳＦは一般に多結晶構造であり、図３
７に示すように大小のシリサイドの結晶粒子ＧＲで構成
されている。従って結晶粒界においては各粒子の形状が
反映され、起伏を有している。これは、ゲート電極ＧＥ
の端縁部に沿ったシリサイド膜ＳＦの端縁部においても
同様であり、図３７に示すように、ゲート電極ＧＥを間
に挟んで結晶粒子ＧＲが対向している。このような構造
において、サージ電圧が印加されると、ゲート電極ＧＥ
の両側の結晶粒子ＧＲの突起部間（矢示間）にサージ電
流の集中が起こり、その部分が集中的に破壊されて、Ｍ
ＯＳトランジスタの動作が不良となり保護回路としての
機能が失われる。このような理由から、保護回路のソー
ス・ドレイン層の表面にはシリサイド膜を形成しないこ
ととし、その代わりに、シリサイドプロテクション膜を
形成するものである。
【００１１】次に、図３８を用いて、シリサイドプロテ
クション膜を形成したＭＯＳトランジスタＭ２の構成に
ついて説明する。
【００１２】図３８に示すように、ゲート電極ＧＥおよ
びゲート電極ＧＥの近傍のソース・ドレイン層ＳＤの表
面上にはシリコン酸化膜（ＳｉＯ2）で構成されるシリ
サイドプロテクション膜ＳＰが形成されており、シリサ
イドプロテクション膜ＳＰの上部にはシリサイド膜ＳＦ
は形成されていない。このような構成とすることによ
り、シリサイド膜ＳＦの端縁部とゲート電極ＧＥの端縁
部との間の距離が広くなる。従って、シリサイド膜ＳＦ
端縁部の形状が、起伏の連続した形状であって、サージ
電流が突出した部分に集中しようとしても、低ドープド
レイン領域（図示せず）やソース・ドレイン層を長い距
離に渡って通過しなくてはならないので拡散することに
なり、また、比較的抵抗値の高い低ドープドレイン領域
を通過する際に電圧降下を起こすなどしてＭＯＳトラン
ジスタの破壊が防止されることになる。
【００１３】
【発明が解決しようとする課題】以上説明したように、
シリサイド膜ＳＦを形成することで不具合が発生するＭ
ＯＳトランジスタおいては、シリサイドプロテクション
膜ＳＰを形成することでシリサイド膜ＳＦの形成を防止
していた。
【００１４】そして、シリサイドプロテクション膜ＳＰ
の形成においては、シリコン基板ＳＢの全面に渡ってシ
リコン酸化膜を形成した後、当該シリコン酸化膜をＲＩ
Ｅ（Riactiv Ion Etching）などのドライエッチングに
より選択的に除去することで、ゲート電極ＧＥおよびゲ
ート電極ＧＥの近傍のソース・ドレイン層ＳＤの表面上
にのみシリサイドプロテクション膜ＳＰを形成するよう
にしていた。
【００１５】ここで、シリサイドプロテクション膜ＳＰ
を形成した後の工程を示す図３９および図４０を用い
て、シリサイドプロテクション膜を形成することによる
問題点について説明する。
【００１６】図３９において、ＳＯＩ基板ＳＩ上には、
シリサイドプロテクション膜を必要とするＭＯＳトラン
ジスタＭ１が複数形成されるプロテクション領域ＰＲお
よび、シリサイドプロテクション膜を必要としないＭＯ
ＳトランジスタＭ２が複数形成される通常領域ＯＲが示
されている。ＳＯＩ基板ＳＩは、シリコン基板ＳＢの上
部に埋め込み絶縁層ＢＯが形成され、埋め込み絶縁層Ｂ
Ｏの上部にＳＯＩ層ＳＬが形成された構成を有してい
る。
【００１７】そして、通常領域ＯＲおいては、ソース・
ドレイン層ＳＤ２およびゲート電極ＧＥ２の上部にはシ
リサイド膜ＳＦが形成されているが、プロテクション領
域ＰＲにおいては、全面に渡って酸化膜のシリサイドプ
ロテクション膜ＳＰが形成され、ソース・ドレイン層Ｓ
Ｄ１およびゲート電極ＧＥ１の上部にはシリサイド膜Ｓ
Ｆは形成されていない。
【００１８】このように、シリサイド膜ＳＦおよびシリ
サイドプロテクション膜ＳＰを形成した後、ＳＯＩ基板
ＳＩ上に層間絶縁膜ＩＺを形成する。そして、図４０に
示すように、層間絶縁膜ＩＺを貫通し、ＭＯＳトランジ
スタＭ１およびＭ２のそれぞれのソース・ドレイン層Ｓ
Ｄ１およびＳＤ２に達するようにコンタクトホールＣＨ
１およびＣＨ２を形成する。
【００１９】このときに問題となるのが、シリサイド膜
ＳＦとシリサイドプロテクション膜ＳＰとでエッチング
の選択比が異なる点である。すなわち、酸化膜であるシ
リサイドプロテクション膜ＳＰはシリサイド膜ＳＦに比
べてエッチングされやすいので、コンタクトホールＣＨ
１とＣＨ２を同時に形成しようとすると、コンタクトホ
ールＣＨ１はオーバーエッチング気味に形成され、場合
によっては、ＳＯＩ層ＳＬを貫通し埋め込み絶縁層ＢＯ
にまで達して、ＭＯＳトランジスタとしての機能が損な
われるという問題があった。
【００２０】また、先に説明したように、サージ電圧に
よるＭＯＳトランジスタの破壊を防止するには、低ドー
プドレイン層などの高抵抗層による電圧降下が有効であ
るが、シリサイドプロテクション膜ＳＰの下部は、ほと
んどがソース・ドレイン層であり、シリサイド膜ＳＦが
形成されていないソース・ドレイン層ＳＤ１でも、その
シート抵抗は数百Ω／□程度である。従って、サージ電
圧の電圧降下を期待するには、広い面積に渡ってシリサ
イドプロテクション膜ＳＰに覆われたソース・ドレイン
層ＳＤ１を形成しなければならず、装置の小型化に逆行
するという問題があった。
【００２１】本発明は上記のような問題点を解消するた
めになされたもので、コンタクトホールの形成時に発生
するソース・ドレイン層のオーバーエッチングを防止す
るとともに、ソース・ドレイン層の面積を増やすことな
くサージ電圧の電圧降下が可能なシリサイドプロテクシ
ョン構造を有した半導体装置およびその製造方法を提供
する。
【００２２】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板上に形成されたＭＯＳト
ランジスタを備えた半導体装置であって、前記ＭＯＳト
ランジスタは、そのゲート電極の側面外方の活性領域の
表面の所定部分にシリサイド膜を形成しないための少な
くとも１のシリサイドプロテクション構造を備え、前記
少なくとも１のシリサイドプロテクション構造の下部
の、前記半導体基板の表面内には第１の濃度の第１の半
導体層を有し、前記少なくとも１のシリサイドプロテク
ション構造が形成された部分を除く前記半導体基板の表
面内には第２の濃度の第２の半導体層を有し、前記第２
の半導体層上には前記シリサイド膜を有し、前記第２の
半導体層は前記ＭＯＳトランジスタのソース・ドレイン
層であり、前記第１の濃度は前記第２の濃度よりも低く
なっている。
【００２３】本発明に係る請求項２記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
が絶縁膜で形成され、前記第１の半導体層は、前記ソー
ス・ドレイン層とは反対の導電型の半導体層となってい
る。
【００２４】本発明に係る請求項３記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
が絶縁膜で形成され、前記第１の半導体層は、前記ソー
ス・ドレイン層と同じ導電型の半導体層となっている。
【００２５】本発明に係る請求項４記載の半導体装置
は、前記半導体基板上に、前記活性領域を規定するとと
もに、前記ＭＯＳトランジスタを他の半導体素子から電
気的に分離するフィールドシールドゲート電極を備え、
前記フィールドシールドゲート電極は、前記半導体基板
上に順に積層形成されたフィールドシールド絶縁膜、導
体層、導体層上絶縁膜とを有し、前記フィールドシール
ド絶縁膜、前記導体層、前記導体層上絶縁膜の側面には
サイドウォール絶縁膜を有し、前記少なくとも１のシリ
サイドプロテクション構造の前記絶縁膜は、前記サイド
ウォール絶縁膜と同一材質で同時に形成されている。
【００２６】本発明に係る請求項５記載の半導体装置
は、前記半導体基板上に、前記活性領域を規定するとと
もに、前記ＭＯＳトランジスタを他の半導体素子から電
気的に分離するフィールドシールドゲート電極を備え、
前記フィールドシールドゲート電極は、前記半導体基板
上に順に積層形成されたフィールドシールド絶縁膜、導
体層、導体層上絶縁膜を有し、前記少なくとも１のシリ
サイドプロテクション構造は、前記フィールドシールド
ゲート電極と同一の構成を有して同時に形成され、前記
第１の半導体層は、前記ＭＯＳトランジスタのソース・
ドレイン層と同じ導電型の半導体層である。
【００２７】本発明に係る請求項６記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
が、前記ＭＯＳトランジスタのゲート電極と同一の構成
を有して同時に形成され、前記第１の半導体層は、前記
ＭＯＳトランジスタのソース・ドレイン層と同じ導電型
の半導体層である。
【００２８】本発明に係る請求項７記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
が、その底面が前記シリサイド膜である少なくとも１の
開口部を部分的に有し、前記少なくとも１の開口部の前
記シリサイド膜の下部の前記活性領域の表面内には前記
第２の半導体層が形成されている。
【００２９】本発明に係る請求項８記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
の平面視形状が細長形状であり、前記少なくとも１の開
口部は複数であって、前記少なくとも１のシリサイドプ
ロテクション構造の長手方向に一列に配列形成され、前
記少なくとも１のシリサイドプロテクション構造は、そ
の長手方向が前記ゲート電極の長手方向と平行に形成さ
れている。
【００３０】本発明に係る請求項９記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
が複数であって、前記複数のシリサイドプロテクション
構造は、それぞれが前記ゲート電極の長手方向と平行に
なるように間隔を開けて配列形成されている。
【００３１】本発明に係る請求項１０記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
は複数であって、それぞれの平面視形状は略矩形状であ
り、前記少なくとも１の開口部は単数であって、前記複
数のシリサイドプロテクション構造は、少なくとも前記
ゲート電極の長手方向と平行に配列形成されている。
【００３２】本発明に係る請求項１１記載の半導体装置
は、前記複数のシリサイドプロテクション構造が、前記
ゲート電極の長手方向と平行な方向、および前記ゲート
電極の長手方向と垂直な方向に配列形成されている。
【００３３】本発明に係る請求項１２記載の半導体装置
は、前記少なくとも１のシリサイドプロテクション構造
の平面視形状が略矩形状であり、前記少なくとも１の開
口部は複数であって、前記複数の開口部は、前記ゲート
電極の長手方向と平行な方向、および前記ゲート電極の
長手方向と垂直な方向に配列形成されている。
【００３４】本発明に係る請求項１３記載の半導体装置
の製造方法は、半導体基板上に形成されたＭＯＳトラン
ジスタと、前記ＭＯＳトランジスタのゲート電極の側面
外方の活性領域を規定するとともに、前記ＭＯＳトラン
ジスタを他の半導体素子から電気的に分離するフィール
ドシールドゲート電極を備えた半導体装置の製造方法で
あって、前記半導体基板の所定部分に第１濃度の第１の
半導体層を選択的に形成する工程(ａ)と、前記活性領域
を規定するように、前記半導体基板上に選択的にフィー
ルドシールド絶縁膜、導体層、導体層上絶縁膜を順に積
層し、前記フィールドシールドゲート電極を形成すると
ともに、前記第１の半導体層上に、前記フィールドシー
ルドゲート電極と同一の構成のシリサイドプロテクショ
ン構造を選択的に形成する工程(ｂ)と、前記半導体基板
上に前記ゲート電極を形成した後、前記フィールドシー
ルドゲート電極、前記シリサイドプロテクション構造、
前記ゲート電極をマスクとして不純物をイオン注入し、
前記半導体基板内に第２の濃度の第２の半導体層を形成
する工程(ｃ)と、サリサイド工程により、前記第２の半
導体層上にシリサイド膜を自己整合的に形成する工程
(ｄ)とを備え、前記第１の濃度は前記第２の濃度よりも
低くなるように形成され、前記第２の半導体層は、前記
ＭＯＳトランジスタのソース・ドレイン層として形成さ
れ、前記第１の半導体層は、前記ソース・ドレイン層と
同じ導電型となるように形成される。
【００３５】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記工程(ｂ)が、その底面において前記
第１の半導体層が露出した開口部を有するように、前記
シリサイドプロテクション構造を形成する工程を含み、
前記工程(ｃ)に先だって、前記シリサイドプロテクショ
ン構造および前記フィールドシールドゲート電極の側面
にサイドウォール絶縁膜を形成する工程を備え、前記サ
イドウォール絶縁膜は、前記開口部における前記導体層
の側面にも形成され、前記工程(ｃ)は、前記開口部底面
の前記第１の半導体層内に前記第２の半導体層を形成す
る工程を含んでいる。
【００３６】本発明に係る請求項１５記載の半導体装置
の製造方法は、半導体基板上に形成されたＭＯＳトラン
ジスタを備えた半導体装置の製造方法であって、前記半
導体基板の所定部分に第１濃度の第１の半導体層を選択
的に形成する工程(ａ)と、前記半導体基板上に選択的
に、ゲート絶縁膜および導体層を順に積層し、前記ＭＯ
Ｓトランジスタのゲート電極を形成するとともに、前記
第１の半導体層上に、前記ゲート電極と同一の構成のシ
リサイドプロテクション構造を選択的に形成する工程
(ｂ)と、前記シリサイドプロテクション構造、前記ゲー
ト電極をマスクとして不純物をイオン注入し、前記半導
体基板内に第２の濃度の第２の半導体層を形成する工程
(ｃ)と、サリサイド工程により、前記第２の半導体層上
にシリサイド膜を自己整合的に形成する工程(ｄ)とを備
え、前記第１の濃度は前記第２の濃度よりも低くなるよ
うに形成され、前記第２の半導体層は、前記ＭＯＳトラ
ンジスタのソース・ドレイン層として形成され、前記第
１の半導体層は、前記ソース・ドレイン層と同じ導電型
となるように形成される。
【００３７】本発明に係る請求項１６記載の半導体装置
の製造方法は、前記工程(ｂ)が、その底面において前記
第１の半導体層が露出した開口部を有するように、前記
シリサイドプロテクション構造を形成する工程を含み、
前記工程(ｃ)に先だって、前記シリサイドプロテクショ
ン構造および前記ゲート電極の側面にサイドウォール絶
縁膜を形成する工程を備え、前記サイドウォール絶縁膜
は、前記開口部における前記導体層の側面にも形成さ
れ、前記工程(ｃ)は、前記開口部底面の前記第１の半導
体層内に前記第２の半導体層を形成する工程を含んでい
る。
【００３８】本発明に係る請求項１７記載の半導体装置
の製造方法は、前記シリサイドプロテクション構造を貫
通して、前記第１の半導体層内に達するコンタクトホー
ルを形成する工程(ｅ)をさらに備えている。
【００３９】本発明に係る請求項１８記載の半導体装置
の製造方法は、半導体基板上に形成されたＭＯＳトラン
ジスタと、前記ＭＯＳトランジスタのゲート電極の側面
外方の活性領域を規定するとともに、前記ＭＯＳトラン
ジスタを他の半導体素子から電気的に分離するフィール
ドシールドゲート電極を備えた半導体装置の製造方法で
あって、前記半導体基板の全面に第１濃度の第１の半導
体層を形成する工程(ａ)と、前記活性領域を規定するよ
うに、前記半導体基板上に選択的にフィールドシールド
絶縁膜、導体層、導体層上絶縁膜を順に積層し、前記フ
ィールドシールドゲート電極を形成する工程(ｂ)と、前
記半導体基板および前記フィールドシールドゲート電極
を覆うように絶縁膜を形成した後、前記半導体基板上の
所定部分に前記絶縁膜を残すようにドライエッチングを
施してシリサイドプロテクション構造を形成する工程
(ｃ)と、前記半導体基板上に前記ゲート電極を形成した
後、前記フィールドシールドゲート電極、前記シリサイ
ドプロテクション構造、前記ゲート電極をマスクとして
不純物をイオン注入し、前記半導体基板内に第２の濃度
の第２の半導体層を形成するとともに、前記所定部分に
前記第１の半導体層を残す工程(ｄ)と、サリサイド工程
により、前記第２の半導体層上にシリサイド膜を自己整
合的に形成する工程(ｅ)とを備え、前記第１の濃度は前
記第２の濃度よりも低くなるように形成され、前記第２
の半導体層は、前記ＭＯＳトランジスタのソース・ドレ
イン層として形成され、前記第１の半導体層は、前記ソ
ース・ドレイン層とは反対の導電型となるように形成さ
れる。
【００４０】
【発明の実施の形態】
＜序論＞本発明に係る実施の形態の説明に先だって、フ
ィールド分離構造を有する半導体装置について説明す
る。
【００４１】図１にフィールド分離構造を有する半導体
装置の平面構成を示す。図１において、ＭＯＳトランジ
スタの形成領域（活性領域）ＡＲを規定するとともに、
フィールド分離構造を構成するフィールドシールド（以
後、ＦＳと略記）ゲート電極１が矩形環状をなすように
形成され、当該ＦＳゲート電極１および活性領域ＡＲの
上部には、ＦＳゲート電極１を２分するようにＭＯＳト
ランジスタのゲート電極２が形成されている。
【００４２】ゲート電極２の両側面の外側に位置する活
性領域ＡＲには、それぞれソース・ドレイン（以後、Ｓ
／Ｄと略記）層３が形成され、当該領域には図示しない
Ｓ／Ｄ配線層との電気的な接続を行うためのコンタクト
ホール５が複数形成される構成となっている。
【００４３】図１におけるＡ−Ａ線での断面構成を図２
に示す。なお、図２においては、バルクシリコン基板上
に形成されたＭＯＳトランジスタおよびＦＳゲート電極
の構成を示している。
【００４４】図２において、シリコン基板ＳＢの表面上
にゲート電極２が形成されている。ゲート電極２は、シ
リコン基板ＳＢの表面に接して形成されたゲート酸化膜
２１、該ゲート酸化膜２１の上部に形成されたポリシリ
コン層２２、該ポリシリコン層２２の上部に形成された
サリサイド層２３を備えて構成され、これらの側面には
サイドウォール酸化膜２４が形成されている。そして、
ゲート電極２の左右側面の外側に位置するシリコン基板
ＳＢの表面内には、Ｓ／Ｄ層３および低ドープドレイン
層（以後ＬＤＤ層と呼称）３２が形成されている。ま
た、Ｓ／Ｄ層３の表面はサリサイド層３３で覆われてい
る。
【００４５】そして、Ｓ／Ｄ層３の外側に位置するシリ
コン基板ＳＢの表面上には、ＦＳゲート電極１が形成さ
れている。ＦＳゲート電極１は、シリコン基板ＳＢの表
面に接して形成されたＦＳゲート絶縁膜（ここでは酸化
膜）１１、該ＦＳゲート酸化膜１１の上部に形成された
ポリシリコン層１２、該ポリシリコン層１２の上部に形
成されたＦＳ上部絶縁膜（ここでは酸化膜）１３を備え
て構成され、これらの側面にはサイドウォール絶縁膜
（ここでは酸化膜）１４が形成されている。
【００４６】図１および図２を用いて説明したようなフ
ィールド分離構造を有する半導体装置では、ＦＳゲート
電極１に逆バイアス電圧が印加されることによって、空
乏層がＦＳゲート電極１で囲まれた領域外に伸長するこ
とが防止され、素子間の電気的な分離が実現できる。
【００４７】フィールド分離構造はＳＯＩ基板上に形成
されたＳＯＩデバイスの発達に伴って多用されつつあ
り、発明者等はフィールド分離構造の研究から飛躍し
て、フィールド分離構造をシリサイドプロテクションに
利用するという、これまでにない技術思想を有するに至
った。以下、本発明に係る実施の形態について説明す
る。
【００４８】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞本発明に係る実施の形態１とし
て、図３にシリサイドプロテクション構造を有するＭＯ
Ｓトランジスタ１００の平面構成を示す。
【００４９】図３において、ＭＯＳトランジスタの活性
領域ＡＲを規定するとともに、フィールド分離構造を構
成するＦＳゲート電極１０が矩形環状をなすように形成
され、当該ＦＳゲート電極１０および活性領域ＡＲの上
部には、ＦＳゲート電極１０を２分するようにＭＯＳト
ランジスタのゲート電極２０が形成されている。
【００５０】ゲート電極２０の両側面の外側に位置する
活性領域ＡＲには、それぞれシリサイドプロテクション
構造ＰＳ１が配設され、当該シリサイドプロテクション
構造ＰＳ１の周囲はＳ／Ｄ層３０（第２の半導体層）と
なっている。なお、Ｓ／Ｄ層３０の上部にはシリサイド
膜ＳＦ１が形成されておりＳ／Ｄ層３０は直接には見え
ないが、図３においては便宜的にシリサイド膜ＳＦ１を
一部削除し、Ｓ／Ｄ層３０を露出させた状態を示してい
る。なお、ゲート電極２０の上部にもシリサイド膜ＳＦ
１が形成されている。また、Ｓ／Ｄ層３０上のシリサイ
ド膜ＳＦ１には、図示しないＳ／Ｄ配線層との電気的な
接続を行うためのコンタクトホール５が複数形成される
構成となっている。
【００５１】＜Ａ−２．製造方法＞次に、製造工程を順
に示す図４〜図６を用いてＭＯＳトランジスタ１００の
製造方法について説明する。なお、図４〜図６において
は図３におけるＡ−Ａ断面の部分を示している。また、
以下の説明においてはＭＯＳトランジスタ１００はＮチ
ャネルトランジスタとする。
【００５２】まず、図４に示す工程において、ＳＯＩ基
板ＳＩ上にＦＳゲート電極１０を形成する。ＦＳゲート
電極１０は、ＳＯＩ層ＳＬの表面に接して形成されたＦ
Ｓゲート絶縁膜（ここでは酸化膜）１０１、該ＦＳゲー
ト酸化膜１０１の上部に形成されたポリシリコン層（導
体層）１０２、該ポリシリコン層１０２の上部に形成さ
れたＦＳ上部絶縁膜（ここでは酸化膜）１０３を備えて
構成されている。
【００５３】そして、ＦＳゲート電極１０を覆うように
全面に渡って絶縁膜、ここでは酸化膜ＯＦ１を形成した
後、シリサイドプロテクション構造ＰＳ１を形成する位
置に選択的にレジストマスクＲ１を形成する。なお、Ｓ
ＯＩ層ＳＬには予め全面に渡ってチャネル注入がなされ
ており、ここでは、比較的低濃度のＰ-層となってい
る。
【００５４】次に、図５に示す工程において、レジスト
マスクＲ１をエッチングマスクとしてドライエッチング
を行うことにより、ＦＳゲート電極１０の側面にはサイ
ドウォール絶縁膜（ここでは酸化膜）１１４が形成され
るとともに、シリサイドプロテクション構造ＰＳ１が形
成される。
【００５５】次に、ＳＯＩ層ＳＬ上にゲート絶縁膜（こ
こでは酸化膜）２０１およびポリシリコン層（導体層）
２０２を順に積層してゲート電極２０を形成した後、Ｆ
Ｓゲート電極１０、サイドウォール酸化膜１１４、シリ
サイドプロテクション構造ＰＳ１、ゲート電極２０をマ
スクとして、ＳＯＩ層ＳＬにＮ型不純物（例えばＡｓ）
をイオン注入し、ＳＯＩ層ＳＬの表面内に自己整合的に
低ドープドレイン層３１を形成する。
【００５６】次に、ゲート電極２０のサイドウォール酸
化膜２１４を形成するために、全面に渡って酸化膜を形
成した後、当該酸化膜の上部から、イオン注入法により
Ｎ型不純物（例えばＡｓ）を注入し、ＳＯＩ層ＳＬの表
面内に自己整合的にＳ／Ｄ層３０を形成することで、シ
リサイドプロテクション構造ＰＳ１の下部に残された比
較的低濃度のＰ-層が高抵抗層６１（第１の半導体層）
となる。
【００５７】その後、上記酸化膜にドライエッチングを
施すことにより、ゲート電極２０の側壁にはサイドウォ
ール酸化膜２１４を、シリサイドプロテクション構造Ｐ
Ｓ１の側壁にはサイドウォール酸化膜ＳＷ１を、サイド
ウォール酸化膜１１４の側壁にはさらなるサイドウォー
ル酸化膜１１５が形成されることになる。
【００５８】そして、サリサイド工程により、シリコン
層の露出表面にシリサイド膜ＳＦ１を形成することで図
６に示す構成が得られることになる。なお、サリサイド
工程は、全面的に例えばコバルト（Ｃｏ）などの金属膜
をスパッタリングにより１００オングストローム程度の
厚さに形成する。次に、温度条件４００〜５００℃で３
０〜１２０秒程度の熱処理を行うと、金属膜とシリコン
層とが接した部分が反応してシリサイド膜が形成される
ことになる。その後、反応していない部分をウェットエ
ッチングによって取り除き、温度条件８００〜９００℃
で３０〜１２０秒の熱処理を行うことで、シリコン層の
露出表面にシリサイド膜を自己整合的に形成するもので
ある。
【００５９】＜Ａ−３．特徴的作用効果＞このように、
ＭＯＳトランジスタ１００においては、Ｎ型のＳ／Ｄ層
３０に囲まれたシリサイドプロテクション構造ＰＳ１を
有し、シリサイドプロテクション構造ＰＳ１の下部のＳ
ＯＩ層ＳＬ内はＰ型の低濃度領域となっているので、Ｐ
Ｎ接合を形成して電気的には極めて高抵抗な領域となっ
ている。この場合、シリサイドプロテクション構造ＰＳ
１の幅をゲート電極程度にすれば、パンチスルーにより
電流が流れる。
【００６０】図７にＭＯＳトランジスタ１００の等価回
路を示す。図７に示すように、ＭＯＳトランジスタ１０
０のソース電極およびドレイン電極には抵抗Ｒ１が付加
されることになる。従って、Ｓ／Ｄ間にサージ電圧が加
えられた場合には当該抵抗Ｒ１によって電圧降下が発生
し、ＭＯＳトランジスタ１００の破壊を防止することが
できる。また、上記高抵抗領域はｋΩ単位のシート抵抗
を有するので、広い面積は必要でなく、装置の小型化に
逆行するという問題は解消される。
【００６１】なお、上記説明においては、シリサイドプ
ロテクション構造ＰＳ１の下部のＳＯＩ層ＳＬがチャネ
ルドープによりある不純物濃度を有している例を示した
が、この濃度を変更したい場合、あるいは不純物層の導
電型を変更したい場合には、図４に示す工程に先だっ
て、図８に示すように、ＳＯＩ基板ＳＩ上に、シリサイ
ドプロテクション構造ＰＳ１が形成される部分だけを開
口部としたレジストマスクＲ２を形成し、所望の濃度あ
るいは導電型となるように不純物を注入すれば良い。
【００６２】例えば、シリサイドプロテクション構造Ｐ
Ｓ１の下部のＳＯＩ層ＳＬにＮ型の不純物をドーズ量が
５×１０12／ｃｍ2程度となるように注入すれば、ＰＮ
接合は形成されなくなるが、接合深さが１００ｎｍ程度
であると仮定すると、シート抵抗は約４ｋΩ／□とな
り、サージ電圧を降下させることができる。
【００６３】また、Ｓ／Ｄ層３０上にはシリサイド膜Ｓ
Ｆ１が形成されるので、後の工程において、コンタクト
ホールを形成する場合にエッチングの終点判定が容易に
なり、Ｓ／Ｄ層のオーバーエッチングが発生することは
ない。
【００６４】また、ＳＯＩ基板におけるＳＯＩ層は一般
的に薄いので、エッチングによるダメージを無視できな
いが、本実施の形態においては、シリサイドプロテクシ
ョン構造を、ＦＳゲート電極の側面に形成されるサイド
ウォール酸化膜の形成工程で兼用したので、シリサイド
プロテクション構造を形成するために新たなエッチング
工程は不要であり、ＳＯＩ層に対するエッチングによる
ダメージの増加を防止できる。
【００６５】＜Ａ−４．変形例＞以上説明した本発明に
係る実施の形態１においては、ＳＯＩ基板上に形成され
たＳＯＩデバイスを例として説明したが、本発明の適用
はＳＯＩデバイスに限定されるものではなく、バルクシ
リコン基板上に形成されるバルクデバイスに適用しても
良い。また、フィールド分離構造を有さないＳＯＩデバ
イスやバルクデバイスに適用しても良い。
【００６６】すなわち、絶縁膜（例えば酸化膜）で構成
されたシリサイドプロテクション構造を形成し、その下
部に低濃度の半導体層を設けることでいかなる半導体基
板にも適用可能である。
【００６７】なお、フィールド分離構造を有さない、Ｓ
ＯＩデバイスおよびバルクデバイスに適用する場合に
は、絶縁膜（例えば酸化膜）で構成されたシリサイドプ
ロテクション構造を形成するための専用の酸化膜を形成
し、当該酸化膜をエッチングする工程が必要になるの
で、新たなエッチング工程が必要になるが、作用効果に
おいては同じである。
【００６８】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞本発明に係る実施の形態２とし
て、図９にシリサイドプロテクション構造を有するＭＯ
Ｓトランジスタ２００の平面構成を示す。
【００６９】図９において、ＭＯＳトランジスタの活性
領域ＡＲを規定するとともに、フィールド分離構造を構
成するＦＳゲート電極１０が矩形環状をなすように形成
され、当該ＦＳゲート電極１０および活性領域ＡＲの上
部には、ＦＳゲート電極１０を２分するようにＭＯＳト
ランジスタのゲート電極２０が形成されている。
【００７０】ゲート電極２０の両側面の外側に位置する
活性領域ＡＲには、それぞれシリサイドプロテクション
構造ＰＳ２が配設され、当該シリサイドプロテクション
構造ＰＳ２の周囲はＳ／Ｄ層３０となっている。また、
シリサイドプロテクション構造ＰＳ２の平面視輪郭形状
は細長形状であり、ゲート電極２０の長手方向に平行に
配設されている。そして、長手方向に一列に配列形成さ
れた複数の開口部ＯＰを有し、当該開口部ＯＰの底面は
Ｓ／Ｄ層３０となっている。なお、Ｓ／Ｄ層３０の上部
にはシリサイド膜ＳＦ２が形成されているのでＳ／Ｄ層
３０は直接には見えないが、図９においては便宜的にシ
リサイド膜ＳＦ２およびシリサイドプロテクション構造
ＰＳ２を一部削除し、Ｓ／Ｄ層３０を露出させた状態を
示している。
【００７１】＜Ｂ−２．製造方法＞次に、製造工程を順
に示す図１０〜図１５を用いてＭＯＳトランジスタ２０
０の製造方法について説明する。なお、図１０〜図１５
においては図９におけるＡ−Ａ断面の部分を示してい
る。また、以下の説明においてはＭＯＳトランジスタ２
００はＮチャネルトランジスタとする。
【００７２】まず、図１０に示す工程において、ＳＯＩ
基板ＳＩのＳＯＩ層ＳＬの表面内にチャネル注入を行
う。ここで、注入イオンとしては、ボロン（Ｂ）を使用
し、数１０ｋｅＶのエネルギーで、ドーズ量が１０12／
ｃｍ2のオーダーとなるように注入する。従って、ＳＯ
Ｉ層ＳＬは比較的低濃度のＰ-層となっている。なお、
チャネル注入は通常の（シリサイドプロテクションを必
要としない）ＭＯＳトランジスタを形成する領域（通常
領域）にも同時に行われる。
【００７３】次に、シリサイドプロテクション構造を形
成する領域に選択的にＮ型不純物を低濃度に注入し、平
行する２つの高抵抗層６１（第１の半導体層）を形成す
る。ここで、注入イオンとしては、リン（Ｐ）を使用
し、数１０ｋｅＶのエネルギーで、ドーズ量が１０12／
ｃｍ2のオーダーとなるように注入する。
【００７４】次に、図１１に示す工程において、ＳＯＩ
層ＳＬ上にＦＳゲート電極１０を形成する。ＦＳゲート
電極１０は、ＳＯＩ層ＳＬの表面に接して形成されたＦ
Ｓゲート酸化膜１０１、該ＦＳゲート酸化膜１０１の上
部に形成されたポリシリコン層１０２、該ポリシリコン
層１０２の上部に形成されたＦＳ上部酸化膜１０３を備
えて構成されている。このとき同時に、２つの高抵抗層
６１の上部にもＦＳゲート電極１０と同様の構成を有す
るシリサイドプロテクション構造ＰＳ２を形成する。す
なわち、シリサイドプロテクション構造ＰＳ２はダミー
のＦＳゲート電極である。
【００７５】なお、ＦＳゲート電極１０は図示しないコ
ンタクトホールによって所定の配線層と電気的に接続さ
れるが、シリサイドプロテクション構造ＰＳ２のポリシ
リコン層１０２は電気的に浮いた状態であっても構わな
い。
【００７６】なお、図１１においては１つの高抵抗層６
１上に２つのシリサイドプロテクション構造ＰＳ２が形
成されているように示されているが、これはシリサイド
プロテクション構造ＰＳ２の開口部ＯＰを示している。
【００７７】次に、全面に渡って絶縁膜（ここでは酸化
膜）を形成した後ドライエッチングを行うことにより、
ＦＳゲート電極１０の側面にはサイドウォール酸化膜１
１４を、シリサイドプロテクション構造ＰＳ２の側面に
はサイドウォール酸化膜ＳＷ２を形成する。
【００７８】次に、ＳＯＩ層ＳＬ上の２つの高抵抗層６
１に挟まれた領域に、ゲート酸化膜２０１およびポリシ
リコン層２０２を順に積層してゲート電極２０を形成し
た後、ＦＳゲート電極１０、サイドウォール酸化膜１１
４、シリサイドプロテクション構造ＰＳ２、サイドウォ
ール酸化膜ＳＷ２、ゲート電極２０をマスクとして、Ｓ
ＯＩ層ＳＬにＮ型不純物を低濃度に注入し、ＳＯＩ層Ｓ
Ｌの表面内に自己整合的に低ドープドレイン層３１を形
成することで、図１２に示す構成を得る。ここで、注入
イオンとしてはリン（Ｐ）を使用し、数１０ｋｅＶのエ
ネルギーで、ドーズ量が１０13／ｃｍ2のオーダーとな
るように注入する。その後、ゲート電極２０のサイドウ
ォール酸化膜２１４を形成する。なお、ゲート電極２０
を構成するポリシリコン層２０２はＮ型不純物を高濃度
に含むように形成される。そのためには、Ｎ型不純物を
導入しながらＣＶＤ法で形成しても良いし、ノンドープ
ポリシリコン層を形成した後、イオン注入によりＮ型不
純物を注入しても良い。
【００７９】次に、図１３に示すように、ＦＳゲート電
極１０、サイドウォール酸化膜１１４、シリサイドプロ
テクション構造ＰＳ２、サイドウォール酸化膜ＳＷ２、
ゲート電極２０、サイドウォール酸化膜２１４をマスク
として、ＳＯＩ層ＳＬにＮ型不純物を注入し、ＳＯＩ層
ＳＬの表面内に自己整合的にＳ／Ｄ層３０を形成する。
ここで、注入イオンとしてはリン（Ｐ）を使用し、数１
０ｋｅＶのエネルギーで、ドーズ量が１０15／ｃｍ2の
オーダーとなるように注入する。この注入により、低ド
ープドレイン層３１はサイドウォール酸化膜２１４の下
部だけに残ることになる。また、シリサイドプロテクシ
ョン構造ＰＳの開口部ＯＰに面する高抵抗層６１内にも
Ｓ／Ｄ層３０が形成されることになる。なお、高抵抗層
６１内のＳ／Ｄ層３０は、Ｓ／Ｄ層としてよりも、後の
工程でコンタクトホールを形成する際のオーミック抵抗
を低減させるために設けられている。
【００８０】そして、図１４に示す工程においてサリサ
イド工程により、シリコン層の露出表面、すなわち、Ｓ
／Ｄ層３０およびポリシリコン層２０２の露出表面にシ
リサイド膜ＳＦ２を形成する。
【００８１】最後に、図１５に示すように、ＳＯＩ基板
ＳＩ上に全面に渡って層間絶縁膜ＩＺを形成した後、層
間絶縁膜ＩＺを貫通し、シリサイドプロテクション構造
ＰＳ２の開口部ＯＰのシリサイド膜ＳＦ２に達するよう
にコンタクトホール５を形成する。なお、Ｓ／Ｄ層３０
はコンタクトホール５に充填された導体層を介してＳ／
Ｄ配線層に接続されることになるが、それらの図示は省
略する。
【００８２】＜Ｂ−３．特徴的作用効果＞このように、
ＭＯＳトランジスタ２００においては、Ｓ／Ｄ層３０に
囲まれたシリサイドプロテクション構造ＰＳ２を有し、
シリサイドプロテクション構造ＰＳ２の下部のＳＯＩ層
ＳＬ内は高抵抗層６１となっている。ここで、高抵抗層
６１（Ｎ-層）が５×１０12／ｃｍ2程度のドーズ量で形
成され、接合深さが１００ｎｍ程度であると仮定する
と、そのシート抵抗は約４ｋΩ／□となる。
【００８３】従って、Ｓ／Ｄ間にサージ電圧が加えられ
た場合には、高抵抗層６１の存在によって電圧降下が発
生し、ＭＯＳトランジスタ２００の破壊を防止すること
ができる。高抵抗層６１はｋΩ単位のシート抵抗を有す
るので、広い面積は必要でなく、装置の小型化に逆行す
るという問題は解消される。
【００８４】また、Ｓ／Ｄ層３０上にはシリサイド膜Ｓ
Ｆ２が形成され、コンタクトホールがシリサイドプロテ
クション構造ＰＳ２の開口部に達するように形成するこ
とで、エッチングの終点判定が容易になり、Ｓ／Ｄ層の
オーバーエッチングが発生することが防止される。
【００８５】また、ＳＯＩ基板におけるＳＯＩ層は一般
的に薄いので、エッチングによるダメージを無視できな
いが、本実施の形態においては、シリサイドプロテクシ
ョン構造の形成を、ＦＳゲート電極の形成工程で兼用し
たので、シリサイドプロテクション構造を形成するため
に新たなエッチング工程は不要であり、ＳＯＩ層に対す
るエッチングによるダメージの増加を防止できる。
【００８６】＜Ｂ−４．変形例１＞以上説明した本発明
に係る実施の形態２においては、シリサイドプロテクシ
ョン構造ＰＳ２の下部のＳＯＩ層ＳＬにＮ型不純物を注
入して高抵抗層６１を形成した構成を示したが、ＳＯＩ
層ＳＬはチャネルドープによって低濃度のＰ-層となっ
ているので、これを残すことで高抵抗領域としても良
い。
【００８７】この場合、残ったＰ-層とＳ／Ｄ層３０と
でＰＮ接合が形成され、抵抗値が極めて高くなるが、Ｐ
-層にチャネルが形成されるように、シリサイドプロテ
クション構造ＰＳ２のポリシリコン層２０２に電圧を与
えることで抵抗値を調整できる。なお、シリサイドプロ
テクション構造ＰＳ２のポリシリコン層２０２に電圧を
与えるためにはコンタクトホールを介して配線層を接続
する必要があるが、一般的な技術で実現できるので、こ
れ以上の説明は省略する。
【００８８】＜Ｂ−５．変形例２＞以上説明した本発明
に係る実施の形態２においては、シリサイドプロテクシ
ョン構造ＰＳ２がＦＳゲート電極１０のサイドウォール
酸化膜１１４に接触しない構成を示したが、シリサイド
プロテクション構造ＰＳ２のサイドウォール酸化膜ＳＷ
２と、ＦＳゲート電極１０のサイドウォール酸化膜１１
４とが接触する構成であっても良い。
【００８９】すなわち、図１６に示すように、シリサイ
ドプロテクション構造ＰＳ２の長手方向の端縁部のサイ
ドウォール酸化膜ＳＷ２と、ＦＳゲート電極１０のサイ
ドウォール酸化膜１１４とが接触していても構わない。
【００９０】ここで、図１６におけるＢ−Ｂ線での断面
構成を図１７に示す。図１７に示すようにサイドウォー
ル酸化膜ＳＷ２とサイドウォール酸化膜１１４とが接触
しているが、シリサイドプロテクション構造ＰＳ２およ
びＦＳゲート電極１０のポリシリコン層１０２は接触し
ていないので、シリサイドプロテクション構造がＦＳゲ
ート電極として機能することはない。
【００９１】なお、サイドウォール酸化膜どうしが接触
するだけであれば、シリサイドプロテクション構造ＰＳ
２のサイドウォール酸化膜ＳＷ２と、ゲート電極２０の
サイドウォール酸化膜２１４が接触していても問題はな
い。
【００９２】＜Ｂ−６．変形例３＞以上説明した本発明
に係る実施の形態２においては、シリサイドプロテクシ
ョン構造ＰＳ２に部分的に開口部ＯＰを設け、当該開口
部ＯＰのシリサイド膜ＳＦ２にコンタクトホールが達す
る構成としたが、シリサイドプロテクション構造には開
口部を設けず、シリサイドプロテクション構造の周囲の
シリサイド膜ＳＦ２にコンタクトホールが達する構成と
しても良い。
【００９３】すなわち図１８に示すＭＯＳトランジスタ
２００Ａのように、ゲート電極２０の近傍にシリサイド
プロテクション構造ＰＳ２１を形成し、シリサイドプロ
テクション構造ＰＳ２１とＦＳゲート電極１０との間の
シリサイド膜ＳＦ２上にコンタクトホール５が達する構
成としても良い。このような構成とすることで、シリサ
イドプロテクション構造ＰＳ２１の形状が単純な矩形と
なり、製造が容易となる。
【００９４】また、コンタクトホール５を形成する際の
位置合わせマージンが大きくなり、製造工程を簡略化で
きるとともに、コンタクトホール５の位置ずれに伴う不
具合が発生しにくいので、製造歩留まりの低下を抑制で
きる。
【００９５】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞本発明に係る実施の形態３とし
て、図１９にシリサイドプロテクション構造を有するＭ
ＯＳトランジスタ３００の平面構成を示す。図９〜図１
５を用いて説明したＭＯＳトランジスタ２００において
は、１つの活性領域には、１つのシリサイドプロテクシ
ョン構造が形成されていたが、１つの活性領域に複数の
シリサイドプロテクション構造を形成しても良い。
【００９６】すなわち、図１９に示すようにゲート電極
２０の両側面の外側に位置する活性領域ＡＲに、複数の
シリサイドプロテクション構造ＰＳ２をそれぞれゲート
電極２０に平行に配列形成した構成であっても良い。
【００９７】＜Ｃ−２．特徴的作用効果＞このように、
１つの活性領域に複数のシリサイドプロテクション構造
を配設することで、コンタクトホールの形成位置の自由
度が増すので、コンタクトホールの形成位置を変更する
ことで、Ｓ／Ｄ層の抵抗値を変更することができる。
【００９８】すなわち、シリサイドプロテクション構造
ＰＳ２はそれぞれ１列に配列された開口部ＯＰを有して
いるので、コンタクトホールが形成される開口部を変更
することで、Ｓ／Ｄ層の抵抗値を変更できる。
【００９９】例えば、Ｓ／Ｄ層の抵抗値を最も低くした
い場合には、一番内側のシリサイドプロテクション構造
ＰＳ２の開口部ＯＰ上にコンタクトホールを形成すれば
良い。逆に、Ｓ／Ｄ層の抵抗値を最も高くしたい場合に
は、一番外側のシリサイドプロテクション構造ＰＳ２の
開口部ＯＰ上にコンタクトホールを形成すれば良い。
【０１００】従って、シリサイドプロテクション構造Ｐ
Ｓ２の個数を増やすほどにＳ／Ｄ層の抵抗値の調整を微
妙に行うことができる。
【０１０１】＜Ｄ．実施の形態４＞ ＜Ｄ−１．装置構成＞本発明に係る実施の形態４とし
て、図２０にシリサイドプロテクション構造を有するＭ
ＯＳトランジスタ４００の平面構成を示す。図１９を用
いて説明したＭＯＳトランジスタ３００においては、１
つの活性領域に複数のシリサイドプロテクション構造を
配設する構成を示したが、Ｓ／Ｄ層の抵抗値を調整する
という観点に立てば、開口部を縦横方向に形成できるの
であれば、シリサイドプロテクション構造は１つの活性
領域に１つであっても良い。
【０１０２】すなわち、図２０に示すように、縦横に配
列形成された複数の開口部ＯＰを有するシリサイドプロ
テクション構造ＰＳ３であれば１つの活性領域に１つを
形成すれば良い。
【０１０３】＜Ｄ−２．特徴的作用効果＞このように、
縦横に配列形成された複数の開口部ＯＰを有するシリサ
イドプロテクション構造ＰＳ３を形成し、コンタクトホ
ールが形成される開口部の位置を変更することで、Ｓ／
Ｄ層の抵抗値を変更できる。
【０１０４】また、図１９に示したようにシリサイドプ
ロテクション構造ＰＳ２を複数配列する場合に比べて、
シリサイド膜が形成される領域の面積が減少するので、
Ｓ／Ｄ層の抵抗値を増加させることができる。
【０１０５】＜Ｅ．実施の形態５＞ ＜Ｅ−１．装置構成＞本発明に係る実施の形態５とし
て、図２１にシリサイドプロテクション構造を有するＭ
ＯＳトランジスタ５００の平面構成を示す。図９〜図１
５を用いて説明したＭＯＳトランジスタ２００における
シリサイドプロテクション構造ＰＳ１は、細長形状でゲ
ート電極２０の長手方向に平行に配設され、複数の開口
部ＯＰが１列に配列された構成を有していたが、１つの
開口部しか有さないシリサイドプロテクション構造を配
列形成するようにしても良い。
【０１０６】すなわち、図２１に示すようにゲート電極
２０の両側面の外側に位置する活性領域ＡＲに、１つの
開口部を有した矩形のシリサイドプロテクション構造Ｐ
Ｓ４をゲート電極２０に沿って間隔を開けて１列に配列
形成した構成であっても良い。
【０１０７】＜Ｅ−２．特徴的作用効果＞このような構
成とすることで、シリサイドプロテクション構造ＰＳ４
間にはシリサイド膜ＳＦ２が形成されることになり、シ
リサイド膜が形成される領域の面積が増加するので、Ｓ
／Ｄ層の抵抗値を減少させることができる。
【０１０８】なお、図２１においてはシリサイドプロテ
クション構造ＰＳ４は略正方形をなしていたが、長方形
であっても良いことは言うまでもない。
【０１０９】＜Ｆ．実施の形態６＞ ＜Ｆ−１．装置構成＞本発明に係る実施の形態６とし
て、図２２にシリサイドプロテクション構造を有するＭ
ＯＳトランジスタ６００の平面構成を示す。図２１を用
いて説明したＭＯＳトランジスタ５００においては、１
つの開口部を有したシリサイドプロテクション構造ＰＳ
４をゲート電極２０に沿って間隔を開けて１列に配列形
成した構成を示したが、シリサイドプロテクション構造
ＰＳ４の配列は１列に限定されるものではなく、縦横に
配列しても良い。
【０１１０】すなわち、図２２に示すようにゲート電極
２０の両側面の外側に位置する活性領域ＡＲに、シリサ
イドプロテクション構造ＰＳ４を縦横に間隔を開けて複
数列形成した構成であっても良い。
【０１１１】＜Ｆ−２．特徴的作用効果＞このような構
成とすることで、シリサイドプロテクション構造ＰＳ４
間にはシリサイド膜ＳＦ２が形成されることになり、シ
リサイド膜が形成される領域の面積が増加するので、Ｓ
／Ｄ層の抵抗値を減少させることができるまた、開口部
ＯＰがＳ／Ｄ層上に縦横に存在することになるので、コ
ンタクトホールの形成位置の自由度が増すので、コンタ
クトホールの形成位置を変更することで、Ｓ／Ｄ層の抵
抗値を変更することができる。
【０１１２】なお、シリサイドプロテクション構造ＰＳ
４は１つの開口部を有した構成であったが、複数の開口
部を有するシリサイドプロテクション構造を間隔を開け
て縦横に配列した構成であっても上記と同様の作用効果
を得ることができる。
【０１１３】また、以上説明した実施の形態ではシリサ
イドプロテクション構造は、左右の活性領域に対称に形
成された構成を示したが、必ずしも左右対称である必要
はない。
【０１１４】＜Ｇ．実施の形態７＞ ＜Ｇ−１．装置構成＞本発明に係る実施の形態７とし
て、図２３にシリサイドプロテクション構造を有するＭ
ＯＳトランジスタ７００の平面構成を示す。
【０１１５】以上説明した実施の形態２〜６においては
シリサイドプロテクション構造に設けられた開口部にコ
ンタクトホールを形成する構成を示したが、シリサイド
プロテクション構造には開口部を設けず、コンタクトホ
ールを形成する過程でシリサイドプロテクション構造を
貫通する構成としても良い。
【０１１６】すなわち、図２３に示すように、シリサイ
ドプロテクション構造ＰＳ５に開口部を設けず、図示し
ないＳ／Ｄ配線層との電気的な接続を行うためのコンタ
クトホール５を形成する構成としても良い。
【０１１７】なお、図２３においては、図９を用いて説
明したＭＯＳトランジスタ２００と同一の構成について
は同一の符号を付し、重複する説明は省略する。
【０１１８】＜Ｇ−２．製造方法＞次に、製造工程を順
に示す図２４〜図２７を用いてＭＯＳトランジスタ７０
０の製造方法について説明する。なお、図２４〜図２７
においては図２３におけるＡ−Ａ断面の部分を示してい
る。また、以下の説明においてはＭＯＳトランジスタ７
００はＮチャネルトランジスタとする。
【０１１９】ここで、図２４に示す構成に至るまでの工
程は、図１０〜図１５を用いて説明したＭＯＳトランジ
スタ２００とほぼ同一であるので重複する説明は省略す
るが、シリサイドプロテクション構造ＰＳ５には開口部
が形成されていないので、当該開口部の下部の高抵抗層
６１にはＳ／Ｄ層３０は形成されておらず、シリサイド
膜ＳＦ２も形成されていない。
【０１２０】図２５に示す工程において、ＳＯＩ基板Ｓ
Ｉ上に全面に渡って層間絶縁膜ＩＺを形成した後、層間
絶縁膜ＩＺを貫通するとともに、シリサイドプロテクシ
ョン構造ＰＳ５を貫通して高抵抗層６１に達するように
コンタクトホール５を形成する。なお、このとき、シリ
サイドプロテクションを必要としない通常領域において
もコンタクトホールが形成され、それはシリサイド膜に
達することになるが、ＭＯＳトランジスタ７００におい
ては、ポリシリコン層１０２を貫通することになるの
で、被エッチング材の差異によるオーバーエッチングは
緩和される。
【０１２１】次に、図２６に示す工程において、層間絶
縁膜ＩＺをマスクとして、コンタクトホール５の底部の
ＳＯＩ層ＳＬにＮ型不純物を注入し、ＳＯＩ層ＳＬの表
面内に自己整合的にＳ／Ｄ層３０を形成する。ここで、
注入イオンとしてはリン（Ｐ）を使用し、数１０ｋｅＶ
のエネルギーで、ドーズ量が１０15／ｃｍ2のオーダー
となるように注入する。
【０１２２】次に、図２７に示す工程において、コンタ
クトホール５内に埋め込み導体ＣＬを充填するととも
に、埋め込み導体ＣＬに接続するように層間絶縁膜ＩＺ
上にＳ／Ｄ配線層７を形成する。また、同時にゲート電
極２０に電気的に接続されるゲート配線層８なども形成
する。なお、コンタクトホール５はＳ／Ｄ配線層７を形
成する際に同時に埋め込むようにしても良い。
【０１２３】＜Ｇ−３．特徴的作用効果＞このように、
ＭＯＳトランジスタ７００においては、コンタクトホー
ル５がシリサイドプロテクション構造ＰＳ５を貫通する
構成となっているので、開口部を設け、そこにコンタク
トホールを形成する場合に比べて、コンタクトホール５
を形成する際の位置合わせマージンが大きくなり、製造
工程を簡略化できるとともに、コンタクトホール５の位
置ずれに伴う不具合が発生しにくいので、製造歩留まり
の低下を抑制できる。
【０１２４】また、コンタクトホール５内の埋め込み導
体ＣＬが、シリサイドプロテクション構造ＰＳ５を構成
するポリシリコン層１０２に接触することになるので、
当該ポリシリコン層１０２とゲート配線層８などの配線
層との間に寄生容量が発生する。その結果、当該寄生容
量と、高抵抗層６１によって得られる抵抗とでＣＲ回路
が形成されることになる。従って、サージ電圧などの突
発的な入力が印加された場合に、ＣＲ回路によってサー
ジ電圧が減衰することになり、ＥＳＤに対するＭＯＳト
ランジスタの保護能力が向上することになる。
【０１２５】＜Ｇ−４．変形例＞以上説明した実施の形
態７においては、層間絶縁膜ＩＺをマスクとして、コン
タクトホール５の底部のＳＯＩ層ＳＬにＮ型不純物を注
入する方法を示したが、この方法を使用すれば、シリサ
イドプロテクション膜を使用したシリサイドプロテクシ
ョン方式においてもコンタクトホールとのオーミック特
性を向上させることができる。
【０１２６】図２８にシリサイドプロテクション膜を使
用した構成を示す。図２８においてシリサイドプロテク
ション膜ＳＰはゲート電極ＧＥ、サイドウォール酸化膜
ＳＷ、およびゲート電極ＧＥの近傍のＳ／Ｄ層ＳＤの表
面上に形成されており、シリサイドプロテクション膜Ｓ
Ｐの上部にはシリサイド膜ＳＦは形成されていない。
【０１２７】この構成で特徴的なのは、Ｓ／Ｄ層ＳＤが
Ｎ-層となっていることである。これにより、Ｓ／Ｄ層
ＳＤの抵抗値を高めることでサージ電圧を降下させるこ
とができるが、シリサイド膜ＳＦ上にコンタクトホール
を形成する場合には、オーミック特性が低下することに
なる。
【０１２８】そこで、図２９に示すように、層間絶縁膜
ＩＺを形成し、コンタクトホールＣＨを形成した後、層
間絶縁膜ＩＺをマスクとして、コンタクトホールＣＨの
底部のＳ／Ｄ層ＳＤにＮ型不純物を注入することで、部
分的に高濃度不純物領域ＨＤを形成する。これにより、
コンタクトホールＣＨに導体層を充填した際のオーミッ
ク特性を向上させることができる。
【０１２９】＜Ｈ．実施の形態８＞ ＜Ｈ−１．装置構成＞以上説明した実施の形態２〜７
は、フィールド分離構造をシリサイドプロテクションに
利用するという技術思想に基づいていたが、発明者等は
当該技術思想をさらに発展させて、フィールド分離構造
の代わりにゲート電極構造をシリサイドプロテクション
に利用するという技術思想に到達した。以下、図３０〜
図３５を用いて当該技術思想に基づく実施の形態を説明
する。
【０１３０】本発明に係る実施の形態８として、図３０
にシリサイドプロテクション構造を有するＭＯＳトラン
ジスタ８００の平面構成を示す。
【０１３１】図３０において、ＭＯＳトランジスタの活
性領域ＡＲを規定するとともに、フィールド分離構造を
構成するＦＳゲート電極１０が矩形環状をなすように形
成され、当該ＦＳゲート電極１０および活性領域ＡＲの
上部には、ＦＳゲート電極１０を２分するようにＭＯＳ
トランジスタのゲート電極２０が形成されている。
【０１３２】ゲート電極２０の両側面の外側に位置する
活性領域ＡＲには、それぞれシリサイドプロテクション
構造ＰＳ６が配設され、当該シリサイドプロテクション
構造ＰＳ６の周囲はＳ／Ｄ層３０となっている。また、
シリサイドプロテクション構造ＰＳ６の平面視輪郭形状
は細長形状であり、ゲート電極２０の長手方向に平行に
配設されている。そして、長手方向に一列に配列形成さ
れた複数の開口部ＯＰを有し、当該開口部ＯＰの底面は
Ｓ／Ｄ層３０となっている。
【０１３３】なお、Ｓ／Ｄ層３０の上部およびシリサイ
ドプロテクション構造ＰＳ６の上部にはシリサイド膜Ｓ
Ｆ２が形成されているのでＳ／Ｄ層３０は直接には見え
ないが、図３０においては便宜的にシリサイド膜ＳＦ６
およびシリサイドプロテクション構造ＰＳ２を一部削除
し、Ｓ／Ｄ層３０を露出させた状態を示している。
【０１３４】＜Ｈ−２．製造方法＞次に、製造工程を順
に示す図３１〜図３４を用いてＭＯＳトランジスタ８０
０の製造方法について説明する。なお、図３１〜図３４
においては図３０におけるＡ−Ａ断面の部分を示してい
る。また、以下の説明においてはＭＯＳトランジスタ８
００はＮチャネルトランジスタとする。
【０１３５】ここで、図３１に示す構成に至るまでの工
程は、図１０および図１１を用いて説明したＭＯＳトラ
ンジスタ２００とほぼ同一であるので重複する説明は省
略するが、図３１に示す工程においては２つの高抵抗層
６１上には何も形成されていない。
【０１３６】次に、ＳＯＩ層ＳＬ上の２つの高抵抗層６
１に挟まれた領域に、ゲート酸化膜２０１およびポリシ
リコン層２０２を順に積層してゲート電極２０を形成す
る。このとき同時に、２つの高抵抗層６１の上部にもゲ
ート電極２０と同様の構成を有するシリサイドプロテク
ション構造ＰＳ６を形成する。すなわち、シリサイドプ
ロテクション構造ＰＳ６はダミーのゲート電極である。
【０１３７】その後、ＦＳゲート電極１０、サイドウォ
ール酸化膜１１４、シリサイドプロテクション構造ＰＳ
６、ゲート電極２０をマスクとして、ＳＯＩ層ＳＬにＮ
型不純物を低濃度に注入し、ＳＯＩ層ＳＬの表面内に自
己整合的に低ドープドレイン層３１を形成する。その
後、ゲート電極２０のサイドウォール酸化膜２１４およ
びシリサイドプロテクション膜ＰＳ６のサイドウォール
酸化膜ＳＷ３を形成することで、図３２に示す構成を得
る。ここで、注入イオンとしてはリン（Ｐ）を使用し、
数１０ｋｅＶのエネルギーで、ドーズ量が１０13／ｃｍ
2のオーダーとなるように注入する。なお、図３２にお
いては１つの高抵抗層６１上に２つのシリサイドプロテ
クション構造ＰＳ６が形成されているように示されてい
るが、これはシリサイドプロテクション構造ＰＳ６の開
口部ＯＰを示している。
【０１３８】また、ゲート電極２０を構成するポリシリ
コン層２０２はＮ型不純物を高濃度に含むように形成さ
れる。そのためには、Ｎ型不純物を導入しながらＣＶＤ
法で形成しても良いし、ノンドープポリシリコン層を形
成した後、イオン注入によりＮ型不純物を注入しても良
い。
【０１３９】次に、図３３に示すように、ＦＳゲート電
極１０、サイドウォール酸化膜１１４、シリサイドプロ
テクション構造ＰＳ６、サイドウォール酸化膜ＳＷ３、
ゲート電極２０、サイドウォール酸化膜２１４をマスク
として、ＳＯＩ層ＳＬにＮ型不純物を注入し、ＳＯＩ層
ＳＬの表面内に自己整合的にＳ／Ｄ層３０を形成する。
ここで、注入イオンとしてはリン（Ｐ）を使用し、数１
０ｋｅＶのエネルギーで、ドーズ量が１０15／ｃｍ2の
オーダーとなるように注入する。この注入により、低ド
ープドレイン層３１はサイドウォール酸化膜２１４の下
部だけに残ることになる。また、シリサイドプロテクシ
ョン構造ＰＳの開口部ＯＰに面する高抵抗層６１内にも
Ｓ／Ｄ層３０が形成されることになる。なお、高抵抗層
６１内のＳ／Ｄ層３０は、Ｓ／Ｄ層としてよりも、後の
工程でコンタクトホールを形成する際のオーミック抵抗
を低減させるために設けられている。
【０１４０】そして、図３４に示す工程においてサリサ
イド工程により、シリコン層の露出表面、すなわち、Ｓ
／Ｄ層３０の露出表面およびポリシリコン層２０２の露
出表面、すなわちゲート電極２の上部およびシリサイド
プロテクション構造ＰＳ６の上部にシリサイド膜ＳＦ２
を形成する。
【０１４１】＜Ｈ−３．特徴的作用効果＞このように、
ＭＯＳトランジスタ８００においては、Ｓ／Ｄ層３０に
囲まれたシリサイドプロテクション構造ＰＳ６を有し、
シリサイドプロテクション構造ＰＳ６の下部のＳＯＩ層
ＳＬ内は高抵抗層６１となっている。従って、ソース・
ドレイン間にサージ電圧が加えられた場合には、高抵抗
層６１の存在によって電圧降下が発生し、ＭＯＳトラン
ジスタ８００の破壊を防止することができる。また、高
抵抗層６１はｋΩ単位のシート抵抗を有するので、広い
面積は必要でなく、装置の小型化に逆行するという問題
は解消される。
【０１４２】また、Ｓ／Ｄ層３０上にはシリサイド膜Ｓ
Ｆ２が形成され、コンタクトホールがシリサイドプロテ
クション構造ＰＳ６の開口部に達するように形成するこ
とで、エッチングの終点判定が容易になり、Ｓ／Ｄ層の
オーバーエッチングが発生することが防止される。
【０１４３】また、ＳＯＩ基板におけるＳＯＩ層は一般
的に薄いので、エッチングによるダメージを無視できな
いが、本実施の形態においては、シリサイドプロテクシ
ョン構造の形成を、ゲート電極の形成工程で兼用したの
で、シリサイドプロテクション構造を形成するために新
たなエッチング工程は不要であり、ＳＯＩ層に対するエ
ッチングによるダメージの増加を防止できる。
【０１４４】また、ゲート電極構造をシリサイドプロテ
クション構造として使用するので、フィールド分離構造
を有さない半導体装置においても、シリサイドプロテク
ション構造を形成することができ、フィールド分離構造
をシリサイドプロテクションに利用する場合に比べて適
用範囲が広くなる。
【０１４５】なお、シリサイドプロテクション構造ＰＳ
６の形状は図３０に示した形状に限定されるものではな
く、実施の形態３〜７において説明したシリサイドプロ
テクション構造ＰＳ３〜ＰＳ５のような形状を採っても
良い。
【０１４６】また、以上説明した実施の形態２〜８にお
いては、ＳＯＩ基板上に形成されたＳＯＩデバイスを例
として説明したが、本発明の適用はＳＯＩデバイスに限
定されるものではなく、バルクシリコン基板上に形成さ
れるバルクデバイスに適用しても良い。
【０１４７】また、実施の形態１〜８においては、１つ
のＭＯＳトランジスタをＦＳゲート電極が取り囲む構成
を示したが、ＭＯＳトランジスタは１つに限定されるも
のではなく、並列に配列された複数のＭＯＳトランジス
タをＦＳゲート電極が取り囲む構成であっても良いこと
は言うまでもない。
【０１４８】また、実施の形態１〜８においてはＮチャ
ネルトランジスタを例として説明したが、Ｐチャネルト
ランジスタであっても良いことは言うまでもない。
【０１４９】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、シリサイドプロテクション構造の下部の第１
の半導体層上にはシリサイド膜は形成されず、また、第
１の半導体層はソース・ドレイン層よりも低い濃度とな
っているので、電気的には高抵抗な領域となっている。
従って、ソース・ドレイン間にサージ電圧が加えられた
場合には第１の半導体層によって電圧降下が発生し、Ｍ
ＯＳトランジスタの破壊を防止することができる。ま
た、第１の半導体層がｋΩ単位のシート抵抗を有するよ
うに構成することで、サージ電圧を降下させるために必
要な面積を低減することができる。また、ソース・ドレ
イン層上にはシリサイド膜が形成されるので、ソース・
ドレイン層上にコンタクトホールを形成する場合にエッ
チングの終点判定が容易になり、ソース・ドレイン層の
オーバーエッチングが発生することを防止できる。
【０１５０】本発明に係る請求項２記載の半導体装置に
よれば、第１の半導体層が、ＭＯＳトランジスタのソー
ス・ドレイン層とは反対の導電型の半導体層であるの
で、ソース・ドレイン層との間でＰＮ接合を形成し、電
気的に極めて高抵抗な領域を形成できる。
【０１５１】本発明に係る請求項３記載の半導体装置に
よれば、第１の半導体層が、ＭＯＳトランジスタのソー
ス・ドレイン層と同じ導電型の半導体層であるので、Ｐ
Ｎ接合を形成する場合に比べて、抵抗値を低減した高抵
抗領域を形成できる。
【０１５２】本発明に係る請求項４記載の半導体装置に
よれば、シリサイドプロテクション構造の絶縁膜は、サ
イドウォール絶縁膜と同一材質で同時に形成されるの
で、シリサイドプロテクション構造を形成するための専
用のエッチング工程が不要となる。従って、半導体基板
が例えばＳＯＩ基板である場合、ＳＯＩ層は一般的に薄
いので、エッチングによるダメージを無視できないが、
シリサイドプロテクション構造を形成するために新たな
エッチング工程は不要であり、ＳＯＩ層に対するエッチ
ングによるダメージの増加を防止できる。
【０１５３】本発明に係る請求項５記載の半導体装置に
よれば、シリサイドプロテクション構造は、フィールド
シールドゲート電極と同一の構成を有して同時に形成さ
れるので、エッチングを始めとするシリサイドプロテク
ション構造を形成するための専用の工程が不要となる。
従って、半導体基板が例えばＳＯＩ基板である場合、Ｓ
ＯＩ層は一般的に薄いので、エッチングによるダメージ
を無視できないが、シリサイドプロテクション構造を形
成するためにエッチングなどの新たな工程は不要であ
り、ＳＯＩ層に対するエッチングによるダメージの増加
を防止できる。
【０１５４】本発明に係る請求項６記載の半導体装置に
よれば、シリサイドプロテクション構造は、ゲート電極
と同一の構成を有して同時に形成されるので、エッチン
グを始めとするシリサイドプロテクション構造を形成す
るための専用の工程が不要となる。従って、半導体基板
が例えばＳＯＩ基板である場合、ＳＯＩ層は一般的に薄
いので、エッチングによるダメージを無視できないが、
シリサイドプロテクション構造を形成するためにエッチ
ングなどの新たな工程は不要であり、ＳＯＩ層に対する
エッチングによるダメージの増加を防止できる。また、
ゲート電極構造をシリサイドプロテクション構造として
使用するので、フィールド分離構造などの特殊な構成を
有さない半導体装置においても、シリサイドプロテクシ
ョン構造を形成することができ、発明の適用範囲が広く
なる。
【０１５５】本発明に係る請求項７記載の半導体装置に
よれば、少なくとも１のシリサイドプロテクション構造
の少なくとも１の開口部上にコンタクトホールを設ける
ことができ、コンタクトホールの形成スペースをソース
・ドレイン層上に設ける必要がなくなり、活性領域の大
きさに制限がある場合に適した構成となる。
【０１５６】本発明に係る請求項８記載の半導体装置に
よれば、少なくとも１のシリサイドプロテクション構造
をゲート電極の長さに合わせ、開口部をシリサイドプロ
テクション構造の長手方向に一列に配列形成すること
で、サージ電流を均一に流すことができる。
【０１５７】本発明に係る請求項９記載の半導体装置に
よれば、複数のシリサイドプロテクション構造はそれぞ
れ１列に配列された開口部を有しているので、コンタク
トホールが形成される開口部を変更することでソース・
ドレイン層の抵抗値を変更することができる。
【０１５８】本発明に係る請求項１０記載の半導体装置
によれば、シリサイドプロテクション構造間にはシリサ
イド膜が形成されることになり、シリサイド膜が形成さ
れる領域の面積が増加するので、ソース・ドレイン層の
抵抗値を減少させることができる。
【０１５９】本発明に係る請求項１１記載の半導体装置
によれば、コンタクトホールが形成される開口部を変更
することでソース・ドレイン層の抵抗値を変更すること
ができるとともに、シリサイドプロテクション構造間に
はシリサイド膜が形成されることになり、シリサイド膜
が形成される領域の面積が増加するので、ソース・ドレ
イン層の抵抗値を減少させることができる。
【０１６０】本発明に係る請求項１２記載の半導体装置
によれば、コンタクトホールが形成される開口部を変更
することでソース・ドレイン層の抵抗値を変更すること
ができるとともに、シリサイド膜が形成される領域の面
積が減少するので、ソース・ドレイン層の抵抗値を増加
させることができる。
【０１６１】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、請求項５記載の半導体装置に適し
た製造方法を提供できる。
【０１６２】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、請求項７記載の半導体装置に適し
た製造方法を提供できる。
【０１６３】本発明に係る請求項１５記載の半導体装置
の製造方法によれば、請求項６記載の半導体装置に適し
た製造方法を提供できる。
【０１６４】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、請求項７記載の半導体装置に適し
た製造方法を提供できる。
【０１６５】本発明に係る請求項１７記載の半導体装置
の製造方法によれば、コンタクトホールがシリサイドプ
ロテクション構造を貫通して、第１の半導体層内に達す
るようにするので、シリサイドプロテクション構造に開
口部を設け、そこにコンタクトホールを形成する場合に
比べて、コンタクトホールを形成する際の位置合わせマ
ージンが大きくなり、製造工程を簡略化できるととも
に、コンタクトホールの位置ずれに伴う不具合が発生し
にくいので、製造歩留まりの低下を抑制できる。また、
コンタクトホール内に導体を充填した場合に、当該導体
とシリサイドプロテクション構造の導体層とが電気的に
接続され、導体層と例えばゲート配線層などの配線層と
の間に寄生容量が発生する。その結果、当該寄生容量
と、第１の半導体層における抵抗成分とによってＣＲ回
路が形成されることになる。従って、サージ電圧などの
突発的な入力が印加された場合に、ＣＲ回路によってサ
ージ電圧が減衰することになり、ＥＳＤに対するＭＯＳ
トランジスタの保護能力が向上することになる。
【０１６６】本発明に係る請求項１８記載の半導体装置
の製造方法によれば、請求項２記載の半導体装置に適し
た製造方法を提供できる。
【図面の簡単な説明】
【図１】 フィールド分離構造を説明する平面図であ
る。
【図２】 フィールド分離構造を説明する断面図であ
る。
【図３】 本発明に係る実施の形態１のＭＯＳトランジ
スタの構成を説明する平面図である。
【図４】 本発明に係る実施の形態１のＭＯＳトランジ
スタの製造工程を説明する断面図である。
【図５】 本発明に係る実施の形態１のＭＯＳトランジ
スタの製造工程を説明する断面図である。
【図６】 本発明に係る実施の形態１のＭＯＳトランジ
スタの製造工程を説明する断面図である。
【図７】 本発明に係るＭＯＳトランジスタの等価回路
を示す図である。
【図８】 本発明に係る実施の形態１のＭＯＳトランジ
スタの製造工程の変形例を説明する断面図である。
【図９】 本発明に係る実施の形態２のＭＯＳトランジ
スタの構成を説明する平面図である。
【図１０】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図１１】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図１２】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図１３】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの変形例の構成を説明する平面図である。
【図１７】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの変形例の構成を説明する断面図である。
【図１８】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの変形例の構成を説明する平面図である。
【図１９】 本発明に係る実施の形態３のＭＯＳトラン
ジスタの構成を説明する平面図である。
【図２０】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの構成を説明する平面図である。
【図２１】 本発明に係る実施の形態５のＭＯＳトラン
ジスタの構成を説明する平面図である。
【図２２】 本発明に係る実施の形態６のＭＯＳトラン
ジスタの構成を説明する平面図である。
【図２３】 本発明に係る実施の形態７のＭＯＳトラン
ジスタの構成を説明する平面図である。
【図２４】 本発明に係る実施の形態７のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図２５】 本発明に係る実施の形態７のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図２６】 本発明に係る実施の形態７のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図２７】 本発明に係る実施の形態７のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図２８】 本発明に係る実施の形態７のＭＯＳトラン
ジスタの製造工程の変形例を説明する断面図である。
【図２９】 本発明に係る実施の形態７のＭＯＳトラン
ジスタの製造工程の変形例を説明する断面図である。
【図３０】 本発明に係る実施の形態８のＭＯＳトラン
ジスタの構成を説明する平面図である。
【図３１】 本発明に係る実施の形態８のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図３２】 本発明に係る実施の形態８のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図３３】 本発明に係る実施の形態８のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図３４】 本発明に係る実施の形態８のＭＯＳトラン
ジスタの製造工程を説明する断面図である。
【図３５】 シリサイドプロテクション膜の用途を説明
する図である。
【図３６】 シリサイド膜の問題点を説明する図であ
る。
【図３７】 シリサイド膜の問題点を説明する図であ
る。
【図３８】 シリサイドプロテクション膜の動作を説明
する平面図である。
【図３９】 シリサイドプロテクション膜の問題点を説
明する図である。
【図４０】 シリサイドプロテクション膜の問題点を説
明する図である。
【符号の説明】
ＰＳ１〜ＰＳ６，ＰＳ２１ シリサイドプロテクション
構造、５ コンタクトホール、８ ゲート配線層、１０
ＦＳゲート電極、２０ ゲート電極、３０ソース・ド
レイン層、６１ 高抵抗層、ＡＲ 活性領域、ＣＬ 埋
め込み導体、１０１ ＦＳ絶縁膜、ＳＦ１，ＳＦ２ シ
リサイド膜、１０２，２０２ ポリシリコン層、１０３
ＦＳ上部絶縁膜、ＯＰ 開口部、１１４ サイドウォ
ール絶縁膜、２０１ ゲート絶縁膜。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｊ ６２１

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたＭＯＳトラン
    ジスタを備えた半導体装置であって、 前記ＭＯＳトランジスタは、そのゲート電極の側面外方
    の活性領域の表面の所定部分にシリサイド膜を形成しな
    いための少なくとも１のシリサイドプロテクション構造
    を備え、 前記少なくとも１のシリサイドプロテクション構造の下
    部の、前記半導体基板の表面内には第１の濃度の第１の
    半導体層を有し、 前記少なくとも１のシリサイドプロテクション構造が形
    成された部分を除く前記半導体基板の表面内には第２の
    濃度の第２の半導体層を有し、 前記第２の半導体層上には前記シリサイド膜を有し、 前記第２の半導体層は前記ＭＯＳトランジスタのソース
    ・ドレイン層であり、 前記第１の濃度は前記第２の濃度よりも低いことを特徴
    とする半導体装置。
  2. 【請求項２】 前記少なくとも１のシリサイドプロテク
    ション構造は絶縁膜で形成され、 前記第１の半導体層は、前記ソース・ドレイン層とは反
    対の導電型の半導体層である、請求項１記載の半導体装
    置。
  3. 【請求項３】 前記少なくとも１のシリサイドプロテク
    ション構造は絶縁膜で形成され、 前記第１の半導体層は、前記ソース・ドレイン層と同じ
    導電型の半導体層である、請求項１記載の半導体装置。
  4. 【請求項４】 前記半導体基板上に、前記活性領域を規
    定するとともに、前記ＭＯＳトランジスタを他の半導体
    素子から電気的に分離するフィールドシールドゲート電
    極を備え、 前記フィールドシールドゲート電極は、 前記半導体基板上に順に積層形成されたフィールドシー
    ルド絶縁膜、導体層、導体層上絶縁膜とを有し、 前記フィールドシールド絶縁膜、前記導体層、前記導体
    層上絶縁膜の側面にはサイドウォール絶縁膜を有し、 前記少なくとも１のシリサイドプロテクション構造の前
    記絶縁膜は、前記サイドウォール絶縁膜と同一材質で同
    時に形成される、請求項２または請求項３記載の半導体
    装置。
  5. 【請求項５】 前記半導体基板上に、前記活性領域を規
    定するとともに、前記ＭＯＳトランジスタを他の半導体
    素子から電気的に分離するフィールドシールドゲート電
    極を備え、 前記フィールドシールドゲート電極は、 前記半導体基板上に順に積層形成されたフィールドシー
    ルド絶縁膜、導体層、導体層上絶縁膜を有し、 前記少なくとも１のシリサイドプロテクション構造は、
    前記フィールドシールドゲート電極と同一の構成を有し
    て同時に形成され、 前記第１の半導体層は、前記ＭＯＳトランジスタのソー
    ス・ドレイン層と同じ導電型の半導体層である、請求項
    １記載の半導体装置。
  6. 【請求項６】 前記少なくとも１のシリサイドプロテク
    ション構造は、前記ＭＯＳトランジスタのゲート電極と
    同一の構成を有して同時に形成され、 前記第１の半導体層は、前記ＭＯＳトランジスタのソー
    ス・ドレイン層と同じ導電型の半導体層である、請求項
    １記載の半導体装置。
  7. 【請求項７】 前記少なくとも１のシリサイドプロテク
    ション構造は、その底面が前記シリサイド膜である少な
    くとも１の開口部を部分的に有し、 前記少なくとも１の開口部の前記シリサイド膜の下部の
    前記活性領域の表面内には前記第２の半導体層が形成さ
    れている、請求項５または請求項６記載の半導体装置。
  8. 【請求項８】 前記少なくとも１のシリサイドプロテク
    ション構造の平面視形状は細長形状であり、 前記少なくとも１の開口部は複数であって、前記少なく
    とも１のシリサイドプロテクション構造の長手方向に一
    列に配列形成され、 前記少なくとも１のシリサイドプロテクション構造は、
    その長手方向が前記ゲート電極の長手方向と平行に形成
    される、請求項７記載の半導体装置。
  9. 【請求項９】 前記少なくとも１のシリサイドプロテク
    ション構造は複数であって、 前記複数のシリサイドプロテクション構造は、それぞれ
    が前記ゲート電極の長手方向と平行になるように間隔を
    開けて配列形成される、請求項８記載の半導体装置。
  10. 【請求項１０】 前記少なくとも１のシリサイドプロテ
    クション構造は複数であって、それぞれの平面視形状は
    略矩形状であり、 前記少なくとも１の開口部は単数であって、 前記複数のシリサイドプロテクション構造は、少なくと
    も前記ゲート電極の長手方向と平行に配列形成される、
    請求項７記載の半導体装置。
  11. 【請求項１１】 前記複数のシリサイドプロテクション
    構造は、前記ゲート電極の長手方向と平行な方向、およ
    び前記ゲート電極の長手方向と垂直な方向に配列形成さ
    れる、請求項１０記載の半導体装置。
  12. 【請求項１２】 前記少なくとも１のシリサイドプロテ
    クション構造の平面視形状は略矩形状であり、 前記少なくとも１の開口部は複数であって、 前記複数の開口部は、前記ゲート電極の長手方向と平行
    な方向、および前記ゲート電極の長手方向と垂直な方向
    に配列形成される、請求項７記載の半導体装置。
  13. 【請求項１３】 半導体基板上に形成されたＭＯＳトラ
    ンジスタと、前記ＭＯＳトランジスタのゲート電極の側
    面外方の活性領域を規定するとともに、前記ＭＯＳトラ
    ンジスタを他の半導体素子から電気的に分離するフィー
    ルドシールドゲート電極を備えた半導体装置の製造方法
    であって、 (ａ)前記半導体基板の所定部分に第１濃度の第１の半導
    体層を選択的に形成する工程と、 (ｂ)前記活性領域を規定するように、前記半導体基板上
    に選択的にフィールドシールド絶縁膜、導体層、導体層
    上絶縁膜を順に積層し、前記フィールドシールドゲート
    電極を形成するとともに、前記第１の半導体層上に、前
    記フィールドシールドゲート電極と同一の構成のシリサ
    イドプロテクション構造を選択的に形成する工程と、 (ｃ)前記半導体基板上に前記ゲート電極を形成した後、
    前記フィールドシールドゲート電極、前記シリサイドプ
    ロテクション構造、前記ゲート電極をマスクとして不純
    物をイオン注入し、前記半導体基板内に第２の濃度の第
    ２の半導体層を形成する工程と、 (ｄ)サリサイド工程により、前記第２の半導体層上にシ
    リサイド膜を自己整合的に形成する工程とを備え、 前記第１の濃度は前記第２の濃度よりも低くなるように
    形成され、 前記第２の半導体層は、前記ＭＯＳトランジスタのソー
    ス・ドレイン層として形成され、 前記第１の半導体層は、前記ソース・ドレイン層と同じ
    導電型となるように形成されることを特徴とする半導体
    装置の製造方法。
  14. 【請求項１４】 前記工程(ｂ)は、 その底面において前記第１の半導体層が露出した開口部
    を有するように、前記シリサイドプロテクション構造を
    形成する工程を含み、 前記工程(ｃ)に先だって、前記シリサイドプロテクショ
    ン構造および前記フィールドシールドゲート電極の側面
    にサイドウォール絶縁膜を形成する工程を備え、 前記サイドウォール絶縁膜は、前記開口部における前記
    導体層の側面にも形成され、 前記工程(ｃ)は、 前記開口部底面の前記第１の半導体層内に前記第２の半
    導体層を形成する工程を含む、請求項１３記載の半導体
    装置の製造方法。
  15. 【請求項１５】 半導体基板上に形成されたＭＯＳトラ
    ンジスタを備えた半導体装置の製造方法であって、 (ａ)前記半導体基板の所定部分に第１濃度の第１の半導
    体層を選択的に形成する工程と、 (ｂ)前記半導体基板上に選択的に、ゲート絶縁膜および
    導体層を順に積層し、前記ＭＯＳトランジスタのゲート
    電極を形成するとともに、前記第１の半導体層上に、前
    記ゲート電極と同一の構成のシリサイドプロテクション
    構造を選択的に形成する工程と、 (ｃ)前記シリサイドプロテクション構造、前記ゲート電
    極をマスクとして不純物をイオン注入し、前記半導体基
    板内に第２の濃度の第２の半導体層を形成する工程と、 (ｄ)サリサイド工程により、前記第２の半導体層上にシ
    リサイド膜を自己整合的に形成する工程とを備え、 前記第１の濃度は前記第２の濃度よりも低くなるように
    形成され、 前記第２の半導体層は、前記ＭＯＳトランジスタのソー
    ス・ドレイン層として形成され、 前記第１の半導体層は、前記ソース・ドレイン層と同じ
    導電型となるように形成されることを特徴とする半導体
    装置の製造方法。
  16. 【請求項１６】 前記工程(ｂ)は、 その底面において前記第１の半導体層が露出した開口部
    を有するように、前記シリサイドプロテクション構造を
    形成する工程を含み、 前記工程(ｃ)に先だって、前記シリサイドプロテクショ
    ン構造および前記ゲート電極の側面にサイドウォール絶
    縁膜を形成する工程を備え、 前記サイドウォール絶縁膜は、前記開口部における前記
    導体層の側面にも形成され、 前記工程(ｃ)は、 前記開口部底面の前記第１の半導体層内に前記第２の半
    導体層を形成する工程を含む、請求項１５記載の半導体
    装置の製造方法。
  17. 【請求項１７】 (ｅ)前記シリサイドプロテクション構
    造を貫通して、前記第１の半導体層内に達するコンタク
    トホールを形成する工程をさらに備える、請求項１３ま
    たは請求項１５記載の半導体装置の製造方法。
  18. 【請求項１８】 半導体基板上に形成されたＭＯＳトラ
    ンジスタと、前記ＭＯＳトランジスタのゲート電極の側
    面外方の活性領域を規定するとともに、前記ＭＯＳトラ
    ンジスタを他の半導体素子から電気的に分離するフィー
    ルドシールドゲート電極を備えた半導体装置の製造方法
    であって、 (ａ)前記半導体基板の全面に第１濃度の第１の半導体層
    を形成する工程と、 (ｂ)前記活性領域を規定するように、前記半導体基板上
    に選択的にフィールドシールド絶縁膜、導体層、導体層
    上絶縁膜を順に積層し、前記フィールドシールドゲート
    電極を形成する工程と、 (ｃ)前記半導体基板および前記フィールドシールドゲー
    ト電極を覆うように絶縁膜を形成した後、前記半導体基
    板上の所定部分に前記絶縁膜を残すようにドライエッチ
    ングを施してシリサイドプロテクション構造を形成する
    工程と、 (ｄ)前記半導体基板上に前記ゲート電極を形成した後、
    前記フィールドシールドゲート電極、前記シリサイドプ
    ロテクション構造、前記ゲート電極をマスクとして不純
    物をイオン注入し、前記半導体基板内に第２の濃度の第
    ２の半導体層を形成するとともに、前記所定部分に前記
    第１の半導体層を残す工程と、 (ｅ)サリサイド工程により、前記第２の半導体層上にシ
    リサイド膜を自己整合的に形成する工程とを備え、 前記第１の濃度は前記第２の濃度よりも低くなるように
    形成され、 前記第２の半導体層は、前記ＭＯＳトランジスタのソー
    ス・ドレイン層として形成され、 前記第１の半導体層は、前記ソース・ドレイン層とは反
    対の導電型となるように形成されることを特徴とする半
    導体装置の製造方法。
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US09/061,249 US6204536B1 (en) 1997-10-22 1998-04-17 Semiconductor device and manufacturing method thereof
KR1019980017027A KR100297067B1 (ko) 1997-10-22 1998-05-12 반도체장치및그제조방법
DE19824242A DE19824242A1 (de) 1997-10-22 1998-05-29 Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
FR9807304A FR2770030B1 (fr) 1997-10-22 1998-06-10 Dispositif a semiconducteur comprenant un transistor mos et procede de fabrication
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009277A (ja) * 2000-06-20 2002-01-11 Oki Electric Ind Co Ltd オフセットゲート型電界効果トランジスタ及び半導体装置
US7473974B2 (en) 2003-06-02 2009-01-06 Nec Electronics Corporation Semiconductor circuit device including a protection circuit

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806123B2 (en) * 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
JP2005209792A (ja) * 2004-01-21 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置
JP2006012991A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体記憶装置
CN102790047B (zh) * 2011-05-19 2015-02-04 中国科学院微电子研究所 串联ggNMOS管及制备方法、多VDD-VSS芯片
US8779551B2 (en) * 2012-06-06 2014-07-15 International Business Machines Corporation Gated diode structure for eliminating RIE damage from cap removal
US8921401B2 (en) * 2013-02-07 2014-12-30 Musc Foundation For Research Development Pyrazole compounds, compositions and methods for treatment of degenerative diseases and disorders
KR102053410B1 (ko) 2013-04-24 2019-12-09 삼성디스플레이 주식회사 박막 트랜지스터 및 유기 발광 표시 장치
US20190035779A1 (en) * 2017-07-30 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna diode circuit
CN110676252B (zh) * 2019-09-12 2022-05-13 北京时代民芯科技有限公司 一种抗瞬时辐射加固的集成电路版图结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5772363A (en) * 1980-10-24 1982-05-06 Matsushita Electric Ind Co Ltd Integrated circuit
JPH0265254A (ja) 1988-08-31 1990-03-05 Toshiba Corp 半導体装置
US5262344A (en) 1990-04-27 1993-11-16 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
US5021853A (en) 1990-04-27 1991-06-04 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
US5164806A (en) * 1990-05-23 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Element isolating structure of semiconductor device suitable for high density integration
US5283449A (en) * 1990-08-09 1994-02-01 Nec Corporation Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other
KR100266838B1 (ko) 1991-11-28 2000-09-15 이데이 노부유끼 전계효과형 트랜지스터
US5444591A (en) 1993-04-01 1995-08-22 International Rectifier Corporation IGBT fault current limiting circuit
GB9311035D0 (en) * 1993-05-28 1993-07-14 Environmental Med Prod Electrochemical metal analysis
DE4341170C2 (de) 1993-12-02 2001-05-03 Siemens Ag ESD-Schutzstruktur für integrierte Schaltungen
US5455444A (en) * 1994-04-22 1995-10-03 United Microelectronics Corporation Double polysilicon electrostatic discharge protection device for SRAM and DRAM memory devices
US5589423A (en) 1994-10-03 1996-12-31 Motorola Inc. Process for fabricating a non-silicided region in an integrated circuit
KR100402672B1 (ko) 1995-10-31 2004-06-04 텍사스 인스트루먼츠 인코포레이티드 CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조
US5585299A (en) 1996-03-19 1996-12-17 United Microelectronics Corporation Process for fabricating a semiconductor electrostatic discharge (ESD) protective device
US6030864A (en) * 1996-04-12 2000-02-29 Texas Instruments Incorporated Vertical NPN transistor for 0.35 micrometer node CMOS logic technology
US6175394B1 (en) * 1996-12-03 2001-01-16 Chung-Cheng Wu Capacitively coupled field effect transistors for electrostatic discharge protection in flat panel displays
US5917220A (en) * 1996-12-31 1999-06-29 Stmicroelectronics, Inc. Integrated circuit with improved overvoltage protection
TW408465B (en) * 1997-01-24 2000-10-11 United Microelectronics Corp The manufacture method of anti-electrostatic discharge device
US6020242A (en) * 1997-09-04 2000-02-01 Lsi Logic Corporation Effective silicide blocking
US6121090A (en) * 1998-04-20 2000-09-19 Texas Instruments - Acer Incorporated Self-aligned silicided MOS devices with an extended S/D junction and an ESD protection circuit
US6025267A (en) * 1998-07-15 2000-02-15 Chartered Semiconductor Manufacturing, Ltd. Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009277A (ja) * 2000-06-20 2002-01-11 Oki Electric Ind Co Ltd オフセットゲート型電界効果トランジスタ及び半導体装置
US7473974B2 (en) 2003-06-02 2009-01-06 Nec Electronics Corporation Semiconductor circuit device including a protection circuit

Also Published As

Publication number Publication date
US6429079B1 (en) 2002-08-06
KR100297067B1 (ko) 2001-10-25
FR2770030A1 (fr) 1999-04-23
KR19990036490A (ko) 1999-05-25
DE19824242A1 (de) 1999-05-06
TW374945B (en) 1999-11-21
US6204536B1 (en) 2001-03-20
FR2770030B1 (fr) 2001-11-09

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