TWI364825B - Soldering substrate, electrocial soldering structure and method for soldering same - Google Patents
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Description
100^.08^ 18 0 、採用該焊接基板之電子封 1364825 六、發明說明： 【發明所屬之技術領域】· [0001] 本發明係關於一種焊接基板 裝構造及其封裝方法。 【先前技術】 [0002]隨著電子科學技術之發展，電子封裝技術正在曰新月異 地進步中。以應高散熱、高傳導速率之電訊需求，各式 電子封裝技術皆已被廣泛應用至半導體器件與薄膜電晶 體基板之封裝、半導體器件與印刷電路板之封裝以及軟 性印刷電路板與硬性印刷電路板之封裝等各種領域中。 _3]通常在各式電子封裝製程中，主要的電子封裝技術包括 .球柵矩陣式封裝（Ball Grid Array Package，BGA Package)技術、覆晶封裝（Filp-Chip Bonding)技術 日日片尺寸封裝（Chip Scale Package, CSP)技術以 及曰日片直貼封裝（Direct Chip Attachment Pack-age, DAC Package)等。 [0004]然而採用上述封裝技術封裝半導㈣件於薄膜電晶體基 板印刷電路板等焊接基板表面時，還存在如下技術瓶 頸： [0005]首先因為上述半導體器件之封裝皆是以焊錫凸塊焊接 方式實現連結’但是焊球之高度太低，不足以承受回谭 (Refl〇w)製程所產生之熱應力，故易因熱力衝擊影響電 子封裝之可靠度； [麵]其:欠，隨著半導體ϋ件及焊接基板表面線路集成度之提 096149369 表單編銳Α0101 第3頁/共20頁 1003302042-0 1364825
[0007] [0008] [0009] 高，球_矩陣時，錫球間距亦進一步縮小，以致達到 0. 5mm，甚至更尔，如:秘勢•必會因為焊球之偏移導動^ ，影響電子封裝之可靠度》 為解決以上技術瓶頸，業界有採用異方性導電膜 (Anisotropic Conductive Film，ACF)直接黏接固 定待焊接之半導體器件於焊接基板之方法，或者於焊接 基板表面設置多層佈線（Lay out)以及扇出（Fanout)來 改變設置佈局’達到設置於半導體器件表面之焊墊與焊 接基板之連結目的。 一種先前技術所示之將半導體晶粒固定於焊接基板之電 子封裝構造如圖1所示《該電子封裝構造1包括一半導體 晶粒11、一異方性導電膜13及一薄膜電晶體基板15。該 薄膜電晶體基板15係一表面設置有一焊接區域ι51之焊接 基板，該半導體晶粒11藉由該異方性導電膜丨3黏接固定 於这悍接區域151 該半導體晶粒1 1表面設置有一焊塾1 Η矩陣。該薄膜電晶 體15之焊接區域151内設置有一焊接點152矩陣及複數位 於該焊接區域151外之扇出導線153。其中部份扇出導線 153與該焊接點152對應電連接，且該扇出導線153之截 面高度與該焊接點丨52之截面高度一致，其截面結構如圖 2所示。 該異方性導電膜13係一摻雜有一定密度導電顆粒之樹脂 ，其使得該焊墊111與該焊接點152於平行於膜厚方向導 通’而於垂直於膜厚方向彼此絕緣。 096149369 表單編號A0101 第4頁/共20頁 1003302042-0 [0010] [0011] [0011] 1364825 丨100 年· 當將該半導體晶粒11封裝於該薄膜電晶體基板i 5時，其 4驟如下： [0012]首先於該薄膜電晶體基板15之焊接區域151内塗佈一層異 方性導電膜13 ;然後，對位該半導體晶粒u之焊墊lu矩 陣與該薄膜電晶體15之焊接點152矩陣；最後，採用熱壓 設備熱壓固化該異方性導電膜13 ’藉由該異方性導電膜 13黏接固定該半導體晶粒11至該薄膜電晶體基板15之焊 接區域151，並使得該焊墊112矩陣與該焊接點152矩陣 對應電連接。 [0013] 惟，因為該薄膜電晶體基板15表面之扇出導線153與該焊 接點152於尚度方向上一致，故當對位該焊墊U1矩陣與 該焊接點152矩陣時，如操作失誤或者對位精度不夠，則 易導致該焊墊111與該扇出導線153在空間上之重疊而短 路；當採用4膜電晶體基板15作為焊接基板進行封裝製 程時，往往會因扇出導線丨53與焊墊U1之短路導致封裝 不良，降低封裝可靠度。 【發明内容】 [0014] 有鑑於此，有必要提供-種封裝可靠度高之焊接基板。 [〇〇15]有鑑於此，亦有必要提供一種封裝可靠度高之電子封裝 構造。 _6]有舰此，還有必要提供—種封裝可靠度高之電子封裝 方法。 種焊接基板，其包括錢扇出導線及複數焊接點，其 中至少-扇出導線電連接該焊接點，且該焊接點之高度 > 士《 表單編號A0101 第5頁/共20苜 ' 1003302042-0 1364825 大於該扇出導線之高度。 [0018] 一種電子封襄構造，其包括一半導禮晶粒及〜 焊接基板 ，該半導體晶粒包括複數焊墊，該焊接基板包括複數扇 出導線及複數焊接點，其中該半導體晶粒之複數焊墊與 該複數焊接點對應電連接，至少一扇出導線電連接該焊 接點，且該焊接點之高度大於該扇出導線之高度。 [0019] -種電子封裝方法’其包括於—半導體晶粒表面形成複 數焊墊；於一焊接基板表面形成複數焊接點及複數與該 焊接點電連接之扇出導線，其中該焊接點之高度大於該 扇出導線之高度；以及使該半導體晶粒之焊墊分別與該 焊接基板之焊接點對應電連接。 [0020] [0021] 相較於先前技術，於該焊接基板表面設置該焊接點之高 度大於该扇出導線之高度，藉由該高度差，避免該半導 體晶粒之焊墊與該焊接基板之焊接點間因短路導致封裝 不良，有效提高採用該焊接基板之電子封裝構造之可靠 度β 相較於先前技術’於該電子封裝方法中，設置該焊接基 板表面之焊接點之高度大於該扇出導線之高度，使得當 需要將該半導體晶粒封裝於該焊接基板時，保證該半導 體晶粒之焊塾與該焊接基板表面之焊接點相互絕緣。即 便是操作失誤或者對位精度不夠高導致該焊墊與該扇出 導線於空間上部份重疊，同樣避免其相互短路導致電子 封裝不良，提高其封裝可靠度。 【實施方式】 096149369 表單編號Α0101 第6頁/共20頁 1003302042-0 1364825 ... 广 '… .· 100年08月18日俊正替_頁 [0022] .請參閱圖3，係本發明電子封裝構造一種較佳實施方式之 丘體組濃π惠圖.。該電子封袁構造2包括—半導體晶粒22 、一焊接基板23及一異方性導電膜25。該半導體晶粒22 . 藉由該異方性導電膜25黏接固定於該焊接基板23。 [0023] 再請參閱圖4，係圖3所示電子封裝構造2之半導體晶粒22 之平面示意圖。該半導體晶粒22係一半導體裝置，其表 面設置有一焊墊矩陣221，該焊墊矩陣221係由複數焊墊 222成矩陣排列形成。 • [0024]請參間圖5 ’係圖3所示電子封裝構造2之焊接基板23之立 體示意圖。該焊接基板23係一薄膜電晶體基板，其表面 設置有複數佈線電路（未標示）及一接腳焊墊區231，該佈 線電路包括複數控制導線235及複數扇出導線236。該複 數控制導線235相互平行設置，該複數扇出導線236—端 連接該複數控制導線235，其另一端連接至該接腳焊墊區 231。該接腳焊墊區231係一用以對應焊接該半導體晶粒 22之矩形平面區域，其包括複數焊接點233，該複數焊接 φ 點233矩陣設置形成一焊接點矩陣232。連接至該接腳焊 墊區231之部份扇出導線236端部與該焊接點233對應電 連接’另一部份扇出導線236端部延伸至該接腳焊墊區 231内，其截面結構如圖6所示，且臨近該扇出導線236之 焊接點233之尚度大於該扇出導線236之尚度，設定該高 度差為Η。 [0025] 該異方性導電膜25係一將導電粒子均勻分佈於高品質樹 脂之高分子薄膜。當對該異方性導電膜25熱壓後，於平 行於膜厚方向上，使得該半導體晶粒22之焊墊222與該焊 096149369 表單編號 Α0101 第 7 頁/共 20 頁 1003302042-0 1364825 [0026] [0027] [0028] [0029] 1ΌΟ年.08月ί8日修正 ^基板23之焊接點233對應電連接，而於垂直於該異方性一 導電膜25厚度方气則彼此絕緣。其中取該導電釦、子之i，;、、.‘、 彺為D，其取值範圍藉由該異方性導電膜25之性能決定， 通系大約·為10微米左右，則該焊接點233與該扇出導線 . 236之高度大於該導電粒子之直徑1)。 在該電子封裝構造2中，該半導體晶粒22之焊墊222與該 焊接基板23之焊接點233相對應，因為部份扇出導線236 夾於該複數焊接點233之間，且其高度低於該焊接點233 之尚度，所以當將該半導體晶粒22封裝於該焊接基板23 時，該半導體晶粒22之焊墊222與該焊接基板23之焊接點 233有效導通，並不會出現該半導體晶粒22之焊墊222與 部份扇出導線236短路之情形。即便是因為操作失誤，使 得該半導體晶粒22之焊墊222與該扇出導線236有部份重 疊之情況，因為該焊接點233與該扇出導線236之高度差H 大於該導電粒子之直徑D，所以該焊接點233與該扇出導 線236仍然不會出現短路之可能。當然，該扇出導線236 還可以貫穿該接腳焊墊區231。該焊接基板23還可以為一 痛 軟性印刷電路板、硬性印刷電路板等。 综上，相較先前技術，採用該焊接基板23以及採用該焊 接基板23之電子封裝構造2，有效避免該焊墊222與該扇 出導線236間之短路，提高其可靠度。 當採用異方性導電膜25將該半導體晶粒22封裝於該焊接 基板23時，其封裝步驟如下： 步雜S1，於該半導體晶粒22表面形成焊塾矩陣221 ; 096149369 表單编號Α0101 第8頁/共20頁 1003302042-0 1364825 —_ 100年·08^Τ8日核正销问 _0]步驟S2 ’於該焊接基板23表面形成焊接點矩陣232及複數 产6亥焊接點233電連辞:\蠢杀筆终2:36;且使得該焊接點一 233之高度大於該扇出導線236之高度； [0031] #驟S3，於該焊接基板23表面設置焊接點矩陣232之區域 塗佈該異方性導電膜25 ; [0032] 步驟s4 ’對位該半導體晶粒22之焊墊矩陣221與該焊接基 板23之焊接點矩陣232 ’並藉由熱壓合設備熱壓合固化該 異方性導電膜25 ’使得該半導體晶粒22藉由該異方性導 φ 電膜25黏接固定於該焊接基板23。 [0033] 在採用該電子封裝構造2封裝該半導體晶粒22於該焊接基 板23時’採用異方性導電膜25直接封裝，有效解決因熱 力衝擊導致電子封裝可靠度低之問題。同時，因為該焊 接點233與該扇出導線236之高度差Η大於該導電粒子之直 徑D ’有效保證該焊墊222與該扇出導線236之彼此絕緣， 提高封裝過程之可靠度。
[0034] 綜上所述，本發明霉已符合發明專利之要件，爰依法提 出專利申請。惟，以上所述者僅為本發明之較佳實施例 ’本發明之範圍並不以上述實施例為限’舉凡熟習本案 技藝之人士援依本發明之精神所作之等效修飾或變化， 皆應涵蓋於以下申請專利範圍内》 【圖式簡單說明】 [0035] 圖1係一種先前技術電子封裝構造之立體分解示意圖。 [0036] 圖2係圖1所示電子封裝構造之側面局部放大示意圖。 [0037] 圖3係本發明電子封裝構造一較佳實施方式之立體組裝示 096149369 表單編號 Α0101 第 9 買/兴 20 頁 1003302042-0 1364825 , , 100年.08月18日梭正替4吳頁 意圖。 [0038] 圖4係圖3所示電子封裝構造’乏"单晶粒乏平面示意圖 [0039] 圖5係圖3所示電子封裝構造之焊接基板之立體示意圖。 [0040] 圖6係圖3所示電子封裝構造之側面局部放大示意圖。 【主要元件符號說明】 [0041] 電子封裝構造：2 [0042] 焊接點矩陣：232 [0043] 半導體晶粒：22 [0044] 焊接點：233 [0045] 焊墊矩陣：221 [0046] 控制導線：235 [0047] 焊墊：222 [0048] 扇出導線：236 [0049] 焊接基板：23 [0050] 異方性導電膜：25 [0051] 接腳焊墊區：231
096149369 表單編號A0101 第10頁/共20頁 1003302042-0
Claims (1)
1364825 _ 100年.08月.i8日核正替換頁 七、申請專利範圍： 1 · 一種坪择基板t其·包#%。 複數扇出導線；及 複數焊接點； 其中至少一扇出導線電連接該焊接點，且該焊接點之高度 大於該扇出導線之高度。 2.如申請專利範圍第1項所述之焊接基板，其中該焊接點與 該扇出導線之間之高度差大於10微米。
3. 如申請專利範圍第1項所述之焊接基板，其中該複數扇出 導線與該複數焊接點一一對應電連接。 4. 如申請專利範圍第3項所述之焊接基板，其中該焊接基板 包括一接腳焊接區，該複數焊接點位於該接腳焊接區内。 5. 如申請專利範圍第4項所述之焊接基板，其中至少一扇出 導線貫穿該接腳焊墊區。 6. 如申請專利範圍第1項所述之焊接基板，其中該複數焊接 點呈矩陣排列。
7. 如申請專利範圍第1項所述之焊接基板，其中該焊接基板 進一步包括複數控制導線，該複數控制導線相互平行間隔 設置，並電連接該複數扇出導線。 8. 如申請專利範圍第1項所述之焊接基板，其中該焊接基板 係一印刷電路板。 9. 如申請專利範圍第8項所述之焊接基板，其中該焊接基板 係一軟性印刷電路板。 10 .如申請專利範圍第1項所述之焊接基板，其中該焊接基板 係一薄膜電晶體基板。 096149369 表單編號A0101 第11頁/共20頁 1003302042-0 1364825 100:年.0&月18日修正替換頁 11 . 一種電子封裝構造，其包括： ’ j ·二芈:導體晶粒，其包括複數焊墊;之iib 一焊接基板，其包括： 複數扇出導線；及 複數焊接點； 其中該半導體晶粒之複數焊墊與該複數焊接點對應電連接 ，至少一扇出導線電連接該焊接點，且該焊接點之高度大 於該扇出導線之尚度。 12 .如申請專利範圍第11項所述之電子封裝構造，其中該半導
體晶粒藉由異方性導電膠固定於該焊接基板，該異方性導 電膠包括複數導電粒子。 13 .如申請專利範圍第12項所述之電子封裝構造，其中該焊接 點與該扇出導線之間之高度差大於該複數導電粒子之任一 導電粒子之直徑。 14 .如申請專利範圍第11項所述之電子封裝構造，其中該焊接 點與該扇出導線之間之高度差大於10微米。
15 .如申請專利範圍第11項所述之電子封裝構造，其中該複數 扇出導線與該複數焊接點一一對應電連接。 16 .如申請專利範圍第11項所述之電子封裝構造，其中該焊接 基板包括一接腳焊接區，該複數焊接點矩陣於該接腳焊接 區内。 17 .如申請專利範圍第16項所述之電子封裝構造，其中至少一 扇出導線貫穿該接腳焊墊區。 18 .如申請專利範圍第11項所述之電子封裝構造，其中該焊接 基板進一步包括複數控制導線，該控制導線與該扇出導線 電連接，該複數控制導線相互平行間隔設置。 096149369 表單編號A0101 第12頁/共20頁 1003302042-0 丄处4825 4 ♦ 19 100年08月i8曰
如申請專利範圍第11項所述之電 基板係一印刷電路板。 子封裝構造，其中該焊接 如申請專利範圍第19項所述之電子封裝構造，其中該焊接 基板係一軟性印刷電路板。 如申請專利範圍第12項所述之電子封裝構造，其中該焊接 基板係一薄膜電晶體基板。 —種電子封裝方法，其包括： 於一半導體晶粒表面形成焊墊矩陣；
21 22 ；焊接基板表面形成烊接點矩陣及複數與該焊接點電連 接之扇出導線，其中該焊接點之高度大於該扇出導線之高 度；及 使侍該半導體晶粒之焊墊分別與該焊接基板之焊接點對應 電連接。 23 .如申請專利範圍第22項所述之電子封裝方法，其中該半導 體晶粒與該焊接基板之焊接點藉由異方性導電膜實現電連 接’該異方性導電膠包括複數導電粒子。 24 ·如申請專利範圍第23項所述之電子封裝方法，其中該焊接 點與該扇出導線之間之高度差大於該複數導電粒子之任一 導電粒^子之直徑。 25 .如申請專利範圍第22項所述之電子封裝方法，其中該焊接 點與該扇出導線之間之高度差大於1〇微米。 26 ‘如申請專利範圍第22項所述之電子封裝方法，其中該複數 扇出導線與該複數焊接點一一對應電連接。 27 .如申請專利範園第22項所述之電子封裝方法，其中該焊接 基板包括一接腳焊接區，該複數焊接點矩陣於該接腳焊接 096149369 表單編號A0101 第13頁/共20頁 1003302042-0 1364825 100年.08月18日核正_^頁· 28 .如申請專利範圍第27項所述之電子封裝方法，其中至少一 廢·出導線貫穿該接腳焊墊區。 29 .如申請專利範圍第22項所述之電子封裝方法，其中該焊接 基板係一印刷電路板。 30 .如申請專利範圍第29項所述之電子封裝方法，其中該焊接 基板係一軟性印刷電路板。 31 .如申請專利範圍第22項所述之電子封裝方法，其中該焊接 基板係一薄膜電晶體基板。 096149369 表單編號A0101 第14頁/共20頁 1003302042-0
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