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TWI360865B - Semiconductor device and manufacturing method of s - Google Patents

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TWI360865B
TWI360865B TW094120881A TW94120881A TWI360865B TW I360865 B TWI360865 B TW I360865B TW 094120881 A TW094120881 A TW 094120881A TW 94120881 A TW94120881 A TW 94120881A TW I360865 B TWI360865 B TW I360865B
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gate
electrode
region
oxide film
diffusion layer
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TW094120881A
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Digh Hisamoto
Kan Yasui
Shinichiro Kimura
Tetsuya Ishimaru
Original Assignee
Renesas Electronics Corp
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Publication date
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Description

1360865 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法，特別係關於具 有非揮發性記憶體構造之半導體裝置。 【先前技術】 裝入於LSI之積體半導體記憶體之一，有非揮發性記憶 體。此係一種即使關掉LSI之電源，仍可留下記憶資訊之
元件，已成為將LSI應用於各種應用領域上極重要之元 件。 關於半導體元件之非揮發性記憶體，在威立出版之 S.Sze著之半導體元件之物理學第2版（physics 〇f
Semiconductor Device, 2nd edition, A Wiley-Interscience pubHcation)之第496頁至5〇6頁（非專利文獻〇中曾有 使用所謂浮動閉極型記憶體之記憶體之記載。如在此所記 載’已知：將絕緣膜疊層，並將電荷蓄積於其界面或絕緣 膜中之井等之元件與浮動閘極型相比，不需要形成新的導 電層，可在與CMOSLSI製程保持良好之匹配性之情況下 形成記憶體。 _但丄以往將電荷蓄積於絕緣膜中之元件，由於被要求施 仃電何之沒入與釋放’ A充分具有電荷保持特性故難以 實現。對此，有人提案以注 八异有不同付戒之電荷取代電 荷釋放’藉以施行記憶資 只。tL l 0C冩。此動作曾記述於 1997年VLSI技術論文隹货^ 文集第63頁（非專利文獻2)中。在此 構造中’執行記憶體動作 户之夕曰曰矽閘極與執行記憶胞之選 102533-970618.doc 1360865 擇之閘極係被分開形成。又，同樣之記载亦見於美國專利 第5,969,383號（專利文獻1)中。 在此記憶胞構造中，基本上，係將在以NMOS為基礎之 選擇閘極之側面具有記憶閘極之2個電晶體配置成所謂 厂縱疊」之配置。以等效電路予以表示時如圖1所示。記 憶閘極之閘極絕緣膜係以矽氧化膜夾著矽氮化膜之構造形 成’呈現所謂 MONO S (Metal-Oxide-Nitride-Oxide.
Semiconductor (Silicon);金屬氧化物氮化物氧化物半導體 (矽））構造。選擇閘極之閘極絕緣膜係矽氧化膜。此在後面 將依據形成步驟予以說明，此可與位於周邊及其他邏輯部 之CMOS之閘極絕緣膜共通化。擴散層電極分別以選擇閘 極與圯憶閘極為掩罩形成。作為此記憶胞之動作，可考慮 ⑴寫入、(2)栻除' (3)保持、⑷讀出之4種狀態。此4種 狀態之稱呼名稱係被使用作為代表名稱，有關寫入與拭 除，也可制相反之稱法。且動作操作雖也制代表性之
操作加以說明’但可考慮採用各種不同之操作法。為了作 說明’以NMOS㉟所形成之記憶胞之情形加以說明，但在 原理上PMOS型也可同樣形成。 ⑴寫入時，將正電位施加至記憶閘極側擴散層，將盘 基板相同之接地電位施加至選擇閑極側擴散層。對記憶閉 極她加較南之超過閘極驅動電壓，使記憶閘極下之通道成 為通電狀態。在此，將選擇閉極之電位設定為比臨限4 :例如〇·1至0.2 V之值’以使其成為通電狀態。此時， 在2個閉極之境界附近會產生最強之電場，故會產生多量 102533-970618.doc 1360865 之熱電子，並被注入於記憶閘極側。此現象即係一般所習 知之源極側注入（Source side injection ; SSI)，關於此現 象’曾在1986年IEEE國際電子元件會議技術文摘第584 頁至第 587 頁（IEEE International Electron Device Meeting Technical Digest，pp 584-587，1986)見於 A. T.Wu 等之記述 中（非專利文獻3)。在此之記述雖使用浮動閘極型之記愧 胞加以記述，但在絕緣膜型中，其注入機構也相同。此方 式之熱電子之注入之特徵在於·.電場會集中於選擇閘極與 §己憶閘極境界附近’故可集中地注入於記憶閘極之選擇閘 極側端部。又，在浮動閘極型中，電荷保持層雖由電極所 構成’但在絕緣膜型中’會蓄積於絕緣膜中，故可將熱電 子保持於極狹窄之區域。 (2) 拭除時’將負電位施加至記憶閘極，將正電位施加 至選擇閘極側擴散層，可在擴散層端部之記憶閘極與擴散 層重疊之區域發生強反轉，引起帶間隧道現象，而可產生 電洞。關於此帶間隧道現象，例如曾在1987年IEEE國際 電子元件會議技術文摘第718頁至第721頁仰邱 International Electron Device Meeting, Technical Digest, pp 718-721，1987)見於T.Y.Chan等之記述中（非專利文獻4’）。 在此記憶胞中，所產生之電洞會向通道方向被加速移動， 可被記憶閘極之偏塵吸引注A ΟΝΟ冑中，藉以施行栻除 動作。即’可利用被注人之電洞之電荷降低因電子之電荷 而上升之記憶閘極之臨限值。 (3) 保持時’電荷被保持作為注入絕緣膜Ονο膜中之载 102533-970618.doc 1360865 子之電荷。在絕緣膜中之載子移動極少且缓慢，故即使不 將電壓施加至電極，也可良好地加以保持。 (4)項出時，將正電位施加至選擇閘極側擴散層，將正 電位施加至選擇閘極，使選擇閘極下之通道成為通電狀 態。在此，可藉施加可判別寫入、拭除狀態所賦予之記憶 閘極之臨限值差之適當之記憶閘極電位（即寫入狀態之臨 限值與拭除狀態之臨限值之中間電位），以電流讀出所保 持之電荷資訊。 [專利文獻 1]US005969383 [非專利文獻 1] S.Sze 著 Physics of Semic〇nduct〇r
Device，2nd edition，A Wiley-Interscience pubHcati〇n 第 496頁至506頁 [非專利文獻2] 1997年VLSI技術論文集第63頁 [非專利文獻3] 1986年IEEE國際電子元件會議技術文 摘第584頁至第587頁 [非專利文獻4] 1987年IEEE國際電子元件會議技術文 摘第718頁至第721頁 (發明所欲解決之問題） 上述先前技術使用具有分瓣閘極之電洞注入之記憶胞之 特徵在於：在電洞注入狀態下，因電洞之電荷，可實現比 初期低之臨限值，故可在拭除狀態獲得大的讀出電流之點 上。έ己憶胞之基本的電路構成如圖1所示。此記憶胞係串 聯連接選擇電晶體1與記憶電晶體2之例。如此，由於基 本構成係以M0SFET為基本之記憶胞，其特性會隨著元 102533-970618.CI. 丄湖865 件之按比例縮放而變化。可藉間極長度之縮短或問極絕緣 . 膜之耗而提自電流驅動力。另-方面，縮小通道寬度 ， _，電流值會變小。選擇閘極作為通常t M0SFET，可將 此等之參數按比例縮放。但，在記憶閑極中’為維持寫入 特性及電何保持特性，不能將閘極絕緣膜厚度及開極長度 等按比例鈿放。因此’按比例縮放記憶胞時，會強烈顯現 出縮小電晶體之通道寬度之效果，為此，而有電流驅動力 降低之問題。 ^ 因此’本發明之目的在於解決上述之問題點，即使按比 例縮放。己隐胞，也可提供具有高的電流驅動力之非揮發性 半導體記憶裝置。 【發明内容】 本案發明之要點在於形成凸型形狀之活性區$，以跨過 5玄凸部方式配置選擇閘極或記憶閘極。 本案發明之主要型態可列舉如以下所述。又，半導體基 φ &之代表例為石夕基板’故以下以石夕基板加以說明。 本發明之非揮發性半導體記憶裝置係包含矽基板；第} 絕緣閘極型場效電晶體，其係形成於前述石夕基板上者；及 第2絕緣間極型場效電晶體，其係形成於前述石夕基板上， 且具有）ι隔著絕緣膜形成於前述第j絕緣問極型場效電晶 體具有之第1閘極電極之第2閉極電極者。@，前述第2絕 緣閘極型場效電晶體之閘極絕緣膜具有電荷保持機能，藉 前述第2閘極電極之電壓特性變化之助益，控制流過前述 第1擴散層電極與前述第2擴散層電極間之電流，另外，具 102533-9706i8.doc 10 1360865 有下列之特徵： 在與前述第i及第2絕緣閘極型場效電晶體之各閑極電極 =之方向包含第！擴散層電極；前述第！絕緣閘極型場效 电的體具有之第丨閘極電極與對應於該第1閘極電極之第1 通道區域’刖述第2絕緣閘極型場效電晶體具有之第2閘極 電極與對應於該第2閘極電極之第2通道區域；及夹著前述 域與第2通道區域而與前述第^擴散層電極相向 之第2擴散層電極。 。而’在交又於連結前述第！擴散層電極與前述第2擴散層 電極之通道方向具有凸型半導體區域；前述絕緣閘極型場 效電晶體中之一方或雙方之通道區域係被形成於前述凸型 半導體區域之側壁。 即第1型態係至少將前述第1絕緣閘極型場效電晶體具 有之第1通道區域形成於前述凸型半導體區域之側壁之型 態。第2型態係至少將前述第2絕緣閘極型場效電晶體具有 之第2通道區域形成於前述凸型半導體區域之側壁之型 態。第3型態係至少將前述第丨及第2絕緣閘極型場效電晶 體雙方形成於前述凸型半導體區域之側壁之型態。 又，對則述本案發明之型態，將前述第丨絕緣閘極型場 效電晶體具有之第丨通道區域形成於前述半導體基板中不 3如述凸型半導體區域之基板面或平行於此半導體基板上 面之面之型態在實用上相當有用。即，此係由於將該非揮 七〖生半導體§己憶裝置適用於半導體積體電路半導體裝置之 情形，構成半導體積體電路半導體裝置之常例之絕緣閘極 102533-9706l8.doc 1360865 型場效電晶體係被形成於前述半導體基板之上面或平行於 此之面。因此，在前述凸型半導體區域之側壁形成通道之 非揮發性半導體記憶裝置以外之絕緣閘極型場效電晶體也 可適用與此等常例同樣之步驟加以製造之故。 (發明之效果） 本案發明即使採用按比例縮放之平面配置，與所配置之 通道寬度相比’可增大有效的通道寬度，因此，本發明之 非揮發性半導體記憶裝置即使按比例縮放，也可獲得高的 電流驅動力。 【實施方式】 <實施型態> 以下，參照本發明之實施例詳細說明之。首先，已本發 明之主要部份之記憶胞為中心說明形成法及本發明之構 造。 利用本發明之§己憶胞構成記憶胞陣列時之等效電路如圖 2所不。在此，表示字元線（SGL)共通之胞等8位元將此 重複而構成陣列。在圖之例中，記憶胞（BIT1、BIT2等）配 置8個，並配置位元線（BL〇、bL1)與此交又之字元線 (SGL0、SGL1、SGL2、SGL3)、及連結記憶閘極之線（以 下將δ己憶閘極線簡稱MGL0、MGL1、MGL2、MGL3)。 S L 0、S L 1係源極線。 圖3、圖4係表示等效電路圖與實現此記憶胞用之半導體 基板上之平面配置（lay〇ut)。在平面配置圖中，為說明胞 配置’僅顯示活性區域1150與選擇閘極15〇〇、及記憶閘極 102533-970618.doc 12 1360865 1550與接觸圖案165〇。但，如後面之形成步驟所述，記憶 閘極可利用自我對準製程形成，故如形成步驟所示之掩罩 並不存在，僅用於說明配置之情形。一點短劃線圍成區域 係對應於等效電路圖之WORD 1之2位元。對照圖3之等效 電路圖時’以位元線BL1為中心在左右配置一對選擇閘極 boo及記憶閘極1550。 圖5、圖ό同樣係表示更換記憶閘極與選擇閘極之配置之 情形之構成例之等效電路圖及其平面配置圖。圖7、圖8係 在所有έ己憶胞之擴散層設置接觸部之例。可將活性區域形 成條狀。 圖9、圖1 〇係表示縱疊配置記憶胞之例，分別係等效電 路圖及平面配置圖。在圖1〇中，表示圖9之則71之部份之 選擇閘極1 500及記憶閘極丨55〇之配置。而，本例之情形， 胞在各位元t重複。 以上，例示記憶胞之各種型態，在任何一種配置中，選 擇閘極與記憶閘極之基本單位呈現相同之構成。因此，在 此以如圖11所示之基本構造說明有關形成步驟。 圖11之配置所形成之記憶胞之剖面構造如圖12所示。如 圖11所見，在平面上，呈現在活性區域1150之上部並置選 擇閘極1500與記憶閘極155〇之構成。圖12係將此種構成具 體顯現之例》在半導體基板丨〇〇上介隔著閘極絕緣臈9〇〇及 950，形成閘極電極5〇〇、記憶閘極55〇。此等閘極電極 500、記憶閘極550之各一方側壁形成有側壁隔層94〇。閘 極電極500與記憶閘極550仍被閘極絕緣膜95〇之延伸部所 102533-970618.doc 1360865 絕緣。符號9 5 0之部份*雷# 何保持部’例如疊層著矽氧化 膜、矽氮化膜、及矽氧化肢 ^ 、。圖中，省略在疊層膜之詳細 之疊層構造。在記憶開極側形成擴散層2〇〇及21〇。在此， 為了說明’將此擴散層稱為源極。在選擇閘極側形成擴散 層则及3U)。在此’將此擴散層稱為没極。在本例中擴 散層210及擴散層31〇可自我對準地形成於側壁隔層94〇。
在圖13Α至圖20C中，係依照製造步驟順序表示本發明 之第1實施例之半導體裝置及其製造步驟之模式的剖面 圖。在此等之圖中，將在圖丨丨之通道方向之剖面（α·α剖 面）顯不於各圖Α(例如圖13Α、圖14Α等），將含選擇閘極之 剖面（Β-Β剖面）顯示於各圖Β(例如圖13Β、圖14Β等），將含 記憶閘極之剖面（c-c剖面）顯示於各圖c(例如圖丨3C '圖 14C等）。在此，利用相當於所謂〇 13微米世代之製程加以 說明。 在半導體基板100之活性區域表面形成1〇 nm之氧化膜 930後’利用CVD法沉積100 nm之矽氮化膜931。此後，利 用微影照相技術將前述石夕氮化膜93 1與氧化膜930之疊層 膜、及半導體基板100独刻3 00 nm，將活性區域（相當於圖 11之11 50)圖案化成為希望之形狀（圖丨3八、圖UB、圖 13C)。 將前述步驟所形成之溝表面氧化後，沉積矽氧化膜 932。又，半導體基板表面之氧化膜變得較複雜，故在圖 中省略顯示。將如此準備之半導體基板表面施行化學機械 研磨（CMP : Chemical mechanical polishing)，完成所謂淺 102533-970618.doc •14- 1360865 溝隔離（STI. Shallow Trench Isolation)(圖 14A、圖 14B、 圖14C)。 以氮化膜931為掩罩，將氧化膜932蝕刻50 nm，可獲得 凸型之形狀。在此蝕刻中’使用濕系蝕刻，可防止對基板 造成損傷（圖15A、圖15B、圖15C)。 除去至此為止使用作為掩罩之氮化膜93丨及氧化膜93〇, 露出活性區域之矽表面（圖16A、圖mb、圖16C)。 將半導體基板表面利用熱氧化形成2 · 5 nm之閘極絕緣膜
900後’利用 CVD(Chemical Vapor Deposition ;化學氣相沉 積）法沉積200 nm之多晶矽500，再沉積5〇 nm之矽氧化膜 935 *利用選擇閘極圖案（圖"之15〇〇)圖案化後，蝕刻該氧 化膜935及多晶矽500，以形成選擇閘極電極。此時，如（c) 所不，在記憶閘極區域，被加工成在凸型側面不留下多晶 矽 500等（圖 17A' 圖 17B、圖 17C)。
除去記憶閘極區域之閘極絕緣臈9〇〇後，使露出之基板 表面氧化4 nm。在此上部，利用CVD法沉積矽氮化膜8 nm，再沉積矽氧化膜7 nm ’以形成（^〇膜95〇。在此〇N〇 膜950之形成中，可使 在原處蒸氣產生）氧化法。即，藉使表面ISSG氧化，使其 生長氧化膜5 nm，沉積矽氮化膜14 nm。此後，使矽氮化 膜ISSG氧化，即可形成上部氧化膜6nm。 ΟΝΟ膜950形成後 價仕原慝摻雜高濃度磷之多晶矽 ......^ ^ y a a ψ 70 nm。巾’對此多晶矽施行各向異性蝕刻，在 500側面形成隔層形狀之記憶閘極5 υ此旰，在接觸部形 102533-970618.doc 15 1360865 成部，可藉光阻圖案設置掩罩（圖18A、 又’在此雖未圖#，但可施行追加姓刻 坦側面除去多晶石夕5 5 0。 =刻除去成為不要部份之多晶石夕55〇。成為不要部份之 夕曰曰矽層具體上係與選擇閘極5〇〇變成記憶閘極之區域相 反側面之多晶矽層。此時，可使用ΟΝΟ膜950作為底層保 護層。以選擇閘極5〇〇及記憶閘極55〇為掩罩而離子注入神
時可形成源極200及汲極300(圖19Α、圖19Β、圖19C)。 蝕刻除去露出之ΟΝΟ膜950,接著，分別以選擇閘極5〇〇 及記憶閘極550為掩罩而離子注入砷，以形成源極2〇〇及汲 又，此時，也可在基板上形成3 nm之熱氧化臈作為對 離子/主入之表面保護層。又，在此熱氧化步驟中使用 氧化法時，也可在ΟΝΟ疊層膜之氮化膜側面形成氧化膜， 獲得在氮化膜外周具有氮化膜-氧化膜之良好界面之構 造。
圖 18B、圖 18C)。 ’由不要部份之凸 極300時，可降低離子注入時之加速能量形成淺的接合 再沉積1 00 nm之矽氧化膜1 00 nm，以各向異性蝕刻此石夕 氧化臈’在選擇閘極500及記憶閘極550側面形成隔層 940。再以此作為掩罩，利用神之離子注入法形成擴散； 210及擴散層310(圖20A、圖20B、圖20C)。也可配合此等 雜質摻雜而在選擇閘極500中摻雜雜質。此等製程可適用 通常之LDD(Light Doped Drain :低#雜汲極）製程。以 下’利用通常之CMOS製程之配線步驟形成記憶胞。 <實施型態2> 102533-970618.doc 1360865 圖21A至圖25C係表示使前述形成製程更為穩定之製程 之例。在此等圖中，也與上述實施型態同樣地，使用圖i! 所示之各剖面。即，各圖A、B、C係表示與上述之例同樣 之剖面。 在前述實施型態1中，形成至圖16A、圖16B、圖16C之 階段後，形成閘極絕緣膜900。再沉積3〇〇 nm之多晶石夕 500，利用CMP法研膜此多晶矽，使多晶矽5〇〇表面平坦 化。在活性區域之凸部頂上，使厚度成為2〇〇 nm。其後， 沉積50 nm之矽氮化膜935。利用選擇閘極圖案（圖丨丨之 1500)蝕刻矽氮化膜935、多晶矽5〇〇，以形成選擇閘極（圖 21A、圖 21B、圖 21C)。 沉積作為記憶閘極550之多晶矽後，施行隔層加工，以 形成記憶閘極（圖22 A、圖22B、圖22C)。 除去不要部份之記憶閘極層550，利用離子注入，與記 憶閘極550及選擇閘極5〇〇自我對準地形成擴散層2〇〇及擴 散層 300(圖 23A、圖 23B、圖 23C)。 施行氧化膜隔層940之形成’再形成擴散層210及擴散層 310(圖 24A、圖 24B、圖 24C)。 利用已知之自我對準矽化物（SALICIE)e : Self-Aligned
SlhClde之略）製程，選擇地使擴散層210、310及選擇閘極 500及s己憶閘極55〇之上部矽化物化（圖25A、圖25B、圖 25C) °所形成之石夕化物層為6〇〇、62〇、。 在此製程令’由於選擇閘極上面已平坦化，故加工較為 容易。 102533-970618.doc •17· 丄允0865 <實施型態3> 在形成擴散層200、210、300、3 10之離子注入時，對基 板面由斜方;i入離子時，可形成有效的擴散層。即，活性 區域王凸型，故由斜方注入離子時，可將雜質導入側面。 圖26係表示由斜方注入離子之狀態之例之剖面圖。在本例 中，在半導體基板100設有氧化膜932 ^如圖26所示，藉由 2方向（A、B)注入，可形成具有沿著凸型區域之兩側面之 區域之擴散層200。 〈實施型態4及5> 圖27A及圖27B係用於說明以自我對準矽化物步驟獲得 良好之接合特性之構造。圖27 A係平面配置之情形。在圖 27A中’與圖11同樣地，符號1150係活性區域，1 5〇〇係選 擇閘極，1550係記憶閘極。圖278係表示圖27A之a-A剖面 由箭號所示之方向所視之胞構造。在半導體基板1〇〇之凸 型側面形成隔層940時’可僅在凸型上部形成矽化物620。 石夕化物層620可形成於擴散層210内。又，在圖中，符號 932係氧化膜，650係矽化物層。 在本例中，活性區域11 5〇之剖面構造呈凸型形狀，故在 此階差部會留下隔層狀之記憶閘極550。圖28至圖36係用 於說明此階差部之圖。 圖28係記憶胞陣列之等效電路圖，圖29係表示其主要部 之平面配置之圖。以圖28之WORD 1表示之記憶胞陣列區 域之平面配置如圖29所示。記憶胞陣列區域WORD 1内之 記憶胞BIT1及BIT2表示於圖29之平面圖之WORD1内。 102533-970618.doc 1360865 BIT1及BIT2之各記憶胞之選擇閘極丨5〇〇、記憶閘極丨55〇在 圖之左右被線對稱地配置。區域1丨5〇為活性區域，符號 1 650表示接觸部之情形與以往之例相同。在本例中，係以 同相驅動相向之記憶閘極之例。 由前述製造步驟可知’在記憶閘極丨55〇之加工時，活性 區域1150之钊面構造為凸型。因此，在符號1555所示之區 域沿著活性區域11 50階差而產生加工殘部。夾著選擇閘極 1500而在記憶閘極155〇之相反側，施行除去記憶閘極，故 不會產生此種加工殘部。由圖2 9可知，此加工殘部1 5 5 5係 形成附隨於記憶閘極1 550之形態，故不會引起在記憶閘極 間之短路。 因此’如圖30所示，在對記憶閘極1 550施行隔層加工之 際’可在不引起過蝕刻之情況下加工，故可形成圖29所示 之加工殘部之區域丨555。從而，可降低記憶閘極之電阻。 又’圖30A、圖30B、及圖30C係與前面同樣地對應於圖u 之各剖面。 圖3 1、圖32係表示另一陣列構成例。圖3丨係等效電路 圖’圖32係表示其主要部之平面配置之圖。在本例中，記 憶閘極MGL係共通化之例。其他部分與前面之例相同，故 省略詳細說明。本例為分瓣閘極構造之胞，胞之選擇可利 用選擇閘極執行’故屬於可採用之構成。圖32係表示圖3 i 之WORD1部之2個記憶胞Bm、BIT2之部分。各部之符號 與前面相同。在圖32之例中，會以連結記憶閘極丨55〇間方 式產生加工殘部1 555。但因記憶閘極1 550被共通化，故可 102533-970618.doc 1360865 降低電阻而不會發生因在記憶閘極間之短路引起之不良。 圖33、圖34係表示僅相向胞之記憶閘極共通化之情形之 例。圖33係等效電路圖，圖34係表示其主要部之平面配置 之圖。在本例中，係相向之記憶閘極共通化（MGL0、 MGL1)之例。對應於共通化之記憶閘極' MGL1之區 域顯示於圖3 4之左右。另外，對應於共通化之記憶閘極 MGL0之區域顯示於圖33。MGL〇連接之二個記憶閘極係在 左右對稱地以符號1550圖示。對應於共通化之記憶閘極 MGL0之字元線SGL0、SGL1係平行地設置於前述符號丨55〇 之部份。又，對應於共通化之記憶閘極MGL丨之區域顯示 於圖33。MGL1連接之二個記憶閘極係在左右對稱地以符 號1550圖示。對應於共通化之記憶閘極mgl 1之字元線 SGL2、SGL3係與MGL0之情形同樣地被圖示。其他部份與 前面之例相同，故省略詳細說明。 在此胞中，由於相向之記憶閘極被共通化，故圖34中符 號1555所示之加工殘部不會發生問題。符號1551係表示除 去形成於選擇閘極之與記憶閘極相反側之隔層55〇之掩罩 配置例。 在本實施例中，藉蝕刻記憶閘極部之元件分離氧化膜， 使其由基板表面後退，故形成記憶閘極電極之活性區域呈 凸形狀。因此，形成記憶閘極電極時，記憶閘極電極材料 也形成於凸形狀之側面。藉此，具有記憶閘極電極電晶體 之有效的通道寬度會比活性區域不呈凸形狀時更增大。另 一方面’形成周邊元件之活性區域呈凸形狀時，側面也會 102533-970618.doc -20- 1360865 形成通道，使形成通道之臨限值因凸形狀之側面與凸形狀 之上面而異。因此，將以往之斷電狀態之電壓施加至閘極 電極時，在凸形狀之側面會形成通道。因此，即使在斷電 狀態’也會有起因於側面通道之漏電流，故不理想。 因此’在本實施例中’藉由僅蝕刻記憶閘極部之元件分 離氧化膜，可使形成記憶閘極電極之活性區域呈凸形狀而 不會在週邊元件之活性區域形成凸形狀。
在本實施例中’因具有蝕刻記憶閘極部之元件分離氧化 膜之製程，記憶閘極部之元件分離氧化膜之表面低於具有 選擇閘極電極之電晶體及形成周邊元件之元件分離氧化膜 之表面。 <實施型態6> 圖35、圖36之例係表示縱疊之記憶胞之情形。圖35係等 效電路圖，圖36係表示其主要部之平面配置之圖。 縱疊之之情形，必定要除去單側之隔層閘極乃❹，故在
隔層加工時，即使不過量蝕刻，也不會發生加工殘量引起 之短路等之問題。 其次’說明僅記憶閘極採取凸型形狀之例。圖37八至圖 43E係依照製造步驟順序表示其他之實施例之元件之剖面 圖:此例之㈣，可與選擇閘極同時，在週邊電路或邏輯 部形成通常之平坦型元件。此係由於週邊電路所用之元件 在電_L ’要求不改變元件參數。因& ’可直接使用 其他所6又权電路之故。因（，在週邊電路之元件有要求 可使用與前面相同之元件相同之情形。因士匕要求可使用 102533-9706l8.doc 21 1360865 通常構造之元件，故本發明之實施例相當有效。 又，在圖37Α至圖43Ε中，與前面同樣地，將在圖^之 通道方向之剖面(Α_Α剖面)顯示於各圖A，將含選擇閘極之 剖面（B-B剖面）顯示於各圖B，將含記憶閘極之剖面（a剖 面）顯示於各圖C。另外，各D圖係表示週邊元件之通道方 向之剖®，各E圖係、表示含週邊元件之閘極之剖面。在 此’週邊元件雖未顯示於等效電路，但只要使料例之積
體電路構成即已充分’故各圖之剖面圖可取出前述主要部 之剖面加以表示。在以下之例中，在週邊元件所提及者亦 顯示同樣之剖面。 依據前述淺溝分冑製程在半導體基板形成元件分離構造 (圖37A、圖37B、圖37C、圖37D、圖37E)。即，在半導體 基板100之活性層區域表面形成氧化膜93〇後，沉積矽氮化 膜931。其後，利用微影照相技術蝕刻前述矽氮化膜"I與 氧化膜930之疊層膜、及半導體基板1〇〇之希望部份，以形 成活性區域。將前述步驟形成之溝表面氧化後，沉積矽氧 化膜932 °又’半導體基板表面之氧化膜變得較複雜，故 在圖中省略顯示。將如此準備之半導體基板表面施行化學 機械研磨，完成所謂淺溝隔離。 將露出之基板表面熱氧化，形成2 5 nm之閘極絕緣膜 900(圖 38A、圖 38B、圖 38C、圖 38D、圖 38E)。 擇閘極（圖39A、 可同時形成周邊 沉積多晶矽500，將其圖案化而形成選 圖39B、圖39C、圖39D、圖39E)。此時， 電路部之元件之閘極電極。 102533-970618.doc -22- 1360865 以光阻膜800遮蔽選擇閘極及周邊電路部（圖4〇A、圖 40B、圖 40C、圖 40D、圖 40E)。 將記憶閘極部之元件分離氧化膜932蝕刻50 nm(圖41A、 圖 41B、圖 41C、圖 41D、圖 41E)。 形成記憶閘極之閘極絕緣膜950後，利用隔層之形成製 程形成記憶閘極550。接著，利用離子注入法形成擴散層 200、210、300、310(圖 42A、圖 42B、圖 42C、圖 42D、圖 42E)。此等製程可利用與前述實施例同樣方式施行。 適用常例之自我對準製程，顯示形成矽化物化部份之構 造（圖 43A、圖 43B、圖 43C、圖 43D、圖 43E)。 又’圖43F係圖43E之Z部分之局部放大圖。在圖43E以 前之圖中，半導體基板面係以平面描繪，但在實際之步驟 中’如圖43F所示’矽氧化膜之形成會在矽之凸部之端部 形成若干凹部。雖未特別聲明，但在本例以外，此狀況亦 同。 <實施型態7> 圖44A-E係表示在前述發明實施例中，在形成凸型形狀 之際，亦遮蔽s己憶部，以提高良率之例。即，在記憶部之 選擇閘極側亦配置圖40A-E之掩罩800(符號801之部分相當 於此掩罩）’藉此可防止選擇閘極擴散層3〇〇、3 10形成凸 形狀。因此，在記憶陣列内，擴散層亦可獲得與周邊電路 區域相同之構造。 <實施型態8> 圖45A-E至圖48A-E係表示其他實施例之圖，表示將選 102533-970618.doc -23、 丄360865 擇閘極與周邊電路形成平坦，將記憶閘極形成於凸型上之 步驟。在圖45A-E至圖48A-E中，與前面同樣地，各A_c係 表示圖11之通道方向之各剖面，另外’各D圖、各£圖係表 示周邊元件之通道方向剖面及含周邊元件之閘極之剖面。 以下，因基本的步驟與前面之例相同，故簡潔地說明基本 步驟，並詳述本利固有之事項。 與前面之例同樣地’在半導體基板i 00形成元件分離區 域（圖 45A、圖 45B、圖 45C、圖 45D、圖 45E)。 在週邊電路區域及選擇閘極區域設置掩罩8〇2，在記憶 閘極部形成凸型形狀（圖46A、圖46B、圖46C、圖46D、圖 46E)。 加工選擇閘極500及週邊電路元件（圖47A、圖47B、圖 47C、圖 47D、圖 47E)。 形成記憶閘極絕緣膜950及閘極絕緣550，以下，施行與 前述實施例同樣之加工製程，可獲得記憶胞及週邊電路元 件（圖48A、圖48B、圖48C、圖48D、圖48E)。藉此製程， 可在週邊電路區域及選擇閘極形成通常之，可使 記憶閘極具有凸型活性區域。又，在圖46A_E之步驟中， 以掩罩僅覆蓋周邊部時，可將選擇閘極及記憶閘極形成於 凸型活性區域上。 <實施型態9> 在本發明之記憶裝置中，如圖1所見，選擇電晶體與記 憶間極可視為2個電晶體被縱疊之構造。在此，考慮胞之 讀出電流時，在等效上可視為對應於選擇閘極之電阻 102533-970618.doc -24- 1360865
RcS、與對應於記憶閘極之電阻Rmg被串聯連接之構造。 圖49係表示以等效電路顯示其構造之情形。因此，僅使上 述記憶閘極形成凸型之情形，可縮小Rmg » 因此’與以往之讀出法相反地，使V1<V2時，可獲得大 的讀出電流。此係由於在選擇閘極中，可由形成於表面之 反轉層，利用凸型形狀，將載子吸入基板内部之故。 前述凸形狀之效應在形成於SOI(Silic〇n 〇n lnsuiat()1·: 含矽絕緣體）上之記憶胞也可獲得。圖5〇係平面配置圖， 圖5 1係表不其剖面構造圖。 採用平面配置之特徵在於可使所配置之通道寬度小於體 積。在剖面構造中，埋入氧化膜120被設置於支持基板130 上。圖52A-C至圖56A-C係依照步驟順序顯示其元件之剖 面圖。在此等圖中各A圖如圖50所示，表示通道方向剖面 (A-A剖面）’各B圖表示含選擇閘極之剖面（B_B剖面），各c 圖表示含記憶閘極之剖面（C-C剖面）。 利用活性區域圖案（圖50中之1150)蝕刻支持基板13〇上之 所謂埋入氧化膜120上之80 nm厚之矽單晶（s〇l) 1〇〇(圖 52A ' 圖 52B、圖 52C)。 將SOI 100表面氧化，形成2.5 nm之閘極絕緣膜900 〇沉 積300 nm之多晶矽500後，以CMP法研磨使多晶石夕表面平 坦化。再利用CVD法沉積50 nm之矽氧化膜935，用選擇閘 極圖案（圖50之1500)韻刻氧化膜935與多晶矽500之疊層膜 (圖 53A、圖 53B、圖 53C)。 露出記憶閘極區域之矽表面，利用熱氧化形成4 nm之氧 102533-9706I8.doc •25, 1360865 化膜’藉疊層10 nm厚之矽氮化膜及7 nm厚之;g夕氧化膜， 以形成記憶閘極絕緣膜950(圖54Α、圖54Β、圖54C)。 沉積50 nm之多晶矽500後，利用隔層加工製程在選擇閘 ' 極側面形成隔層閘極550(圖55A)，除去不要部份之夕曰 ^ 日曰 (圖 55A、圖 55B、圖 55C)。 與前述實施例同樣地，可藉形成擴散層2〇〇、21〇、 300、310，獲得呈凸型形狀之記憶胞構造（圖56八、圖 56B、圖 56C) 〇 # 〈實施型態10> 圖57A-C至圖61A-C係表示利用前述SOI形成凸型形狀之 際容易加工之製程。在此等各圖中亦使用圖5〇之各剖面。 將soi基板表面之矽（S0I)熱氧化，形成3〇 nm厚之氧化 膜層936。其後，利用活性區域圖案（圖5〇之符號115〇)加工 氧化膜936及SOI層（圖57A'圖57B、圖57C)。 將（圖58)SOI 100側面氧化，形成2 5 nm之閘極絕緣膜 馨 900。沉積300 nm之多晶矽5〇〇後，以CMp法研磨，使多晶
矽表面平坦化。再利用CVD法沉積5〇 nm之矽氧化膜9M 後，利用選擇閘極圖案（圖5〇之15〇〇)蝕刻氧化膜935與多晶 矽500之疊層膜（圖58A、圖58B、圖58(：)。此際，並不利用 層 936# 刻 SOI 1〇〇。 露出記憶閑極區域之矽表面，利用熱氧化形成4 nm之氧 化膜，疊層ίο nm之厚之矽氮化膜及7 nm之厚之矽氧化 膜，以形成記憶閘極絕緣膜95〇(圖59A、圖59B、圖59c)。 沉積50 nm之多晶矽後，利用隔層加工製程在選擇閘極 102533-9706l8.doc • 26 · 1360865 側面形成隔層閘極550，降丰x面x 咏去不要部份之多晶矽（圖6〇A、 圖 60B、圖 60C)。 與别述實施例同樣地，可拉μ ^ 〇 j错形成擴散層200、210、 300、310，獲得呈凸也丨形肚七上 尘形狀之記憶胞構造（圖61A、圖 61B、圖 61C)。 在δ己憶閉極中 > 間極蜗续晦~ 视、έ緣膜950厚於選擇閘極之閘極絕 緣膜900，故驅動力較差。作. 1一在此構造中’由於記憶閘極 可利用SOI之上部及兩側面作為s 』w仰两逋道，故可縮小與選擇閘 極之電流驅動力比。 <實施型態11> 至此為止’係說明僅形成在選擇閘極之單側之記憶胞之 構造，但本例係說明在選擇閘極之兩侧具有記憶閘極之構 造也有效。 圖62係表示其平面配置圖。在選擇閘極15〇〇之兩側配置 記憶閘極155G。自’以自我對準製程形成記憶閘極之情 形，就掩罩圖案而言，記憶閘極並不存在。圖63A_C係表 示圖62之元件剖面圖。圖63A表示圖62之通道方向（a_a剖 面）之剖面圖，圖63B表示含選擇閘極之圖622B_b剖面， 圖63C表示含記憶閘極之圖62iC_c及DD剖面。在c_c及 D-D剖面中’形成相同之構造。只要以圖21AC至圖25AC 所示之製法，改變圖23A-C所述之不要部份之記憶閘極55〇 除去步驟，在選擇閘極之兩側形成記憶閘極即可。在本實 施例中，選擇閘極及兩記憶閘極係被形成於凸型形狀上。 102533-9706I8.doc •27· 1360865 圖64係採用圖62及圖63所述之記憶胞構造，選擇閘極係 以平坦構造形成，記憶閘極係以凸型形狀形成。可使用圖 37A-C至圖43A-C所述之製程形成。 〈實施型態12> 圖65、圖66A-C係表示利用s〇I在選擇閘極之兩側形成 記憶閘極之情形。 圖65係表示其平面配置。在選擇閘極15〇〇之兩側配置記 憶閘極1 55〇。但’以自我對準製程形成記憶閘極之情形，
就掩罩圖案而言，記憶閘極並不存在。圖表示圖 65之元件剖面圖。圖66A表示圖65之通道方向（A_A剖面）之
剖面圖’圖66B表示含選擇閘極之圖65之b_B剖面，圖66C 表示含記憶閘極之圖65之C-C及D-D剖面。在C-C及D-D剖 面中，形成相同之構造。只要以圖21A-C至圖25A-C所示 之製法，改變圖23A-C所述之不要部份之記憶閘極55〇除去 步驟，在選擇閘極之兩側形成記憶閘極即可。在本實施例 中’選擇閘極及兩記憶閘極係被形成於以SOI構成之凸型 形狀上。 茲列舉本發明之主要諸型態。 第1例之半導體記憶裝置係包含第丨絕緣閘極型場效電晶
其係形成於矽基板上者；及第2絕緣閘極型場效電晶 其係與該電晶體閘極平行且相接形成者；在與此等閘 極正交之方向 • 不D蚀與被該閘 極控制之第1通道；第2閘極與被該閘極控制之第^通道· 及第2擴散層電極；第2絕緣閘極型場 嘴双4日日體之閘極絕緣 102533-970618.doc •28- 1360865 :八有電荷保持機能；藉第2閘極之電壓特性改變流過第1 擴散層肖第2擴散層間之電流之非揮發性半導體記憶裝 置/、特徵在於第1電晶體之通道係在正交於連結第丨擴散 層電極與第2擴散層電極之通道方向之方向被形成於凸 型，並使用該凸型之側面作為通道者。 第2例之半導體記《置係、包含第1絕緣閘極型場效電晶 體，其係形成於石夕基板上者；及第2絕緣閘極型場效電晶 體其係與該電晶體閘極平行且相接形成者；在與此等閉 極電極正又之方向設置第】擴散層電極丨第】閘極與被該閘 極控制之第1通道；第2閘極與被該閘極控制之第2通道； 及第2擴散層電極；第2絕緣閘極型場效電晶體之閘極絕緣 膜,、有電何保持機能；藉第2閘極之電壓特性改變流過第1
擴散層與第2擴勒气夕+、士 L 、敖層間之電流之非揮發性半導體記憶裝 置八特徵在於第2電晶體之通道係在正交於連結第1擴 層電極與第2擴散層電極 ’ 之逋道方向之方向被形成於凸 型’並使用言亥凸型之側面作&通道者。 第3例之半導體δ己憶裝置係包含第1絕緣閘極型場效電晶 體，其係形成於♦基板上者；及第2絕緣閘極 曰 體，其係與該電晶體閘極I + α 東日日 电曰曰體閘極千仃且相接形成者；在與此等閘
極電極正交之方向設置第1擴散屛電極.笛& A 極控制之第i通道；第2門^1 被該閑 甲1極與被泫閘極控制之第2 . 及第2擴散層電極；第2 通、’ 膜且m姓問極型場效電晶體之閘極絕緣 膜具有電何保持機能；笛 僻此，错第2閘極之電壓特性 擴散層與第2擴散層間$ *μ ^ ^ 1 政層間之電流之非揮發性半導體記憶裝 I02533-9706I8.doc 29. 置，其特徵在於第！與第2電晶體之 1擴散層電極與第2擴散芦電 ’、&於連結第 凸型，並使料凸= 道方向之方向被形成於 更用該凸型之側面作為通道者。 第4例之半導體記憶裝置 體，其係形成於石夕基板上者.；，緣間極型場效電晶 敉上者，及第2絕緣閘極型場效 體，其係與該電晶體閘極平行且相接形成者 :電極正交之方向設置第I擴散層電極;第丨問極與被= 極控制之第丨通道；物極與被該閘極 及第2擴散層電極；第2紹绦' ' 3極型場效電晶體之間極 膜具有電荷保持機能；鋅笛9Pu ^、έ緣 藉第2閘極之電壓特性改變流 擴散層與第2擴散層間之雷，* '層門之電流之非揮發性半導體記憶裝 置，其特徵在於第1電晶艚 體之通道係以平坦之基板面作為 通道，第2電晶體之诵洁总+ τ _ 道係在正交於連結第1擴散層電極與 弟2擴政層電極之通道方向之方向被形成於凸型’並使用 該凸型之側面作為通道者。 第二列之積體半導體裝置之特徵在於在一個基板上包含 夕數别述第1例之半導體記憶裝置、與介隔著絕緣膜控制 L C之场效型電晶體’至少一個場效型電晶體之通道係平 坦者。 第6例之積體半導體裝置之特徵在於在一個基板上包含 夕數則述第2例之半導體記憶裝置、與介隔著絕緣膜控制 通道之場效型電晶體’至少一個場效型電晶體之通道係 坦者。 第7例之積體半導體裝置之特徵在於在一個基板上包含 102533-970618.doc -30- 丄湖865 ^ -UL. 通M述第3例之半導體記憶裝置、與介隔著絕緣臈控制 =道之場效型電晶體，至少一個場效型電晶體之通道係平 坦者。 夕第8例之積體半導體裝置之特徵在於在一個基板上包含 2前述第4例之半導體記憶裝置、與介隔著絕緣膜控制 通道之場效型電晶體，至少一個場效型電晶體之通道係平 坦者。 ，第9例之半導體記憶裝置之形成法之特徵在於在包含前 f第3例之半導體記憶裝置、與介隔著絕緣膜控制通道之 場效型電晶體之半導體記憶裝置之形成步驟中，包含形成 凡件分離區域之步驟、至少覆蓋⑽該場效型電晶體之步 驟、及藉該掩罩將該半導體記憶裝置之通道部加工成凸型 形狀之步驟者。 第1〇例之牟導體記憶裝置之形成法之特徵在於在前述第 4例之半導體記憶裝置之形成步驟中，包含在第1閘極電極 形成後，以該第丨閘極電極為掩罩施行蝕刻之步驟，且包 含使第2電晶體之通道呈凸型形狀之步驟者。 如前述所詳細說明，本發明方式僅使用現行之半導體製 程，即可獲得更高性能之半導體裝置，故具有高度之可利 用性。 【圖式簡單說明】 圖1係說明記憶胞用之記憶胞等效電路圖。 圖2係說明記憶胞陣列用之等效電路圖。 l02533-970618.doc 1360865 圖3係說明記憶胞陣列用之等效電路圖。 圖4係說明記憶胞配置用之平面配置圖。 圖5係說明記憶胞陣列用之等效電路圖。 圖6係說明記憶胞配置用之平面配置圖。 圖7係說明記憶胞陣列用之等效電路圖。 圖8係說明記憶胞配置用之平面配置圖。 圖9係說明記憶胞陣列用之等效電路圖。
圖10係說明記憶胞配置用之平面配置圖。 圖11係說明記憶胞構造用之平面配置圖。 圖12係說明本發明之元件構造之剖面構造圖 圖13A係說明本發明之第丨元件製程之剖面構造圖。
圖1 3 B係說明本發明之第 圖13 C係說明本發明之第 圖1 4A係說明本發明之第 圖1 4 B係說明本發明之第 圖14C係說明本發明之第 圖15A係說明本發明之第 圖1 5 B係說明本發明之第 圖1 5 C係說明本發明之第 圖1 6 A係說明本發明之第 圖1 6B係說明本發明之第 圖16 C係說明本發明之第 圖17 A係說明本發明之第 圖1 7 B係說明本發明之第 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1元件製程之刮面構造圖 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1元件製程之剖面構造圖 1几件製程之剖面構造圖 1几件製程之剖面構造圖 〇 〇 102533-970618.doc -32- 1360865 圖17C係說明本發明之第1元件製程之剖面構造圖。 圖18A係說明本發明之第1元件製程之剖面構造_。 圖1 8B係說明本發明之第1开处 间。 m乐1 7〇件製程之剖面構造圖 圖1 8 C係說明本發明之第丨分彼击 續0 « /1 <弟1 TL件製程之剖面構造圖 圖19A係說明本發明之第丨元件製程之剖面構造圖。 圖19B係說明本發明之第!元件製程之剖面構造_。 圖19C係說明本發明之第！元件製程之剖面構造_。 圖20A係說明本發明之第！元件製程之剖面構造圖。 圖20B係說明本發明之第1元件製程之剖面構造圖。 圖20C係說明本發明之第1元件製程之剖面構造_。 圖21A係說明本發明之第2元件製程之剖面構造圜。 圖21B係說明本發明之第2元件製程之剖面構造圖。 圖21C係說明本發明之第2元件製程之剖面構造_。 圖22A係說明本發明之第2元件製程之剖面構造_。 圖22B係說明本發明之第2元件製程之剖面構造_。 圖22C係說明本發明之第2元件製程之剖面構造圖。 圖23 A係說明本發明之第2元件製程之剖面構造_ ° 圖23B係說明本發明之第2元件製程之剖面構造圜。 圖23 C係說明本發明之第2元件製程之剖面構造_ ° 圖24 A係說明本發明之第2元件製程之剖面構造圖。 圖24B係說明本發明之第2元件製程之剖面構造_。 圖24C係說明本發明之第2元件製程之剖面構造_ ° 圖25 A係說明本發明之第2元件製程之剖面構造_ ° 圖25B係說明本發明之第2元件製程之剖面構造圖° 102533-970618.doc -33- 圖25C係說明本發明之第2元件製程之剖面構造蘭 圖26係說明本發明之第3元件製程之剖面構造蘭。 圖27錄說明本發明之第4元件製程之剖面構造圖 圖27B係說明本發明之第4元件製程之剖面構造圖 圖28係說明記憶胞陣列用之等效電路圖。 圖29係說明記憶胞配置用之平面配n 圖嫩係說明本發明之第5元件製程之剖面構造圖 圖30B係說明本發明之第5元件製程之剖面構造圖 圖30C係說明本發明之第5元件製程之剖面構造_ 圖31係說明記憶胞陣列用之等效電路圖。 圖32係說明記憶胞配置用之平面配置圖。 圖33係說明記憶胞陣列用之等效電路圖。 圖34係說明記憶胞配置用之平面配置圖。 圖35係說明記憶胞陣列用之等效電路圖。 圖36係說明記憶胞配置用之平面配置圖。 圖37A係說明本發明之第6元件製程之剖面構造圖 圖3 7 B係說明本發明之楚& - "之第6兀件製程之剖面構造圖 圖3 7 C係說明本發明之笛- 伞赞月之第6τμ牛製程之剖面構造圖 圖37D係說明本發明之第6元件製程之剖面構造圖 圖37Ε係說明本發明之第6元件製程之剖面構造圖 圖似係說明本發明之第6元件製程之剖面構造圖 圖則係說明本發明之第6元件製程之剖面構造圖 :就係說明本發明之第6元件製程之剖面構造圖 38D係說明本發明之第6元件製程之剖面構造圖 102533-970618.doc -34. 圖38E係說明本發明之第6元件製程之剖面構造i 圖39 A係說明本發明之第6元件製程之剖面構造圖
圖39B係說明本發明之第6元件製程之剖面構造_ ° 圖3 9 C係說明本發明之第6元件製程之剖面構造圖。 圖39D係說明本發明之第6元件製程之剖面構造_ ° 圖39E係說明本發明之第6元件製程之剖面構造圖。 圖40 A係說明本發明之第6元件製程之剖面構造圜。 圖4〇B係說明本發明之第6元件製程之剖面構造圖。 圖40C係說明本發明之第6元件製程之剖面構造_。 圖4〇D係說明本發明之第6元件製程之剖面構造圖。 圖4〇E係說明本發明之第6元件製程之剖面構造圖。 圖41A係說明本發明之第6元件製程之剖面構造圖。 圖41B係說明本發明之第6元件製程之剖面構造圜。 圖41C係說明本發明之第6元件製程之剖面構造圖。 圖41D係說明本發明之第6元件製程之剖面構造圖。
面構造圖 面構造圖 面構造圈 面構造圖 面構造圖 面構造圖 面構造圈 面構造圖 圖41 E係說明本發明之第6元件製程之剖 圖42A係說明本發明之第6元件製程之剖 圖42B係說明本發明之第6元件製程之剖 圖42C係說明本發明之第6元件製程之剖 圖42D係說明本發明之第6元件製程之剖 圖42E係說明本發明之第6元件製程之剖 圖43 A係說明本發明之第6元件製程之剖 圖43B係說明本發明之第6元件製程之剖 圖43C係說明本發明之第6元件製程之剖 I02533-9706l8.doc -35· 圖43D係說明本發明之第6元件製程之剖面構造圈β 圖43Ε係說明本發明之第6元件製程之剖面構造圖。 圖43F係圖43Ε之Ζ部分之局部放大圖。 圖44Α係說明本發明之第7元件製程之剖面構造圖。 圖44Β係說明本發明之第7元件製程之剖面構造圖。 圖44C係說明本發明之第7元件製程之剖面構造圖。 圖44D係說明本發明之第7元件製程之剖面構造圖。 圖44E係說明本發明之第7元件製程之剖面構造圖。 圖45 A係說明本發明之第8元件製程之剖面構造圖。 圖45B係說明本發明之第8元件製程之剖面構造_。 圖45C係說明本發明之第8元件製程之剖面構造圖。 圖45D係說明本發明之第8元件製程之剖面構造圖。 圖45E係說明本發明之第8元件製程之剖面構造圆。 圖46A係說明本發明之第8元件製程之剖面構造圖。 圖46B係說明本發明之第8元件製程之剖面構造圖。 圖46C係說明本發明之第8元件製程之剖面構造圖。 圖46D係說明本發明之第8元件製程之剖面構造圖。 圖46E係說明本發明之第8元件製程之剖面構造圖。 圖47 A係說明本發明之第8元件製程之剖面構造圖。 圖47B係說明本發明之第8元件製程之剖面構造圃。 圖47C係說明本發明之第8元件製程之剖面構造圈。 圖47D係說明本發明之第8元件製程之剖面構造圖。 圖47E係說明本發明之第8元件製程之剖面構造圖。 圖48 A係說明本發明之第8元件製程之剖面構造圖° 102533-970618.doc -36 - 圖48B係說明本發明之第8元件製程之剖面構造圖。 圖48C係說明本發明之第8元件製程之剖面構造圖。 圖48D係說明本發明之第8元件製程之剖面構造圖。 圖48E係說明本發明之第8元件製程之剖面構造圖。 圖49係发明έ己憶胞之等效的電阻用之記憶胞等效電路 〇 圖50係說明記憶胞配置用之平面配置圖。 圖51係說明本發明之其他元件構造之剖面構造圖 圖52Α係說明本發明之第9元件製程之剖面構造圖。 圖52Β係說明本發明之第9元件製程之剖面構造圖。 圖52C係說明本發明之第9元件製程之剖面構造圖。 圖53Α係說明本發明之第9元件製程之剖面構造圖。 圖53Β係說明本發明之第9元件製程之剖面構造圈。 圖53C係說明本發明之第9元件製程之剖面構造圖。 圖54Α係說明本發明之第9元件製程之剖面構造圈。 圖54Β係說明本發明之第9元件製程之剖面構造_ β 圖54C係說明本發明之第9元件製程之剖面構造_。 圖55Α係說明本發明之第9元件製程之剖面構造蘭。 圖55Β係說明本發明之第9元件製程之剖面構造_。 圖55C係說明本發明之第9元件製程之剖面構造圜。 圖56Α係說明本發明之第9元件製程之剖面構造蘭。 圖56Β係說明本發明之第9元件製程之剖面構造圖。 圖56C係說明本發明之第9元件製程之剖面構造_。 圖57Α係說明本發明之第元件製程之剖面構造_。 102533-970618.doc -37- 1360865 圖57B係說明本發明之第1〇元件製程之剖面構造圖。 圖57C係說明本發明之第1〇元件製程之剖面構造圖。 圖58A係說明本發明之第1〇元件製程之剖面構造蘭° 圖58B係說明本發明之第1〇元件製程之剖面構造圖° 圖58C係說明本發明之第1〇元件製程之剖面構造圖。 圖59A係說明本發明之第丨〇元件製程之剖面構造圖。 圖59B係說明本發明之第1 0元件製程之剖面構造圖。 圖59C係說明本發明之第丨〇元件製程之剖面構造圖。 圖60A係說明本發明之第1〇元件製程之剖面構造圖。 圖60B係說明本發明之第丨〇元件製程之剖面構造圖。 圖60C係說明本發明之第丨〇元件製程之剖面構造圖c 圖61A係說明本發明之第10元件製程之剖面構造圖。 圖61B係說明本發明之第丨〇元件製程之剖面構造圖。 圖61C係說明本發明之第丨〇元件製程之剖面構造圚。 圖62係說明記憶胞配置用之平面配置圖。 圖63 A係說明本發明之其他元件構造之剖面構造圖。 圖63B係說明本發明之其他元件構造之剖面構造圖。 圖63C係說明本發明之其他元件構造之剖面構造圖。 圖64 A係說明本發明之其他元件構造之剖面構造圖。 圖64B係說明本發明之其他元件構造之剖面構造圖° 圖64C係說明本發明之其他元件構造之剖面構造圖。 圖65係說明記憶胞配置用之平面配置圖。 圖66A係說明本發明之其他元件構造之剖面構造圖。 圖66B係說明本發明之其他元件構造之剖面構造圖。 102533-970618.doc •38· 1360865 圖6 6 C係說明本發明之其他元件構造之剖面構造圖 【主要元件符號說明】
100， 130 基板 120 氧化獏 200, 210, 300, 310 擴散層電極 500, 550 閘極電極 600, 620, 630, 650, 655 石夕化物層 900, 950 閘極絕緣膜 930, 93 1, 932, 935, 936, 940 絕緣臈層 800, 801, 802 光阻膜 1500 選擇閘極圖案 1150 活性區域圖案 1550 記憶閘極配置 1551 間隙蝕刻掩罩圖案 1555 加工殘部 1650 接觸圖案
102533-970618.doc -39-

Claims (1)

1360865 十、申請專利範圍： 年知渺日 u 一種半導體裝置，其包含 半導體基板； 第1絕緣閘極型場效電晶體，其係形成於前述半導體 基板上； 第2絕緣閘極型場效電晶體’其係形成於前述半導體 基板上’且具有第2閘極電極，前述第2閘極電極係與前
述第1絕緣閘極型場效電晶體之第…極電極介隔著絕緣 膜而形成； /U |丁刀啡孔勝； 第1擴散層電極； 前述第1絕緣閘極型場效電晶體之第1通道區域，其係 對應於前述第1閘極電極； 前述第2絕緣閘極型場效電晶體之第2通道區域，其係 對應於前述第2閘極電極；及 第2擴散層電極’其係與前述第1擴散層電極相向，且 於其間夾著前述第i通道區域與第2通道區域；且 前述第i擴散層電極、前述第旧道區域、前述第2通 、區域、及前述第2擴散層電極係位於與 絕緣閘極型場效雷a鲈々々α 乐i及弟 土穷忒冤日日體之各閘極電極交又之方向上. 其中 ’ 前述第2絕緣閘極型場 劳双电體之閘極絕緣腺目古蕾 荷保持機能； 豕犋具有電 藉由前述第2閉極電極所造成之電塵特性變化，來控 102533-970618.doc 制流過前述第1 M @ 土， 弟擴政層電極與前述第2擴散層電極間之電 流； ]述第2通道區域具有凸型半導體區域’其係在交叉 於連、刖述第1擴散層電極與前述第2擴散層電極之通道 方向之方向上； 前述第2絕緣開極型場效電晶體之第2通道區域係被形 成於前述凸型半導體區域之側壁上；且 别述第1及第2閘極電極係配置於前述元件分離氧化膜 上，且前述第2閘極電極下之前述元件分離氧化膜之高 度係小於前述第1閘極電極下之前述元件分離氧化膜之 高度。 2. 如請求項1之半導體裝置，其中前述第1絕緣閘極型場效 電晶體之前述第1通道區域係被形成於前述半導體基板 中不含前述凸型半導體區域之基板面上、或被形成於平 行於此半導體基板上面之面上。 3. —種半導體裝置，其包含 半導體基板； 第1元件分離氧化膜，其係形成於前述半導體基板 上； 第2元件分離氧化膜，其係形成於前述半導體基板 上； 第1閘極電極，其係介隔著第1絕緣膜而形成於前述半 導體基板上； 第2閘極電極，其係介隔著第2絕緣膜而形成於前述半 102533-970618.doc 導體基板上，並鄰接於前述第1閘極電極； 第1擴散層’其係形成於前述半導體基板上；及 第2擴散層’其係形成於前述半導體基板上，使得前 述第1閉極電極及前述第2閘極電極係配置於前述第！擴 散層與第2擴散層之間； ， 其t 4述第2絕緣臈包含電荷蓄積膜； 前述第1閘極電極係形成於前述第】元件分離氧化膜 上； ' 前述第2閘極電極係形成於前述第2元件分離氧化膜 前述第2元件分離氧化膜之表面比前述第i元件分離氧 化膜之表面後退，使得前述第2元件分離氧化膜之高度 小於前述第1元件分離氧化膜之高度； 在交又於連結前述第1擴散芦雷 散屬電極與前述第2擴散層電 極之方向上具有凸型半導體區域；且 前述第2閘極電極係被配置 &則迷凸型半導體區域之 側壁。 4. 如請求項3之半導體裝置， 第3元件分離氧化膜， 上；及 其中進一步包含 #係形成於前述半導體基板 其係介隔著第3絕緣 膜而形成於前述半 第3閘極電極 導體基板上； 其中 102533-970618.doc 1360865 前述第3閘極電極係形成於前述第3元件分離氧化膜 上；且 則述第2元件分離氧化膜之表面比前述第3元件分離氧 ' 化膜之表面後退。 5.如請求項4之半導體裝置，其中 岫述第1閘極電極及前述第2閘極電極係形成於記憶體 陣列區域内，前述第3閘極電極係形成於週邊電路區域 内0 • 6· 一種半導體裝置之製造方法，其包含以下步驟： 藉由在半導體基板上形成元件分離氧化膜，而形成活 性區域及分離區域； 在前述活性區域及前述分離區域上形成第1閘極電 極； 使用前述第1閘極電極作為掩罩，來蝕刻前述元件分 離氧化膜之一部分； 形成電荷蓄積臈； 春 在前述活性區域及前述蝕刻步驟中前述元件分離氧化 膜被蝕刻的區域上，介隔著電荷蓄積膜形成第2閘極電 極，及 形成源極區域及汲極區域，使得前述第丨及第2電極配 置於前述源極區域及汲極區域之間。 7. —種半導體裝置，其包含： 多數個如請求項1之構成之非揮發性半導體裝置與 絕緣閘極型場效電晶體； 102533-970618.doc 1360865 、,、令則述絕緣閘極型場效電晶體之通道係被形成於前 述半導體基板中不含前述凸型半導體區域之基板面上、 或被形成於平行於此半㈣基板上面之面上。 8· 一種半導體裝置，其包含·· 夕數個如請求項2之構成之非揮發性半導體裝置、與 絕緣閘極型場效電晶體；
二中至/ 一個絕緣閘極型場效電晶體之通道係被形成 於則述半導體基板中不含前述凸型半導體區域之基板面 上/或被形成於平行於此半導體基板上面之面上。 月求項I之半導體裝置’其中前述第2通道區域之通道 寬度係大於前述第1通道區域之通道寬度。 10.如請求項！之半導體裝置，其中前述第2閘極電極係為側 壁閘極電極’且元件分離氧化膜上之前述第2開極電極 寬又係大於則述第1擴散層電極與前述第2擴散層電極 之間之寬度。 U.如請求項1之半導體裝置，纟中前述第2問極電極之寬度 係大於則述第1間極電極之寬卢。 12·如請求項3之半導體裝詈，甘+ & 裒i纟中剛述第2閘極電極係為側 壁閉極電極，且元件分離氧化膜上之前述第2問極電極 之寬度係大於前述第1擴散層電極與前述第2擴散層電極 之間之寬度。 102533-970618.doc
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