JP2008263034A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】信頼性に優れた半導体記憶装置の製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、凹凸部を有する半導体基板１０の凸部、及び素子分離領域１２を覆うようにゲート電極材からなる層を形成する工程と、ゲート電極材からなる層の表面に形成するマスクを、凸部の上面から前記マスクの表面までの高さが記素子分離領域１２の表面から凸部の上面までの高さより高くなるように形成し、ゲート電極材からなる層をパターニングしてゲート電極１４を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。
【選択図】図１０
【解決手段】半導体記憶装置の製造方法は、凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、凹凸部を有する半導体基板１０の凸部、及び素子分離領域１２を覆うようにゲート電極材からなる層を形成する工程と、ゲート電極材からなる層の表面に形成するマスクを、凸部の上面から前記マスクの表面までの高さが記素子分離領域１２の表面から凸部の上面までの高さより高くなるように形成し、ゲート電極材からなる層をパターニングしてゲート電極１４を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。
【選択図】図１０
Description
本発明は、半導体記憶装置の製造方法に関し、特に、半導体不揮発性メモリへ利用可能な半導体記憶装置の製造方法に関する。
現在、半導体不揮発メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
その一つに、ゲート電極を挟み込むように電荷蓄積層を設けた半導体不揮発メモリが提案されている（例えば、特許文献１参照）。このような半導体不揮発メモリは、電荷蓄積層に電子を蓄積させることにより、メモリとして機能させている。即ち、電荷蓄積層における電子の有無により、メモリ（トランジスタ）の電流量を変化させて、”０”、”１”のデータとして読み取りメモリの機能を有する。
その一つに、ゲート電極を挟み込むように電荷蓄積層を設けた半導体不揮発メモリが提案されている（例えば、特許文献１参照）。このような半導体不揮発メモリは、電荷蓄積層に電子を蓄積させることにより、メモリとして機能させている。即ち、電荷蓄積層における電子の有無により、メモリ（トランジスタ）の電流量を変化させて、”０”、”１”のデータとして読み取りメモリの機能を有する。
一方、近年、半導体記憶装置は、用いられる素子の微細化が著しく、これは、半導体装置でも同様の傾向を示す。例えば、３次元構造ＭＩＳ型半導体記憶装置の一種で、フィン型電界効果トランジスタが提案されており（例えば、特許文献２参照）、これは、凸部薄膜Ｓｉ層（フェンス）、及びゲート電極の側壁に側壁絶縁膜が形成されている構造である。
特開２００６−２４６８０公報
特開２００２−１１８２５５公報
しかしながら、フィン型電界効果トランジスタのフィン（フェンス）にサイドウォール形成されていると、フィンに形成されるソース・ドレイン領域に不純物をインプラする際、残ったサイドウォールがマスクとなり、所定の位置に不純物をインプラすることができない。
また、サイドウォールを形成しないと、電荷蓄積層を有する半導体不揮発性メモリの微細化により、ゲート寸法が縮小されゲート電極幅も小さくなる。すると、チャネル長が短くなり短チャネル効果が発生し、ゲートを閉じていてもソース領域とドレイン領域との間でリーク電流が流れてしまう（以下、適宜、「パンチスルー」と称する）。
また、サイドウォールを形成しないと、電荷蓄積層を有する半導体不揮発性メモリの微細化により、ゲート寸法が縮小されゲート電極幅も小さくなる。すると、チャネル長が短くなり短チャネル効果が発生し、ゲートを閉じていてもソース領域とドレイン領域との間でリーク電流が流れてしまう（以下、適宜、「パンチスルー」と称する）。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、信頼性に優れた半導体記憶装置の製造方法を提供することにある。
即ち、本発明の目的は、信頼性に優れた半導体記憶装置の製造方法を提供することにある。
本発明者は鋭意検討した結果、下記の半導体記憶装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、請求項１に記載の半導体記憶装置の製造方法は、半導体基板、素子分離領域、ゲート電極、及び電荷蓄積層を有する半導体記憶装置の製造方法であって、凹凸部を有する前記半導体基板の凹部に前記素子分離領域を形成する素子分離領域形成工程と、凹凸部を有する前記半導体基板の凸部、及び前記素子分離領域を覆うようにゲート電極材からなる層を形成するゲート電極材形成工程と、前記凸部の上面から、前記ゲート電極材からなる層の表面に形成するマスクの表面までの高さを、前記素子分離領域の表面から、前記凸部の上面までの高さより高くなるようにマスクを形成し、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、凹凸部を有する前記半導体基板の凸部と接する前記ゲート電極の側面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、を含むことを特徴とする。
請求項１に記載の半導体記憶装置の製造方法によると、前記凸部（以下、適宜、「活性領域」と称する）の上面から前記マスクの表面までの高さが、前記素子分離領域の表面から活性領域の上面までの高さ（以下、適宜、「活性領域の高さ」と称する）より高いので、異方性エッチングによりサイドウォールを形成する際、ゲート電極の側面にのみサイドウォールが残り、活性領域の側面にサイドウォールが残らない。従って、ソース・ドレイン形成の際に行われるインプラ工程で活性領域に対して十分にＰ、Ｂ等の不純物をドープすることができるため、信頼性の高い半導体記憶装置を製造することができる。このような活性領域の側面にサイドウォールを残さない製造方法を用いることにより、精度よくさらなる小型化に対応した半導体記憶装置を製造することができる。
請求項２に記載の半導体記憶装置の製造方法は、前記凸部の上面から前記ゲート電極材からなる層の表面までの高さが、前記素子分離領域の表面から前記凸部の上面までの高さより高くなるように、前記ゲート電極材からなる層を形成することを特徴とする。
請求項２に記載の半導体記憶装置の製造方法によると、請求項１の効果に加え、前記凸部の上面から前記ゲート電極材からなる層の表面までの高さ（以下、適宜、「ゲート電極の高さ」と称する）が、活性領域の高さより高いので、前記マスクの高さによらず、活性領域の側面にサイドウォールが残らず、ゲート電極の側面にのみサイドウォールが残る。従って、マスクの高さは、ゲート電極を形成する際のフォトリソ・エッチング工程に必要最小限の膜厚で十分であるため、製造時間を短縮することができる。
請求項３に記載の半導体記憶装置の製造方法は、前記凸部は、チャネル形成領域と、前記チャネル形成領域を挟むように設けられたエクステンション形成領域と、前記チャネル形成領域と前記エクステンション形成領域とを挟むように設けられたソース・ドレイン形成領域と、を備え、前記ゲート電極形成工程は、前記チャネル形成領域上にゲート電極を形成する工程であり、前記サイドウォール形成工程は、前記電荷蓄積層が形成された前記半導体基板上に、サイドウォール材を形成する工程と、前記サイドウォール材及び前記電荷蓄積層に異方性エッチングを施すことにより、前記凸部の前記ソース・ドレイン領域を露出させる工程と、を有することを特徴とする。
請求項３に記載の半導体記憶装置の製造方法によると、請求項１、及び請求項２の効果に加え、サイドウォール材と電荷蓄積層とを同時にエッチングすることができるため、製造時間を短縮することができる。
請求項４に記載の半導体記憶装置の製造方法は、前記ゲート電極形成工程と前記電荷蓄積層形成工程との間に、前記エクステンション形成領域にエクステンション領域を形成する工程を有し、前記サイドウォール形成工程の後に、前記ソース・ドレイン形成領域にソース・ドレイン領域を形成する工程を有することを特徴とする。
請求項４に記載の半導体記憶装置の製造方法によると、請求項１〜請求項３の効果に加え、ソース領域とドレイン領域との距離を最適化し、ゲート長を所定の長さに設定することができるため、パンチスルーを抑えた信頼性の高い半導体記憶装置を製造することができる。
本発明によれば、信頼性に優れた半導体記憶装置の製造方法を提供することができる。
以下に、本発明の半導体記憶装置の製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
＜半導体記憶装置の製造方法＞
本発明の半導体記憶装置の製造方法は、半導体基板、素子分離領域、ゲート電極、及び電荷蓄積層を有する半導体記憶装置の製造方法であって、凹凸部を有する前記半導体基板の凹部に前記素子分離領域を形成する素子分離領域形成工程と、凹凸部を有する前記半導体基板の凸部、及び前記素子分離領域を覆うようにゲート電極材からなる層を形成するゲート電極材形成工程と、前記凸部の上面から、前記ゲート電極材からなる層の表面に形成するマスクの表面までの高さを、前記素子分離領域の表面から、前記凸部の上面までの高さより高くなるようにマスクを形成し、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、凹凸部を有する前記半導体基板の凸部と接する前記ゲート電極の側面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、を含む。
好ましい態様としては、前記凸部の上面から前記ゲート電極材からなる層の表面までの高さが、前記素子分離領域の表面から前記凸部の上面までの高さより高くなるように、前記ゲート電極材からなる層を形成する。
以下に、各工程の説明を、図１０に示す本発明の半導体記憶装置１００のＡ−Ａ断面側から見た図１〜図８に基づいて説明する。
本発明の半導体記憶装置の製造方法は、半導体基板、素子分離領域、ゲート電極、及び電荷蓄積層を有する半導体記憶装置の製造方法であって、凹凸部を有する前記半導体基板の凹部に前記素子分離領域を形成する素子分離領域形成工程と、凹凸部を有する前記半導体基板の凸部、及び前記素子分離領域を覆うようにゲート電極材からなる層を形成するゲート電極材形成工程と、前記凸部の上面から、前記ゲート電極材からなる層の表面に形成するマスクの表面までの高さを、前記素子分離領域の表面から、前記凸部の上面までの高さより高くなるようにマスクを形成し、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、凹凸部を有する前記半導体基板の凸部と接する前記ゲート電極の側面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、を含む。
好ましい態様としては、前記凸部の上面から前記ゲート電極材からなる層の表面までの高さが、前記素子分離領域の表面から前記凸部の上面までの高さより高くなるように、前記ゲート電極材からなる層を形成する。
以下に、各工程の説明を、図１０に示す本発明の半導体記憶装置１００のＡ−Ａ断面側から見た図１〜図８に基づいて説明する。
〔素子分離領域形成工程〕
本発明の半導体記憶装置の製造方法は、凹凸部を有する前記半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程を有する。
図１に示すように、半導体基板１０表面に異方性エッチングにより凹凸部を形成し、凹部に素子分離領域１２を形成し、該凹部に絶縁層を埋め込む。次いで、図２に示すように、素子分離領域１２を所定の活性領域１８の高さＬ１となるように素子分離領域１２をエッチングする。
活性領域１８は、ソース・ドレイン領域を形成し、ドレイン電流が十分に流れるために必要な高さ、及び幅を有すれば特に限定されるものではない。
本発明の半導体記憶装置の製造方法は、凹凸部を有する前記半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程を有する。
図１に示すように、半導体基板１０表面に異方性エッチングにより凹凸部を形成し、凹部に素子分離領域１２を形成し、該凹部に絶縁層を埋め込む。次いで、図２に示すように、素子分離領域１２を所定の活性領域１８の高さＬ１となるように素子分離領域１２をエッチングする。
活性領域１８は、ソース・ドレイン領域を形成し、ドレイン電流が十分に流れるために必要な高さ、及び幅を有すれば特に限定されるものではない。
［凹凸部を有する半導体基板］
本発明における凹凸部を有する半導体基板１０は、後述する活性領域１８を形成するための凸部を有する。また、半導体基板１０をエッチングした後、半導体基板１０の凹部の底部を、アッシング及びウエット処理等を用いてクリーニングするとともに、ＲＩＥによってダメージを受けた部分を除去する。これにより、半導体基板１０の表面に、ダメージの少ない表面が露出する。その後、凹部には、後述する素子分離領域１２が形成される。なお、後述する素子分離領域１２を形成する前に、予めゲート絶縁膜（不図示）を、凹凸部を有する半導体基板１０の凸部表面に形成する。
凹凸部を有する半導体基板１０の凸部には、後述するチャネル形成領域と、該チャネル形成領域を挟むように設けられた後述するエクステンション形成領域と、該チャネル形成領域と該エクステンション形成領域とを挟むように設けられた後述するソース・ドレイン形成領域と、を備える。
凹凸部を有する半導体基板１０としては、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板）、又はＳｉ基板を用いることができる。基板の不純物濃度は、例えば、５×１０１５／ｃｍ３程度であり、その主面の面方位は、例えば（１００）である。
本発明における凹凸部を有する半導体基板１０は、後述する活性領域１８を形成するための凸部を有する。また、半導体基板１０をエッチングした後、半導体基板１０の凹部の底部を、アッシング及びウエット処理等を用いてクリーニングするとともに、ＲＩＥによってダメージを受けた部分を除去する。これにより、半導体基板１０の表面に、ダメージの少ない表面が露出する。その後、凹部には、後述する素子分離領域１２が形成される。なお、後述する素子分離領域１２を形成する前に、予めゲート絶縁膜（不図示）を、凹凸部を有する半導体基板１０の凸部表面に形成する。
凹凸部を有する半導体基板１０の凸部には、後述するチャネル形成領域と、該チャネル形成領域を挟むように設けられた後述するエクステンション形成領域と、該チャネル形成領域と該エクステンション形成領域とを挟むように設けられた後述するソース・ドレイン形成領域と、を備える。
凹凸部を有する半導体基板１０としては、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板）、又はＳｉ基板を用いることができる。基板の不純物濃度は、例えば、５×１０１５／ｃｍ３程度であり、その主面の面方位は、例えば（１００）である。
［素子分離領域］
本発明における素子分離領域１２は、本工程では、ＣＶＤ法を用いて凹部を埋め、活性領域１８の、少なくとも上面と面一となるような高さまで堆積する。具体的には、ＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２を堆積する。この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いてＴＥＯＳ−ＳｉＯ２層を半導体基板１０の凸部上面と面一となるように平坦化する。
素子分離領域１２としては、絶縁性を有するものであれば特に限定されないが、ＳｉＯ２等を用いることができる他、ＴＥＯＳを反応ガスに用いて形成したＴＥＯＳ−ＳｉＯ２、ＴＥＯＳ−Ｏ３ＣＶＤ法を用いたＴＥＯＳ−Ｏ３−ＳｉＯ２や、ＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法を用いて形成しアＨＤＰ−ＳｉＯ２等を挙げることができる。
その後、図２に示すように、例えば、ＲＩＥ法を用いて、ＴＥＯＳ−ＳｉＯ２層をエッチバックすることにより、半導体基板１０の凹部に、例えば５００ｎｍの膜厚を有する素子分離領域１２を形成し、活性領域１８も同時に形成することができる。
本発明における素子分離領域１２は、本工程では、ＣＶＤ法を用いて凹部を埋め、活性領域１８の、少なくとも上面と面一となるような高さまで堆積する。具体的には、ＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２を堆積する。この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いてＴＥＯＳ−ＳｉＯ２層を半導体基板１０の凸部上面と面一となるように平坦化する。
素子分離領域１２としては、絶縁性を有するものであれば特に限定されないが、ＳｉＯ２等を用いることができる他、ＴＥＯＳを反応ガスに用いて形成したＴＥＯＳ−ＳｉＯ２、ＴＥＯＳ−Ｏ３ＣＶＤ法を用いたＴＥＯＳ−Ｏ３−ＳｉＯ２や、ＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法を用いて形成しアＨＤＰ−ＳｉＯ２等を挙げることができる。
その後、図２に示すように、例えば、ＲＩＥ法を用いて、ＴＥＯＳ−ＳｉＯ２層をエッチバックすることにより、半導体基板１０の凹部に、例えば５００ｎｍの膜厚を有する素子分離領域１２を形成し、活性領域１８も同時に形成することができる。
［ゲート絶縁膜］
本発明では、素子分離領域１２を形成する前に、露出した半導体基板１０の表面に予めゲート絶縁膜（不図示）を形成しておく。
ゲート絶縁膜は、露出した半導体基板１０をラジカル酸化法を用いることにより形成され、例えば膜厚１０ｎｍ以下のＳｉＯ２膜である。このラジカル酸化法は、所定の温度で所定のＳｉＯ２膜しか形成できないという特徴を有することを利用し、半導体基板１０の表面に、膜厚のバラツキがない均一なゲート絶縁膜を形成することができる。
ラジカル酸化法の他に、例えば、オキシナイトライド膜であるＳｉＯＮ膜を用いてもよい。ＳｉＯＮ膜は、通常の熱酸化膜を形成し、さらにその表面を、窒素を含むガスで窒化することで形成することができる。
さらに、ゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜に限らず、Ｔａ２Ｏ５（タンタルオキサイド）、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。
本発明では、素子分離領域１２を形成する前に、露出した半導体基板１０の表面に予めゲート絶縁膜（不図示）を形成しておく。
ゲート絶縁膜は、露出した半導体基板１０をラジカル酸化法を用いることにより形成され、例えば膜厚１０ｎｍ以下のＳｉＯ２膜である。このラジカル酸化法は、所定の温度で所定のＳｉＯ２膜しか形成できないという特徴を有することを利用し、半導体基板１０の表面に、膜厚のバラツキがない均一なゲート絶縁膜を形成することができる。
ラジカル酸化法の他に、例えば、オキシナイトライド膜であるＳｉＯＮ膜を用いてもよい。ＳｉＯＮ膜は、通常の熱酸化膜を形成し、さらにその表面を、窒素を含むガスで窒化することで形成することができる。
さらに、ゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜に限らず、Ｔａ２Ｏ５（タンタルオキサイド）、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。
〔ゲート電極材形成工程〕
本発明の半導体記憶装置の製造方法は、凹凸部を有する半導体基板の凸部、及び前記素子分離領域を覆うようにゲート電極材からなる層を形成するゲート電極材形成工程を有する。
本発明の半導体記憶装置の製造方法では、後述するゲート電極をパターニングするため、マスク材（不図示）をゲート電極材からなる層３６の表面上に形成する。
図３では、ゲート絶縁膜（不図示）を形成した後、ゲート電極材からなる層３６の高さＬ２と、ゲート電極を形成するためにゲート電極材からなる層３６の表面に形成されるマスク（不図示）の膜厚と、の合計の高さが、活性領域１８の高さＬ１より高くなるように、ゲート電極材からなる層３６を形成する。
本発明の半導体記憶装置の製造方法は、凹凸部を有する半導体基板の凸部、及び前記素子分離領域を覆うようにゲート電極材からなる層を形成するゲート電極材形成工程を有する。
本発明の半導体記憶装置の製造方法では、後述するゲート電極をパターニングするため、マスク材（不図示）をゲート電極材からなる層３６の表面上に形成する。
図３では、ゲート絶縁膜（不図示）を形成した後、ゲート電極材からなる層３６の高さＬ２と、ゲート電極を形成するためにゲート電極材からなる層３６の表面に形成されるマスク（不図示）の膜厚と、の合計の高さが、活性領域１８の高さＬ１より高くなるように、ゲート電極材からなる層３６を形成する。
また、好ましい態様としては、前記凸部の上面から前記ゲート電極材からなる層の表面までの高さが、前記素子分離領域の表面から前記凸部の上面までの高さより高くなるように、前記ゲート電極材からなる層を形成することが好ましい。つまり、図３において、ゲート電極材からなる層３６の高さＬ２が活性領域１８の高さＬ１より高くなるようにゲート電極材からなる層３６を形成することが挙げられる。これにより前記マスク（不図示）の膜厚を所定以上にする必要がなく、工程時間を短縮することができる。
［ゲート電極材からなる層、マスク］
ゲート電極材からなる層３６は、例えば、不純物がドープされた多結晶ＳｉをＣＶＤ法により堆積し、次いで前記多結晶Ｓｉ膜上に所定の形状のゲート電極が形成されるようにレジスト膜形成し、これをマスクとする。
本発明における前記ゲート電極材としては、多結晶Ｓｉに限らず公知の材料を用いることができ、例えば、メタル膜、あるいはメタル膜とメタル膜との積層ゲート構造、あるいは多結晶Ｓｉ膜とメタル膜との積層ゲート構造（いわゆるポリメタル構造）、あるいは多結晶Ｓｉ膜とシリサイド膜との積層ゲート構造（いわゆるポリサイド構造）を用いることが可能である。メタル膜、メタル膜とメタル膜との積層ゲート構造、ポリメタル構造、及びポリサイド構造を用いたゲート電極材からなる層３６の場合、多結晶Ｓｉのみを用いた場合と比べて後述するゲート電極の比抵抗を抑えることができる。
メタル膜としては、ＴｉＮ膜、Ｗ膜、ＷＮ膜、Ｒｕ膜、Ｉｒ膜、Ａｌ膜等を挙げることができる。シリサイド膜の例としては、ＣｏＳｉ２膜、ＴｉＳｉ２膜等を挙げることができる。
また、ゲート電極１４を、例えばＴｉＮ膜を用いた場合、ＴｉＮ膜の配向性等を調整することにより、ゲート電極１４の仕事関数を変化させることができる。従って、ＭＯＳＦＥＴの閾値電圧を、ゲート電極１４の仕事関数により、適宜変化させることができる。
ゲート電極材からなる層３６は、例えば、不純物がドープされた多結晶ＳｉをＣＶＤ法により堆積し、次いで前記多結晶Ｓｉ膜上に所定の形状のゲート電極が形成されるようにレジスト膜形成し、これをマスクとする。
本発明における前記ゲート電極材としては、多結晶Ｓｉに限らず公知の材料を用いることができ、例えば、メタル膜、あるいはメタル膜とメタル膜との積層ゲート構造、あるいは多結晶Ｓｉ膜とメタル膜との積層ゲート構造（いわゆるポリメタル構造）、あるいは多結晶Ｓｉ膜とシリサイド膜との積層ゲート構造（いわゆるポリサイド構造）を用いることが可能である。メタル膜、メタル膜とメタル膜との積層ゲート構造、ポリメタル構造、及びポリサイド構造を用いたゲート電極材からなる層３６の場合、多結晶Ｓｉのみを用いた場合と比べて後述するゲート電極の比抵抗を抑えることができる。
メタル膜としては、ＴｉＮ膜、Ｗ膜、ＷＮ膜、Ｒｕ膜、Ｉｒ膜、Ａｌ膜等を挙げることができる。シリサイド膜の例としては、ＣｏＳｉ２膜、ＴｉＳｉ２膜等を挙げることができる。
また、ゲート電極１４を、例えばＴｉＮ膜を用いた場合、ＴｉＮ膜の配向性等を調整することにより、ゲート電極１４の仕事関数を変化させることができる。従って、ＭＯＳＦＥＴの閾値電圧を、ゲート電極１４の仕事関数により、適宜変化させることができる。
〔ゲート電極形成工程〕
本発明の半導体記憶装置の製造方法は、前記凸部の上面から、前記ゲート電極材からなる層の表面に形成するマスクの表面までの高さが、前記素子分離領域の表面から、前記凸部の上面までの高さより高くなるように形成し、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程を有する。つまり、ゲート電極形成工程は、前記チャネル形成領域上にゲート電極を形成する工程である。
［ゲート電極の高さ、マスクの膜厚、活性領域の高さ］
図４に示すように、ゲート電極１４は、前述した図３で示したゲート電極材からなる層３６の表面にマスク（不図示）を形成し、公知のフォトエッチングにより素子分離領域１２の表面までエッチングすることにより形成される。また、前述したように、ゲート電極の高さＬ２とマスク（不図示）の膜厚との合計の高さが、活性領域１８の高さより高いことが必要である。これにより、活性領域１８側面に形成された後述するサイドウォールを除去し、後述するゲート電極の側面にのみサイドウォールを形成することができる。また、ゲート電極材からなる層３６の高さＬ２と前記マスク材の膜厚との合計は、活性領域１８の高さＬ１の１倍より大きいことが好ましい。なお、ゲート電極の側壁に形成されたサイドウォールの活性化領域１８上面からの高さは、ゲート電極１４の高さＬ２より低いことが必要である。ゲート電極１４を形成した後、前記マスクは除去されるためである。
具体的には、図５（Ａ）、及び（Ｂ）に示すように、前記高さＬ２と、前記マスク（不図示）の膜厚と、の合計の高さ（Ｌ２−１）を２００ｎｍとし、活性領域１８の高さＬ１を１００ｎｍとした場合、活性領域１８の側壁に形成されていた後述するサイドウォールをエッチングにより除去すると、ゲート電極１４の側壁に形成された後述するサイドウォール（ＳＷ残膜）は、活性領域１８の表面から１００ｎｍの高さに形成することができる。また、例えば、３ｎｍの高さを有するサイドウォールを作製するには、前記（Ｌ２−１）と前記Ｌ１との差分を３ｎｍとすればよい。
本発明の半導体記憶装置の製造方法は、前記凸部の上面から、前記ゲート電極材からなる層の表面に形成するマスクの表面までの高さが、前記素子分離領域の表面から、前記凸部の上面までの高さより高くなるように形成し、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程を有する。つまり、ゲート電極形成工程は、前記チャネル形成領域上にゲート電極を形成する工程である。
［ゲート電極の高さ、マスクの膜厚、活性領域の高さ］
図４に示すように、ゲート電極１４は、前述した図３で示したゲート電極材からなる層３６の表面にマスク（不図示）を形成し、公知のフォトエッチングにより素子分離領域１２の表面までエッチングすることにより形成される。また、前述したように、ゲート電極の高さＬ２とマスク（不図示）の膜厚との合計の高さが、活性領域１８の高さより高いことが必要である。これにより、活性領域１８側面に形成された後述するサイドウォールを除去し、後述するゲート電極の側面にのみサイドウォールを形成することができる。また、ゲート電極材からなる層３６の高さＬ２と前記マスク材の膜厚との合計は、活性領域１８の高さＬ１の１倍より大きいことが好ましい。なお、ゲート電極の側壁に形成されたサイドウォールの活性化領域１８上面からの高さは、ゲート電極１４の高さＬ２より低いことが必要である。ゲート電極１４を形成した後、前記マスクは除去されるためである。
具体的には、図５（Ａ）、及び（Ｂ）に示すように、前記高さＬ２と、前記マスク（不図示）の膜厚と、の合計の高さ（Ｌ２−１）を２００ｎｍとし、活性領域１８の高さＬ１を１００ｎｍとした場合、活性領域１８の側壁に形成されていた後述するサイドウォールをエッチングにより除去すると、ゲート電極１４の側壁に形成された後述するサイドウォール（ＳＷ残膜）は、活性領域１８の表面から１００ｎｍの高さに形成することができる。また、例えば、３ｎｍの高さを有するサイドウォールを作製するには、前記（Ｌ２−１）と前記Ｌ１との差分を３ｎｍとすればよい。
さらに好ましい態様としては、ゲート電極１４の高さＬ２が活性領域１８の高さＬ１より高いことが挙げられる。この高さの関係にすることにより、後述するゲート電極の側面にのみサイドウォールが形成されることに加え、マスク（不図示）の膜厚をゲート電極材をエッチングするのに必要な膜厚に調整するのみでよいので、工程時間を短縮することができる。
［エクステンション領域の形成］
また、本発明の半導体記憶装置の製造方法は、前記ゲート電極形成工程の後であり、後述する電荷蓄積層形成工程との間に、エクステンション形成領域にエクステンション領域を形成する工程を有する。
具体的には、ゲート電極１４を形成した後、短チャネル効果によるパンチスルーを抑制するため、活性領域１８中のゲート電極１４で覆われていない領域に、公知のインプラ技術により不純物を注入し、図１１（Ａ）に示すエクステンション領域５０、及び５２を形成してもよい。このエクステンション領域５０、及び５２と、後述するソース・ドレイン領域５４、及び５６とにより、低不純物濃度拡散層と高不純物濃度拡散層とからなるエクステンション構造を形成することが好ましい。この不純物をドープする前に、ゲート電極１４の側壁や底部コーナーにおける電解集中を緩和するため、例えば、ラジカル酸化法や低温ＲＴＯ法等を用いて酸化し酸化膜（不図示）を形成してもよい。
前記不純物としては、例えば、Ｐ、Ａｓ、Ｂ等が挙げられる。
また、本発明の半導体記憶装置の製造方法は、前記ゲート電極形成工程の後であり、後述する電荷蓄積層形成工程との間に、エクステンション形成領域にエクステンション領域を形成する工程を有する。
具体的には、ゲート電極１４を形成した後、短チャネル効果によるパンチスルーを抑制するため、活性領域１８中のゲート電極１４で覆われていない領域に、公知のインプラ技術により不純物を注入し、図１１（Ａ）に示すエクステンション領域５０、及び５２を形成してもよい。このエクステンション領域５０、及び５２と、後述するソース・ドレイン領域５４、及び５６とにより、低不純物濃度拡散層と高不純物濃度拡散層とからなるエクステンション構造を形成することが好ましい。この不純物をドープする前に、ゲート電極１４の側壁や底部コーナーにおける電解集中を緩和するため、例えば、ラジカル酸化法や低温ＲＴＯ法等を用いて酸化し酸化膜（不図示）を形成してもよい。
前記不純物としては、例えば、Ｐ、Ａｓ、Ｂ等が挙げられる。
〔電荷蓄積層形成工程〕
本発明の半導体記憶装置の製造方法は、前記凹凸部を有する半導体基板の凸部と接する前記ゲート電極の側面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程を有する。
図６で示すように、電荷蓄積層１６は、ゲート電極１４、活性領域１８の側面部、活性領域１８の上面、及び素子分離領域１２の表面上に形成される。
電荷蓄積層１６は、公知の技術により、まず、例えばＳｉＯ２からなるボトム酸化膜３０を形成し、ボトム酸化膜３０の表面上に例えばＳｉＮからなる窒化シリコン膜２８を形成した後、窒化シリコン膜２８の表面上に例えばＳｉＯ２からなるトップ酸化膜２６と、を含む積層構造（ＯＮＯ：Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）で構成されている。
電荷蓄積層１６の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、ボトム酸化膜３０の膜厚を０．００６５μｍ以上とし、トップ酸化膜２６を０．００６５μｍとすることが好ましい。
また、ボトム酸化膜３０は公知の酸化技術により膜を形成し、窒化シリコン膜２８はＣＶＤにより膜を形成し、トップ酸化膜２６は酸化、もしくはＣＶＤにより形成することができる。
本発明の半導体記憶装置の製造方法は、前記凹凸部を有する半導体基板の凸部と接する前記ゲート電極の側面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程を有する。
図６で示すように、電荷蓄積層１６は、ゲート電極１４、活性領域１８の側面部、活性領域１８の上面、及び素子分離領域１２の表面上に形成される。
電荷蓄積層１６は、公知の技術により、まず、例えばＳｉＯ２からなるボトム酸化膜３０を形成し、ボトム酸化膜３０の表面上に例えばＳｉＮからなる窒化シリコン膜２８を形成した後、窒化シリコン膜２８の表面上に例えばＳｉＯ２からなるトップ酸化膜２６と、を含む積層構造（ＯＮＯ：Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）で構成されている。
電荷蓄積層１６の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、ボトム酸化膜３０の膜厚を０．００６５μｍ以上とし、トップ酸化膜２６を０．００６５μｍとすることが好ましい。
また、ボトム酸化膜３０は公知の酸化技術により膜を形成し、窒化シリコン膜２８はＣＶＤにより膜を形成し、トップ酸化膜２６は酸化、もしくはＣＶＤにより形成することができる。
本発明における電荷蓄積層形成工程は、ゲート電極１４の形成後に行うことが好ましい。本発明の半導体記憶装置の製造方法で製造された半導体記憶装置は、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面に電荷蓄積層１６を設けているため、ゲート電極１４の形成後に電荷蓄積層１６を設けた方が製造上好ましいためである。
〔サイドウォール形成工程〕
本発明の半導体記憶装置の製造方法は、前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程を有する。また、サイドウォール形成工程は、
前記電荷蓄積層が形成された前記半導体基板上に、サイドウォール材を形成する工程と、前記サイドウォール材及び前記電荷蓄積層に異方性エッチングを施すことにより、前記凸部の前記ソース・ドレイン領域を露出させる工程と、を有する。
図７で示すように、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する。
サイドウォール３４は、まず、サイドウォール材を堆積した後、エッチングによりゲート電極１４、及び半導体基板１０の凹部にサイドウォール材が残る。その後、異方性エッチング（ＲＩＥ）により、前記サイドウォール材と、前記半導体基板１０の凸部及び素子分離領域上に形成された電荷蓄積層とを、同時に除去することにより、図８に示すようにサイドウォール３４を形成する。
ここで、サイドウォール３４の高さは、（Ｌ２＋前記マスク（不図示）の膜厚）−Ｌ１となる。図８では、前記マスク（不図示）の高さを除いたＬ２の高さから、活性領域１８の高さＬ１を引いた高さとなる。これらの関係は、図５に示した関係と同様である。
また、サイドウォール３４をエッチングする際、活性領域１８の側壁部、上面部、及びゲート電極１４の上面部に形成された電荷蓄積層も、エッチングされ、電荷蓄積層１６は、ゲート電極１４の側壁部にのみ形成される。
サイドウォール３４の材質は、例えば、二酸化シリコン、窒化シリコン、多結晶シリコンが挙げられる。
本発明の半導体記憶装置の製造方法は、前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程を有する。また、サイドウォール形成工程は、
前記電荷蓄積層が形成された前記半導体基板上に、サイドウォール材を形成する工程と、前記サイドウォール材及び前記電荷蓄積層に異方性エッチングを施すことにより、前記凸部の前記ソース・ドレイン領域を露出させる工程と、を有する。
図７で示すように、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する。
サイドウォール３４は、まず、サイドウォール材を堆積した後、エッチングによりゲート電極１４、及び半導体基板１０の凹部にサイドウォール材が残る。その後、異方性エッチング（ＲＩＥ）により、前記サイドウォール材と、前記半導体基板１０の凸部及び素子分離領域上に形成された電荷蓄積層とを、同時に除去することにより、図８に示すようにサイドウォール３４を形成する。
ここで、サイドウォール３４の高さは、（Ｌ２＋前記マスク（不図示）の膜厚）−Ｌ１となる。図８では、前記マスク（不図示）の高さを除いたＬ２の高さから、活性領域１８の高さＬ１を引いた高さとなる。これらの関係は、図５に示した関係と同様である。
また、サイドウォール３４をエッチングする際、活性領域１８の側壁部、上面部、及びゲート電極１４の上面部に形成された電荷蓄積層も、エッチングされ、電荷蓄積層１６は、ゲート電極１４の側壁部にのみ形成される。
サイドウォール３４の材質は、例えば、二酸化シリコン、窒化シリコン、多結晶シリコンが挙げられる。
［ソース・ドレイン領域形成工程］
本発明の半導体記憶装置の製造方法は、前記サイドウォール形成工程の後に、前記ソース・ドレイン形成領域にソース・ドレイン領域を形成する工程を有する。
図１１に示すように、前記サイドウォール３４を形成後、ゲート電極１４、ゲート電極１４上のマスク（不図示）、及びサイドウォール３４をマスクに用い、例えば、Ｐを、加速電圧４０ＫｅＶ、ドーズ量４×１０１３／ｃｍ２程度の条件により、活性領域１８中にイオン注入して、ソース領域５４、及びドレイン領域５６を形成する。また、注入するイオンは、Ｐに限らず、Ａｓ、Ｂ等でも可能である。
ソース・ドレイン領域の深さは、イオン注入後の熱的な活性化や熱処理条件により制御することができる。
本発明の半導体記憶装置の製造方法は、前記サイドウォール形成工程の後に、前記ソース・ドレイン形成領域にソース・ドレイン領域を形成する工程を有する。
図１１に示すように、前記サイドウォール３４を形成後、ゲート電極１４、ゲート電極１４上のマスク（不図示）、及びサイドウォール３４をマスクに用い、例えば、Ｐを、加速電圧４０ＫｅＶ、ドーズ量４×１０１３／ｃｍ２程度の条件により、活性領域１８中にイオン注入して、ソース領域５４、及びドレイン領域５６を形成する。また、注入するイオンは、Ｐに限らず、Ａｓ、Ｂ等でも可能である。
ソース・ドレイン領域の深さは、イオン注入後の熱的な活性化や熱処理条件により制御することができる。
このような工程を経て製造された半導体記憶装置は、図９に示すように、ゲート電極１４間のエッチング残りが発生せず、図１１に示すようなソース領域５４、及びドレイン領域５６を安定して形成することができるため、信頼性に優れた半導体記憶装置の製造方法を提供することができる。
＜半導体記憶装置＞
本発明の半導体記憶装置の製造方法により製造された本発明の半導体記憶装置の断面図を図１１に示す。また、図１１の（Ａ）は、図１０におけるＡ−Ａ断面図であり、図１０の（Ｂ）は、図９におけるＢ−Ｂ断面図である。
本発明の半導体記憶装置１００は、凹凸部を有する半導体基板１０と、前記凹凸部を有する半導体基板１０の凸部の少なくとも両側面を覆うゲート電極１４と、前記ゲート電極１４の少なくとも両側面を覆う電荷蓄積層１６と、前記電荷蓄積層１６の少なくとも一部を覆うように形成されたサイドウォール３４とを有する。さらに、図１０の（Ａ）Ａ−Ａ断面図中において、前記凹凸部を有する半導体基板１０の凸部中の、ゲート電極１４で覆われた領域に形成されたチャネル領域４８と、チャネル領域４８を挟むように、凹凸部を有する半導体基板１０の凸部中に形成されたソース領域５４及びドレイン領域５６と、前記凹凸部を有する半導体基板１０の凸部中のチャネル領域４８とソース領域５４との間、又はチャネル領域４８とドレイン領域５６との間の少なくとも一方に形成されたエクステンション領域５０、５２と、チャネル領域４８とゲート電極１４の間に形成されたゲート絶縁膜５８と、を有することを特徴とする。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
本発明の半導体記憶装置の製造方法により製造された本発明の半導体記憶装置の断面図を図１１に示す。また、図１１の（Ａ）は、図１０におけるＡ−Ａ断面図であり、図１０の（Ｂ）は、図９におけるＢ−Ｂ断面図である。
本発明の半導体記憶装置１００は、凹凸部を有する半導体基板１０と、前記凹凸部を有する半導体基板１０の凸部の少なくとも両側面を覆うゲート電極１４と、前記ゲート電極１４の少なくとも両側面を覆う電荷蓄積層１６と、前記電荷蓄積層１６の少なくとも一部を覆うように形成されたサイドウォール３４とを有する。さらに、図１０の（Ａ）Ａ−Ａ断面図中において、前記凹凸部を有する半導体基板１０の凸部中の、ゲート電極１４で覆われた領域に形成されたチャネル領域４８と、チャネル領域４８を挟むように、凹凸部を有する半導体基板１０の凸部中に形成されたソース領域５４及びドレイン領域５６と、前記凹凸部を有する半導体基板１０の凸部中のチャネル領域４８とソース領域５４との間、又はチャネル領域４８とドレイン領域５６との間の少なくとも一方に形成されたエクステンション領域５０、５２と、チャネル領域４８とゲート電極１４の間に形成されたゲート絶縁膜５８と、を有することを特徴とする。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
図１０に示した半導体記憶装置１００では、電荷蓄積層１６の窒化シリコン膜２８に電荷を蓄積（トラップ）させたり、蓄積させた電荷を電荷蓄積層１６の窒化シリコン膜２８より引き出したり（又はとラップされた電荷の反対の極を持つ電荷を注入したり）することで、電荷蓄積層１６中の電荷の有無、電荷量や極（正負）により、図１１（Ａ）に示したエクステンション領域５０、及び５２が変調されるため、図１１（Ａ）に示したソース領域５４とドレイン領域５６との間に流れるドレイン電流２０の変化が起こる。
具体的には、図１１において、例えば、電荷蓄積層１６で電荷を注入し、電荷を蓄積させると、に示したエクステンション領域５０、及び５２の抵抗が上昇するため電流が減少する一方で、電荷蓄積層１６に電荷が蓄積されないとエクステンション領域５０、及び５２の抵抗値が低いために十分にドレイン電流２０が流れる。このドレイン電流２０が減少した状態と電流が流れる状態とを読み取り、理論値”０”、又は”１”に対応させることで１ビットの情報を記録し、また、読み出すことができる。この電荷蓄積層１６は２つ存在するので、２ビットの情報を記録し、読み出しすることができる。
なお、ソース領域５４側の電荷蓄積層１６への電荷の蓄積は、ソース領域５４、及びゲート電極１４に正電圧を印加し、ドレイン領域５６を接地電圧とすることで行われる。一方、ドレイン領域５６側の電荷蓄積層１６への電荷の蓄積は、ドレイン領域５６、及びゲート電極１４に正電圧を印加し、ソース領域５４を接地電圧とすることで行われる。
このように、記録・読み出しの際、ソース領域５４・ドレイン領域５６間に流れるドレイン電流２０の電流地を読み取ることで行われるが、本実施形態では、チャネル領４８、ソース領域５４、及びドレイン領域５６が形成される活性領域１８が突出するように形成されており、微細化により基板面方向に沿った幅が減少しても高さ方向（基板面と直行した方向に沿った長さ）に広がりを持ってドレイン電流２０が流れる。即ち、高さ方向にチャネル幅が確保される。
さらに、ソース領域５４、ドレイン領域５６間に流れるドレイン電流２０は、活性領域１８の高さによって制御することができるが、活性領域１８の高さを高く設計し、ドレイン電流２０の最大値を十分確保する。例えば、後述する電荷蓄積層１６に蓄積される電荷量を制御して、ドレイン電流２０を段階的に制御しても、ドレイン電流２０の各段階での差を十分に確保することができ、読み取り判定が容易に実現され、尚且つ理論値を３つ以上（例えば、”０”、”１”、又は”２”）に対応させて多ビットの情報を記録し、また、読み出すことができる。
具体的には、例えば、第１電荷量で電荷が蓄積させた第１状態と、第１電荷量よりも低い第２電荷量で電荷を蓄積させた第２状態と、電荷を蓄積させない第３状態と、の３つの状態で電荷蓄積層１６の電荷量を制御する。この制御により、ソース領域５４、及びドレイン領域５６間に流れるドレイン電流２０の電流値は、電流が減少した第１状態と、第１状態よりも電流が流れる第２状態と、第１状態、及び第２状態より電流が流れる第３状態と、の３状態で変化する。この電流値の変化を読み取ることにより、前記ビット情報を読み出すことができる。
なお、本実施形態では、単一素子（半導体不揮発性メモリセル）の形態について説明したが、これに限らず、通常、アレイ化して適応させることができる。本実施形態では、一つの素子（電荷蓄積性メモリセル）に、多ビットの情報を記録し、またそれを読み出すことが可能となるため、不揮発性メモリとして利用される単一素子をアレイ化することで、単位面積あたりの情報記録密度を高めることができる。
また、本実施形態では、図９に示すように電荷蓄積層１６を２つ設けた形態を説明したが、一つ設けた形態であってもよい。
また、本実施形態では、図９に示すように電荷蓄積層１６を２つ設けた形態を説明したが、一つ設けた形態であってもよい。
以上のように、本発明の半導体記憶装置の製造方法で製造した半導体記憶は、ゲート電極間の短絡要因を抑えることができ、信頼性に優れるものである。
なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
１０ 凹凸部を有する半導体基板
１２ 素子分離領域
１４ ゲート電極
１６ 電荷蓄積層
１８ 活性領域
２０ ドレイン電流
２６、トップ酸化膜
２８、窒化シリコン膜
３０、ボトム酸化膜
３４ サイドウォール
３６ ゲート電極材からなる層
４８ チャネル領域
５０、５２ エクステンション領域
５４ ソース領域
５６ ドレイン領域
５８ ゲート絶縁膜
１００ 半導体記憶装置
１２ 素子分離領域
１４ ゲート電極
１６ 電荷蓄積層
１８ 活性領域
２０ ドレイン電流
２６、トップ酸化膜
２８、窒化シリコン膜
３０、ボトム酸化膜
３４ サイドウォール
３６ ゲート電極材からなる層
４８ チャネル領域
５０、５２ エクステンション領域
５４ ソース領域
５６ ドレイン領域
５８ ゲート絶縁膜
１００ 半導体記憶装置
Claims (4)
- 半導体基板、素子分離領域、ゲート電極、及び電荷蓄積層を有する半導体記憶装置の製造方法であって、
凹凸部を有する前記半導体基板の凹部に前記素子分離領域を形成する素子分離領域形成工程と、
凹凸部を有する前記半導体基板の凸部、及び前記素子分離領域を覆うようにゲート電極材からなる層を形成するゲート電極材形成工程と、
前記凸部の上面から、前記ゲート電極材からなる層の表面に形成するマスクの表面までの高さを、前記素子分離領域の表面から、前記凸部の上面までの高さより高くなるようにマスクを形成し、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、
凹凸部を有する前記半導体基板の凸部と接する前記ゲート電極の側面の少なくとも一方に前記電荷蓄積層を形成する電荷蓄積層形成工程と、
前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記凸部の上面から前記ゲート電極材からなる層の表面までの高さが、前記素子分離領域の表面から前記凸部の上面までの高さより高くなるように、前記ゲート電極材からなる層を形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
- 前記凸部は、チャネル形成領域と、前記チャネル形成領域を挟むように設けられたエクステンション形成領域と、前記チャネル形成領域と前記エクステンション形成領域とを挟むように設けられたソース・ドレイン形成領域と、を備え、
前記ゲート電極形成工程は、前記チャネル形成領域上にゲート電極を形成する工程であり、
前記サイドウォール形成工程は、
前記電荷蓄積層が形成された前記半導体基板上に、サイドウォール材を形成する工程と、
前記サイドウォール材及び前記電荷蓄積層に異方性エッチングを施すことにより、前記凸部の前記ソース・ドレイン領域を露出させる工程と、
を有することを特徴とする請求項１又は２のいずれか一項に記載の半導体記憶装置の製造方法。 - 前記ゲート電極形成工程と前記電荷蓄積層形成工程との間に、前記エクステンション形成領域にエクステンション領域を形成する工程を有し、
前記サイドウォール形成工程の後に、前記ソース・ドレイン形成領域にソース・ドレイン領域を形成する工程を有することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007104176A JP2008263034A (ja) | 2007-04-11 | 2007-04-11 | 半導体記憶装置の製造方法 |
| US12/073,881 US7601594B2 (en) | 2007-04-11 | 2008-03-11 | Method for fabricating semiconductor memory |
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