TWI360101B - Display device - Google Patents

Description

1360101 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種顯示裝置，更具體言之係關於一種可 增強顯示品質並減少資料線之數量的顯示裝置。 【先前技術】 一液晶顯示（LCD)裝置包括一用於顯示影像的液晶顯示 面板。該液晶顯示面板包括一顯示區域、一第一週邊區域、 一弟二週邊區域及一第三週邊區域。 該第一週邊區域包括以第一方向延伸之複數個閘極線， 及以與第一方向垂直之第二方向延伸的複數個資料線。將 一薄膜電晶體（TFT)分別連接於一閘極線及—資料線。 該等閘極線之數量及該等資料線之數量隨著液晶顯示面 板之面積的增加而增加。該液晶顯示裝置使用一結構，其 中隨著該等閘極線數量之增加而將第一閘極驅動器與第二 閘極驅動器分別安置於該第一與第二週邊區域内。 該第一閘極驅動器向奇數編號之閘極線順序輸出複數個 第一閘極驅動訊號，且該第二閘極驅動器向偶數編號之閘 極線順序輸出複數個第二閘極驅動訊號。 由於第一與第二閘極驅動器分別安置於第一與第二週邊 區域内，因此可防止輸出至該等閘極線之閘極驅動訊號的 延遲。 將一用於向該等資料線提供影像訊號之資料驅動器晶片 t裝於第二週邊區域上。該等資料線連接於該資料驅動器 晶片。隨著磚等資料線數量之增加，該資料驅動器晶片之 93177.doc 1360101 負載亦隨之增加且向該等資料線輸出之影像訊號被延遲。 該等訊號之延遲現象會惡化液晶顯示裝置之顯示品質。 【發明内容】 因此，提供本發明以大體上排除一個或多個由於先前技 術之词限性與缺陷所導致之問題。 本發明之一特徵在於提供一種可增強顯示品質之顯示裝 在一例示性實施例中，一顯示裝置包括一顯示面板、一 第閘極驅動器、一第二閘極驅動器及一資料驅動器。該 顯示驅動器包含分別具有第一、第二與第三像素之複數個 像素區域。該第一像素輕接於一第-閘極線、-第二閘極 線及-資料線。該第二閘極線與該第一間極線相鄰。該第 二像素耦接於第一閘極線及第一資料線。該第三像素耦接 於第—閉極線及與該第-資料線相鄰的之第二資料線。將 第-閑極驅動器組態以向第一間極線提供第一閉極驅動訊 號且將第二閘極驅動器㈣以向第二閉 與—: 根據本發明之顯千# 域，且各個像素：二 顯示面板包括複數個像素區 第二斑第三像別對應R、G及B彩色濾、光器之第—、 資料線上。因此：=通常將第一與第二像素連接於-該等資料線之^強該顯示裝置之顯示品質且可減少 【實施方式】 93177.doc 1360101 本文揭不了詳細說明之本發明的說明性實施例。然而， 本文所揭不之特定結構與功能上的細節僅係代表性的以達 成描述本發明之例示性實施例之目的。然而，本發明可以 諸夕替代形式來體現，且不應理解為僅侷限於本文所闡述 之實施例。 圖1係一展不根據一例示性實施例之液晶顯示裝置之示 意圖。 參看圖卜液晶顯示裝置600包括一液晶顯示面板100。該 液晶顯示面板1 〇〇包括一顯示區域（DA)、一第一週邊區域 (PA1)、一第二週邊區域（PA2)及一第三週邊區域（pA3^將 第一、第二與第三週邊區域（PA1、PA2、PA3)安置於顯示 區域（DA)周圍。 將一第一閘極驅動器200整合進第一週邊區域（pA1)並將 一第二閘極驅動器300整合進第二週邊區域（pA2)。將一積 體晶片400安裝進該第三週邊區域（p A3)。 將一可撓印刷電路板（FPC)5〇〇附著至第三週邊區域 (PA3)。該FPC 500接收自外部裝置輸出之外部訊號，並將 該等外部訊號提供至積體晶片4〇〇β該積體晶片4〇〇將該 等外部訊號轉換成第一與第二控制訊號（GC丨、GC2)以分別 控制第一與第二閘極驅動器200與300。第一閘極驅動器 200基於第一控制訊號（GC1)向顯示區域（da)提供複數個 第一閘極驅動訊號。第二閘極驅動器3〇〇基於第二控制訊 號（GC2)向顯示區域（DA)提供複數個第二閘極驅動訊號。積 體晶片400向顯示區域（DA)提供一影像訊號。· 93177.doc 1360101 圖2係一展不圖丨之顯示區域之示意圖，圖3係一展示 圖1之第一與第二閘極驅動器之示意圖，且圖4係一展示 圖2之顯示區域之佈局圖。 在顯示區域上形成複數個像素區域（PGi、pG2、PG3、 PG4 'PQ5 >PG6 )。由於各個該等像素區域（pen、pG2、 PG3、PG4、PG5、PG6•.…）皆具有相同結構，因此在下文 中僅描述第一像素區域（PG1)而其它像素區域則不予描述。 參看圖2與4,第一像素區域（PG1)包含第一與第二閘極線 (Gl、G2)、第一與第二資料線（D1、d2)及第一、第二與第 二像素（PI、P2、P3)。第一閘極線（G1)以第一方向（Ai)延伸。 第一資料線（D1)以大體上垂直於第一方向（A1)之第二方向 (A2)延伸。第二資料線（D2)與第一資料線（D1)隔離並以第二 方向（A 2 )延伸。 第一、第二與第三像素（pi、P2、P3)分別對應一 R(紅色） 彩色濾光器、一 G(綠色）彩色濾光器及一 b(藍色）彩色濾光 器。將第一像素（P1)連接於第一資料線（D1)、第一與第二閘 極線（Gl、G2)。將第二像素（P2)連接於第一閘極線（G1)及 第一資料線（D1)。將第三像素（P3)連接於第一閘極線（G1) 及第二資料線（D2)。 第一像素（P1)包含一第一薄膜電晶體（TFT)(Trl)、一第二 TFT(Tr2)及一第一像素電極（PE1)。該第二TFT(Tr2)之閘電 極連接於第二閘極線（G2)，該第二TFT(Tr2)之源電極連接 於第一資料線（D1)，且該第二TFT(Tr2)之汲極連接於第一 TFT(Trl)。該第一 TFT(Trl)之閘電極連接於第—閘極線 -9- 93177.doc 1360101 (Gl)，該第一 TFT(Trl)之源電極連接於第二TFT(Tr2)之汲 極，且該第一 丁？丁(1'1*1)之汲極連接於第一像素電極（PE1)。 該第二像素（P2)包含一第三TFT(Tr3)、一第四TFT(Tr4) 及一第二像素電極（PE2)。該第三TFT(Tr3)之閘電極連接於 第一閘極線（G1)，該第三TFT(Tr3)之源電極連接於第一資 料線（D1)，且該第三TFT(Tr3)之汲極連接於第四TFT(Tr4)。 該第四TFT(Tr4)之閘電極連接於第一閘極線（G1)，該第四 TFT(Tr4)之源電極連接於第三TFT(Tr3)之汲極，且該第四 TFT(Tr4)之汲極連接於第二像素電極（PE2)。 該第三像素（P3)包含一第五TFT(Tr5)、一第六TFT(Tr6) 及一第三像素電極（PE3)。該第五TFT(Tr5)之閘電極連接於 第一閘極線（G1)，該第五TFT(Tr5)之源電極連接於第二資 料線（D2)，且該第五TFT(Tr5)之汲極連接於第六TFT(Tr6)。 該第六TFT(Tr6)之閘電極連接於第一閘極線（G1)，該第六 TFT(Tr6)之源電極連接於第五TFT(Tr5)2汲極，且該第六 TFT(Tr6)之汲極連接於第三像素電極（PE3)。 因此，在顯示區域（DA)中重複形成第一像素區域PG1， 並將複數個資料線及複數個閘極線安置進該顯示區域（DA) 内。在一習知液晶顯示面板中，一資料線係連接至第一像 素（區域）（PG1)之第一、第二與第三像素（PI、P2、P3)中的 每一個。然而，如圖2所示，第一資料線（D 1)通常連接於第 一與第二像素（PI、P2)。因此，該第一像素區域（PG1)具有 兩個資料線，且可減少顯示區域（DA)之資料線的數量。 參看圖3第一閘極驅動器200連接於奇數編號之閘極線 93177.doc -10- 1360101 (G1、G3、G5、G7、…）並向該等奇數編號之閘極線（G1、 G3、G5、G7、…）提供複數個第一閘極驅動訊號。第二閘 極驅動器300連接於偶數編號之閘極.線（G2、G4、G6、...） 並向該等偶數編號之閘極線（G2、G4、G6、…）提供複數個 第二閘極驅動訊號。 第一閘極驅動器200包含一第一移位暫存器。該第一移位 暫存器具有相互級聯連接之複數個平臺（SRC01、SRC02、 SRC03、SRC04、…）。各個平臺包括一輸入端子（IN)、一 第一輸出端子（GOUT)、一第二輸出端子（SOUT)、一控制端 子（CT)、一第一時脈端子（CK1)、一第一功率端子（VDD)及 一第二功率端子（VSS)。 第一輸出端子（GOUT)連接於奇數編號之閘極線（G1、G3、 G5、G7、.··）並向該等奇數編號之閘極線（G1、G3、G5、G7、...） 順序提供第一閘極驅動訊號。第二輸出端子（SOUT)係先前 平臺之一控制端子（CT)與下一平臺之一輸入端子（IN)，且其 輸出第一平臺驅動訊號。該第一平臺驅動訊號具有與第一 閘極驅動訊號大體上相同之相位。向第一平臺（SRC01)之輸 入端子（IN)提供第一啓動訊號（ST0)。 該第一時脈端子（CK1)接收第一時脈訊號（CK0)或具有 與該第一時脈訊號（CKO)不同相位之第二時脈訊號 (CKBO)。譬如，該第二時脈訊號（CKB0)具有相對於第一時 脈訊號（CK0)而言相反之相位。向該等偶數編號之平臺 (SRC02、SRC04、…）提供第一時脈訊號（CK0)，且向該等 奇數編號之平臺（SRC01、SRC03、…）提供第二時脈訊號 93177.doc • 11 · 1360101 (CKBO)。第一功率端子（VDD)接收第一功率電壓（VDD)， 且將第二功率端子（VSS)接地。 第二閘極驅動器300包含一第二移位暫存器。該第二移位 暫存器具有相互級聯連接之複數個平臺（SRCE1、SRCE2、 SRCE3、SRCE4、…）。各個平臺包含一輸入端子（IN)、一 第一輸出端子（GOUT)、一第二輸出端子（S0UT)、一控制端 子（CT)、一第二時脈端子（CK1)、一第一功率端子（VDD)及 一第二功率端子（VSS)。 第一輸出端子（GOUT)連接於偶數編號之閘極線（G2、G4、 G6、…）並向該等偶數編號之閘極線（G2、G4、G6、…）順序 提供第二閘極驅動訊號。第二輸出端子（SOUT)係先前平臺 之一控制端子（CT)及下一平臺之一輸入端子（IN)，且其輸出 第二平臺驅動訊號。該第二平臺驅動訊號具有與第二閘極 驅動訊號大體上相同之相位。向第一平臺（SRCE1)之輸入端 子（IN)提供第二啓動訊號（STE)。 第二時脈端子（CK2)接收第三時脈訊號（CKE)或具有與該 第三時脈訊號（CKE)不同相位之第四時脈訊號（CKBE)。譬 如，該第四時脈訊號（CKBE)具有相對於第三時脈訊號 (CKE)而言相反之相位。向該等奇數編號平臺（SRCE1、 SRCE3、…）提供第三時脈訊號（CKE)，並向該等偶數編號 平臺（SRCE2、SRCE4、…)提供第四時脈訊號（CKBE)。該第 一功率端子（VDD)接收第一功率電壓（VDD)，並將該第二功 率端子（VSS)接地。 圖5係一展示圖3之一平臺的電路圖。由於該第二移位暫 93177.doc •12· 1360101 存器具有與第一移位暫存器相似之電路結構，因此在下文 中只描述該第一移位暫存器而不予描述第二移位暫存器。 參看圖3與5,各個平臺包含一第一上拉電路210、一第二 上拉電路220、一第一下拉電路230、一第二下拉電路240、 一上拉驅動電路250及一下拉驅動電路260。 該第一上拉電路210向第一輸出端子（GOUT)提供第一或 第二時脈訊號（CKO、CKB0)作為一閘極驅動訊號。該第二 上拉電路220向該第二輸出端子（S0UT)提供第一或第二時 脈訊號（CKO、CKB0)作為一平臺驅動訊號。 該第一上拉電路210包含一第一 NM0S電晶體T1。該電晶 體T1之閘電極連接於第一節點ΙνΠ，該電晶體T1之源電極連 接於第一時脈端子CK1，且該電晶體Τ1之汲極連接於第一 輸出端子（GOUT)。 該第二上拉電路220包含一第二NMOS電晶體T2。該電晶 體T2之閘電極連接於第一節點N1，該電晶體T2之源電極連 接於第一時脈端子CK1，且該電晶體T2之汲極連接於第二 輸出端子（S0UT)。 舉例而言，當第一與第二NM0S電晶體T1與T2之通道長 度固定於大約3.5 μιη時，第一NM0S電晶體T1之通道寬度為 大約1110 μπι，且第二NM0S電晶體Τ2之通道寬度小於第一 NM0S電晶體Τ1之通道寬度，其約為第一NM0S電晶體Τ1 之通道寬度的1/10，即大約100 μπι。 在關閉第一上拉電路210後開啓第一下拉電路230，釋放 自該第一輸社端子（GOUT)輸出之第一或第二時脈訊號 93177.doc -13- 1360101 CKO及CKBO。在關閉第二上拉電路220後開啓第二下拉電 路240,釋放自該第二輸出端子（SOUT)輸出之第一或第二時 脈訊號CKO及CKBO。 該第一下拉電路230包含一第三NMOS電晶體T3。該電晶 體T3之閘電極連接於第二節點N2，該電晶體T3之汲極連接 於第一輸出端子（GOUT)，且該電晶體T3之源電極連接於第 二功率端子（VSS)。 該第二下拉電路240包含一第四NMOS電晶體T4。該電晶 體T4之閘電極連接於第二節點N2，該電晶體T4之汲極連接 於第二輸出端子（SOUT)，且該電晶體T4之源電極連接於第 二功率端子（VSS)。 舉例而言，當第三與第四NMOS電晶體T3及T4之通道長 度固定於大約3.5 μπι時，第三NMOS電晶體T3之通道寬度為 大約203 5 μιη，且第四NMOS電晶體T4之通道寬度小於第三 NMOS電晶體T3之通道寬度，其約為第三NMOS電晶體T3 之通道寬度的1/20，即大約100 μιη。 該上拉驅動器250包含第五、第六與第七NMOS電晶體 T5、T6及T7,並控制第一與第二上拉電路210及220之開啓。 該電晶體T5之閘電極連接於輸入端子IN，該電晶體T5之 汲極連接於第一功率端子VDD，且該電晶體T5之源電極連 接於第一節點N1。該電晶體T6之閘電極及汲極連接於第一 功率端子VDD，且該電晶體T6之源電極連接於第三節點 N3。該電晶體T7之閘電極連接於第一節點N1，該電晶體T7 之汲極連接於第三節點N3，且該電晶體T7之源電極連接於 93177.doc -14- 1360101 該第二功率端子VSS。 舉例而言，當第五、第六與第tNMOS電晶體T5、丁6及 Τ7之通道長度固定於大約3 5 μιη時，第sNM〇s電晶體丁5 之通道寬度為大約300 μιη，第六與第七NMOS電晶體丁6及 T7之通道寬度為大約5〇 pm。 該下拉驅動器260包含第八、第九、第十、第十一與第十 二NMOS電晶體T8、T9、T1〇、TU&T12。該下拉驅動器26〇 關閉第一與第二上拉電路21〇及22〇，並控制第一與第二下 拉電路230及240之開啓。 該電晶體Τ8之閘電極連接於第三節點Ν3，一該電晶體τ8 之汲極連接於該第一功率端子VDD，且該電晶體Τ8之源電 極連接於第二節點Ν2。該電晶體丁9之閘電極連接於第一節 點Ν1，該電晶體丁9之汲極連接於第二節點1^，且該電晶體 Τ 9之源電極連接於第二功率端子ν s s。該電晶體τ 1 〇之閘電 極連接於輸入端子ΙΝ，該電晶體T1〇之汲極連接於第二節點 Ν2，且該電晶體T1〇之源電極連接於第二功率端子。 該電晶體τιι之閘電極連接於第二節點Ν2，該電晶體Tu 之汲極連接於第一節sN1，且該電晶體τη之源電極連接 於第二功率端子vss。該電晶體T12之閘電極連接於控制端 子CT，該電晶體Τ12之汲極連接於第一節aNi，且該電晶 體T12之源電極連接於第二功率端子VSS。 舉例而s ’當第八、第九、第十、第十-與第十二NMOS 電晶體T8、T9、T10、T11及T12之通道長度為大約3.5叩 時，第八與第十NM0S電晶體Τ8及Τ10之通道寬度為大約 93177.doc •15· 1360101 100 μπι，第九NMOS電晶體T9之通道寬度為大約150 μιη， 第十一NMOS電晶體Τ11之通道寬度為大約100 μπι，且第十 二NMOS電晶體Τ12之通道寬度為大約150 μπι。 當向該輸入端子（IN)提供自先前平臺之第二輸出端子 (SOUT)輸出之第一平臺驅動訊號時，開啓第五電晶體T5並 逐漸增加第一節點N1之電位。隨著第一節點N1的電位之增 加，開啓第一與第二NMOS電晶體T1及T2，並分別向第一 與第二端子（GOUT、SOUT)提供第一閘極驅動訊號及第一 平臺驅動訊號。 當第六NMOS電晶體T6總是開啓時，隨著第一節點N.1的 電位之增加在第七NMOS電晶體T7開啓時會減少第三節點 N3之電位。 由於第三節點N3之電位減少了，因此第八電晶體T8保持 關閉狀態，。因此，不向第二節點N2提供第一功率電壓 VDD。當第一節點N1之電位增加時開啓第九NMOS電晶體 T9，並將第二節點N2之電位保持為地面電位，以使得關閉 第三與第四NMOS電晶體T3及T4。 隨後，當向控制端子（CT)提供自下一平臺之第二輸出端 子（SOUT)輸出之第一平臺驅動訊號時，開啓第十二電晶體 T12並將第一節點N1之電位降低至地面電位。隨著第一節 點N1的電位之減少而關閉第七與第九NMOS電晶體T7及 T9。 因此，第二節點N2之電位增加，開啓第三與第四NMOS 電晶體T3及T-4,且將自第一與第二輸出端子（GOUT、SOUT) 93177.doc -16- 1360101 輸出之第一閘極驅動訊號釋放至該地面VSS。 隨著第二節點N2的電位之增加而開啓第十與第-- NMOS電晶體T10及T11，且第一節點N1之電位迅速減少。 藉由重複以上操作，各個平臺輸出在一預定週期内保持一 高位準之第一閘極驅動訊號及第一平臺驅動訊號。 圖6係一展示圖3之自第與第二閘極驅動器輸出之閘極驅 動訊號的時序圖。 參看圖2、3、4、5及6，當將第一啓動訊號STO施加至第 一閘極驅動器200之第一平臺SRC01上之輸入端子IN時，第 —或第二時脈訊號（CKO或CKBO)、第一功率電壓VDD及第 二功率電壓VSS施用於各個該等平臺SRC01、SRC02、 SRC03、SRC04•…。 因此，在向輸入端子IN提供第一啓動訊號STO後，開啓 第一平臺SRC01，並自第一平臺SRC01之第一與第二輸出 端子（GOUT、SOUT)輸出第一時脈訊號CKO。將該第一時 脈訊號CK0作為該第一閘極驅動訊號施加至第一閘極線 G1。 在關閉第一平臺SRC01後，開啓第二平臺SRC02，並自 第二平臺SRC02之第一與第二輸出端子（GOUT、S0UT)輸 出第二時脈訊號CKB0。將該第二時脈訊號CKB0作為第一 閘極驅動訊號施加至第三閘極線G3 ° '在關閉第二平臺SRC02後，開啓第三平臺SRC03，並自 第三平臺SRC03之第一與第二輸出端子（G0UT、S0UT)輸 出第一時脈訊號CKO。將該第一時脈訊號CK0作為第一閘 93177.doc • 17· 1360101 極驅動訊號施加至第五閘極線G5。 因此，第一閘極驅動器200向該等奇數編號之閘極線G1、 G3 ' G5…順序輸出第一閘極驅動訊號β 當將第二啓動訊號STE施加至第二閘極驅動器300之第 一平臺SRCE1上之輸入端子IN時，將第三或第四時脈訊號 (CKE或CKBE)、第一功率電壓VDD及第二功率電壓VSS施 加至各個平臺 SRCE1、SRCE2、SRCE3、SRCE4..."。 因此，在向輸入端子IN提供第二啓動訊號STE後，開啓 第一平臺SRCE1，並自第一平臺SRCE1之第一與第二輸出 端子（GOUT、SOUT)輸出第三時脈訊號CKE。將該第三時 脈訊號CKE作為第二閘極驅動訊號施加至第二閘極線G2。 在關閉第一平臺SRCE1後，開啓第二平臺SRCE2，並自 第二平臺SRCE2之第一與第二輸出端子（GOUT、SOUT)輸 出第四時脈訊號CKBE。將該第四時脈訊號CKBE作為第二 閘極驅動訊號施加至第四閘極線G4。 在關閉第二平臺SRCE2後，開啓第三平臺SRCE3，並自 第三平臺SRCE3之第一與第二輸出端子（GOUT、SOUT)輸 出第三時脈訊號CKE。將該第三時脈訊號CKE作為第二閘 極驅動訊號施加至第六閘極線G6。 因此，第二閘極驅動器300向該等偶數編號之閘極線G2、 G4 ' G6……順序輸出第二閘極驅動訊號》 第三時脈訊號CKE相對於第一時脈訊號CKO延遲1/4週 期，且第四時脈訊號CKBE相對於第二時脈訊號CKBO延遲 1 /4週期。因.此，施加至該等奇數編號之閘極線g 1、G3、 93177.doc •18- 1360101 G5、. ··上之第一閘極驅動訊號相對於施加至該等偶數編號 之閘極線G2、G4、G6.....上之第二閘極驅動訊號分別延遲 1/4週期。斤定言之，施加至第二閘極線G2上之第二閘極驅 動訊號相對於施加至第一閘極線G1上之第一閘極驅動訊號 延遲1/4週期。 該第一像素P1包含連接於第一閘極線G1之第一 TFT(Trl) 、連接於第二閘極線G2之第二TFT(Tr2)、第一資料線01及 連接於第一 TFT(Trl)之第一像素電極（PE1)。當開啓第一與 第二TFTs(Trl、Tr2)時，可將自第一資料線D1輸出之影像訊 號施加至第一像素電極PE1。當施加至第一閘極線G1之第一 閘極驅動訊號及施加至第二閘極線(32之第二閘極驅動訊號 分別具有一高位準時，開啓第一與第二TFTs(Trl .、Tr2)。 該第一閘極驅動訊號具有一第一時間週期（tl)及一第二 時間週期（t2)。在第一時間週期（tl)内驅動連接於該等奇數 編號閘極線Gl、G3、G5、…之先前平臺上之第二TFT(Tr2)。 在第二時間週期（t2)内驅動連接於該等奇數编號閘極線 Gl、G3、G5、...之當前平臺上之第一 TFT(Trl)。 該第二閘極驅動訊號具有一第三時間週期（t3)及一第四 時間週期（t4)。在該第三時間週期（t3)内驅動連接於第二閘 極線G2之先前平臺上之第二TFT(Tr2)。在該第四時間週期 (t4)内驅動連接於第二閘極線G2之當前平臺上之第一 TFT(Trl)。 如圖ό所示’第一閘極驅動訊號之第二時間週期（t2)與第 二閘極驅動訊號之第三時間週期（t3)重疊。 93177.doc -19· 1360101 如上所述，在第一時間週期（t2)内第一閘極驅動訊號開啓 第一 TFT(Trl)，且在第三時間週期（t3)内第二閘極驅動訊號 開啓第二TFT(Tr2)。因此，自第一資料線〇1輸出之影像訊 號穿過第一與第二TFTs(Trl、Tr2)，且隨後施加至第一像 素電極ΡΕ1。 該第二時間週期包含一第五時間週期（t5)及一第六時間 週期（t6)。在該第五週期（t5)内，第一資料線m向第一像素 P1之弟一像素電極PE1輸出影像訊號。在該第六週期（t6) 内，第一資料線D1向第二像素P2之第二像素電極pE2輸出影 像訊號。即，在第五時間週期（t5)内開啓第一TFT(Trl)，然 而在該第六時間週期（t6)内藉由第二閘極驅動訊號關閉第 一TFT(Trl)。因此，在第六時間週期（t6)不向第一像素電極 PE1提供影像訊號，且在第六時間週期（t6)内，向第二像素 電極PE2提供之影像訊號穿過第三與第四TFTs(Tr3、丁^)。 儘管第一與第二像素P1及P2通常連接於第一資料線 D1，但是在一給定時間週期内，該第一資料線⑴能分別向 第一與第二像素電極PE1及PE2輸出影像訊號。 因此，可交替驅動連接於該等奇數編號之閘極線⑴、α3、 及G5、…之像素區域及連接於該等偶數編號之閘極線、 G4、及G65、...之像素區域。 圖7係一展示第一與第二閘極驅動器及一積體晶片之示 意圖’且圖8係一展示圖7之積體晶片之方塊圖。 參看圖7 ’顯示區域（DA)包括複數個像素區域。第一間極 驅動器200形減於第一週邊區域（PA1)内且第二閘極驅動器 93177.doc • 20. 1360101 3 00形成於第二週邊區域（PA2)内。積體晶片400安裝於第三 週邊區域（PA3)上。 積體晶片400包含一輸入端子（IT)、通道（CH)、一第一輸 出端子（OT1)及一第二輸出端子（OT2)。該輸入端子（IT)從外 部裝置接收外部訊號。經由該等通道（CH)向顯示區域（DA) 中的該等資料線輸出影像訊號。經由第一輸出端子（OT1) 向該一閘極驅動器200輸出第一控制訊號GC1，且該第二控 制訊號GC2藉由該第二輸出端子（OT2)向該第二閘極驅動 器300輸出。 如圖7及圖8所示，積體晶片400包含一時序控制器410、 一記憶體420、一通用電壓（Vcom)產生器440、第一與第二 位準轉換器450及460。 經由輸入端子（IT)向該時序控制器410提供外部訊號。該 時序控制器410接收該等外部訊號（諸如外部影像訊號及外 部控制訊號），並將外部訊號儲存於記憶體420中。外部控 制訊號可包括一水平同步訊號、一垂直同步訊號、一主時 脈訊號、一資料啓用訊號及一模式選擇訊號。 時序控制器410向第一位準轉換器450提供第一控制訊號 GC1且向第二位準轉換器460提供第二控制訊號GC2。第一 控制訊號GC1包含第一啓動訊號STO、第一時脈訊號CKO、 第二時脈訊號CKBO、第一功率電壓VDD及第二功率電壓 VSS。第二控制訊號GC2包含第二啓動訊號STE、第三時脈 訊號CKE、第四時脈訊號CKBE、第一功率電壓VDD及第二 功率電壓VSS。 93177.doc •21 - 1360101 時序控制器410自記憶體420中提取一區塊外部影像訊 號，並將該區塊影像訊號提供至該源驅動器430該塊影像訊 號。 記憶體420暫時儲存自時序控制器410提供之外部影像訊 號。記憶體420將該等外部訊號儲存為圖框之單元或極線之 00 一 早兀。 源驅動器430將自該記憶體420中讀取之區塊外部影像訊 號轉換為類比影像訊號，並以一區塊之單元將該等類比影 像訊號輸出。源驅動器430之該等通道（CH)連接於複數個資 料線，且向該等資料線提供類比影像訊號。 第一位準轉換器450轉換一自時序控制器410提供之第一 控制訊號GC1的電壓位準。第二位準轉換器460轉換一自時 序控制器410提供的第二控制訊號GC2的電壓位準。 因此，第一位準轉換器450輸出經位準轉換之第一啓動訊 號（STO)、經位準轉換之第一時脈訊號CKO、經位準轉換之 第二時脈訊號CKBO、第一與第二功率電壓VDD及VSS。第 二位準轉換器460輸出經位準轉換之第二啓動訊號（STE)、 經位準轉換之第三時脈訊號CKE、經位準轉換之第四時脈 訊號CKBE、第一與第二功率電壓VDD及VSS。 第一閘極驅動器200向該等奇數編號之閘極線Gl、G3、 G5 .•…順序提供第一閘極驅動訊號以作為對經位準轉換之 第一控制訊號GC1的回應。第二閘極驅動器300向該等偶數 編號之閘極線G2、G4、G6.....順序提供第二閘極驅動訊號 以作為對經位準轉換之第二控制訊號GC2的回應。 93177.doc -22- ^60101 曰vc〇m產生器440將一通用電屡(v_)施加至一面對一液 日之、同電極線（common eieetr()de line)(未圖示）。 據本發明之顯不裝置’顯示面板包含複數個像素區 私色=個像素包含分別對獻(紅色）、〇(綠色）及叫藍色） /色濾光器的第一、第二與第三像素。 線像素通常連接於，線上。該資料 *之閘極線二=:=:至連接於第-與第二像 線可向〜 期刀為兩個時間週期。因此，該資料 料線之數量。 ㈣出影像訊號’且可減少資 儘管詳細說明明瞭本發 是應瞭解本文可做出 不，實例及其優點，但 明之範_。 ？ #代及選擇^背離本發 【圖式簡單說明】 圖1係一展— , 示意圖；’據-例示性實施例之液晶顯示裝置之 係一展*圖1之顯示區域之示意圖； 圖3係一展示圖（之第一 圖4係—展示圖2夕 閉極驅動器之示意圖； 乂 之顯示區域的佈局圖； 圖5係一展+ 展不圖3之一平臺之電路圖； 圖6係-6 驅 動訊號之時序圖；t第-與第二間極驅動器輪出閘極 體晶片之 不 =7係一展示第一與第二閘極驅動器及一 意圖；且 μ 93177.doc -23- 1360101 圖8係一展示圖7之積體晶片之方塊圖。 【主要元件符號說明】 100 液晶顯不面板 200 第一閘極驅動器 210 第一上拉電路 220 第二上拉電路 230 第一下拉電路 240 第二下拉電路 250 上拉驅動電路 260 下拉驅動電路 300 第二閘極驅動器 400 積體晶片 410 時序控制器 420 記憶體 430 源驅動器 440 通用電壓（Vcom)產生器 450 (第一）位準轉換器 460 (第二）位準轉換器 500 可棱性印刷電路板 600 液晶顯示裝置 GC1 第一控制訊號 GC2 第二控制訊號 DA 顯示區域 PA1 --第' —週邊區域 93177.doc -24- 1360101 PA2 第二週邊區域 PA3 第二週邊區域 PG1-PG6 第一至第六像素區域 G1-G7 第一至第七閘極線 D1 第一資料線 D2 第二資料線 PI 第一像素 P2 第二像素 P3 第三像素 PEI 第一像素電極 PE2 第二像素電極 PE3 第三像素電極 Trl-Tr6 第一至第六TFT PG1-PG6 第一至第六像素區域 CKO 第一時脈訊號 CKBO 第二時脈訊號 vss 第二功率端子/第二功率電壓 VDD 第一功率端子/第一功率電壓 STO 第一啓動訊號 STE 第二啓動訊號 CKE 第三時脈訊號 CKBE 第四時脈訊號 GOUT 第一輸出端子 SOUT .第二輸出端子 93177.doc -25- 1360101 IN 輸入端子 CT 控制端子 CK1 第一時脈端子 CK2 第二時脈端子 SRCO 平臺 SRCE 平臺 T1-T12 第一至第十二NMOS電晶體 N1-N3 第一至第三節點 IT 輸入端子 OT 輸出端子 CH 通道 93i77.doc •26

Claims (1)

1. 十、申請專利範圍： 1- 一種顯示裝置，其包含： 。匕3刀别具有第―、第二與第三像素之複數個像素 區域之顯示面板，該第一像素耦接於一第一閘極線、一 第二間極線及—資料線H閘極線與該第-閘極線 鄰該第一像素耦接於該第一閘極線及一第一資料 給“第一像素輕接於該第一閉極線及一與該第—資料 線相鄰之第二資料線； 、 被組態以向該第_ θβ t—, Θ極線美供一第一閘極驅動訊說 之第一閘極驅動器； 凡 —被組態以向該第_卩卩1 _ 7 ，、提供一第二閘極驅動訊號 之第一閘極驅動器；及 —被組態以向該第—盥二 資料驅動器。 ，、-資科線如供-影像訊號之 2·如申請專利範圍第丨 含： 々.4不裝置’其中該第-像素包 一第一像素電極； 一具有一輕接於該第_ 該第-資料缘之第：：制電極、-輕接於 貝計踝之第一電流電極 電晶體； 弟一電抓電極的第〜 一具有一耦接於該第一 ^墙 間極線之控制電極、一耦垃π 该第-電晶體之該第二電流電極之 輕接於 接於該第-像素電極之第二電流電極:電二及1 3.如申請專利範圍第2項之顯示裝 -電：。 Τ忒第一閘極驅 93177.doc 1360101 訊號具有-第-時間週期及—第二時間週期，在該第一 :間週期内，藉由該第一閘極驅動訊號驅動輕接至該第 一閘極線之先前平臺上之該第—與第二像素，在該第二 時間週期内，藉由該第一閘極驅動訊號驅動耦接至該第 -閘極線之當前平臺上之該第―、第二與第三像素， #且其中該第二閘極驅動訊號具有一第三時間週期及一 第四時間週期，在該第三時間週期内，藉由該第二閉極 驅動訊號驅動耦接至該第二閘極線之先前平臺上之該第 -與第二像素’在該第四時間週期内，藉由該第二閘極 驅動訊號驅動耦接至該第H線之當前平臺上之該第 、第一與第三像素。 4·如申請專利範圍第2項之顯示裝置，其中㈣二像素包 一第二像素電極； 一具有一耦接於該第一閘極線之控制電極、一耦接於

   該第一資料線之第一電流電極及—第二電流電極的第三 電晶體； 一具有一耦接於該第一閘極線之控制電極、一耦接於 該第三電晶體之該第二電流電極之第一電流電極及一耦 接於該第一像素電極之第二電流電極的第四電晶體。 5. 如申請專利範圍第4項之顯示裝置，纟中該第—與第三時 間週期分別包含一第五時間週期及一第六時間週期，在 該第五時間週期内開啓該第一電晶體且在該第五時間週 期内向該第-像素電極提供該影像訊號，在該第六時間 93177.doc 2 · 1360101 6. 週期内關閉該第-電晶體且在該第六時間週期 —像素電極提供該影像訊號。 如申請專利範圍第2項之顯示裝置，其中該第 内向該 三像素 第 包 一第三像素電極； 該；：有二Γ於該第一資料線之控制電極、-輕接於 電晶體广之第—電流電極及一第二電流電極的第五 該第：雷接於該第一閘極線之控制電極、-耦接於 :t晶體之該第二電流電極之第—電流電極及一搞 7. "玄第二像素電極之第二電流電極的第六電晶體。 如申請專利範圍第2項之顯示裝置，其中該顯示面板進- ^包括分別對應於該等第―、第二與第三像素之一 r(紅 )知色遽光器、-G(綠色）彩色攄光器及—B(藍 色 濾光器》 8. 如申請專利範圍第i項之顯示裝置，#中該第—閑極驅動 :包括一具有相互級聯連接之複數個平臺的移位暫存 :，各個該等平臺包含—用於接收—第__時脈訊號之第 夺脈端子、一用於輸出該第一時脈訊號作為該第一間 極驅動訊號之第-輸出端子、—詩輸出該第—時脈訊 ，乍為第平$驅動訊號之第二輸出端子、一用於接 自先别平臺之一第二輸出端子輸出之該第一平臺驅 動訊號的輸人端子及-用於接收自—下—平臺之一第二 輸出端子輸出之該第-平臺驅動訊號的控制端子。 93177.doc 1360101 9.如申請專利範圍第！項之顯示裝置，其中該第二閉極驅動 器包括-具有相互級聯連接之複數個平臺之移位 器，各個該等平臺包含—用 、接收第二時脈訊號之第 一時脈端子、一用於輪出兮笛_ 徇出該第一時脈訊號作為該第一閘 極驅動訊號的第一輸出端子、一 〇 啼卞 用於輪出該第一時脈訊 號作為一第一平臺驅動訊號的第二輸出端子、一用於接 先引平臺之一第二輸出端子輸出之該第一平臺驅 動訊號的輸人端子及—用於接收自—下—平臺之一第二 輸出端子輸出之該第一平臺驅動訊號的控制端子。 10.如申凊專利範圍第！項之顯示裝置，其中該顯示面板包括 一顯示區域、一笙 „^ n 第—週邊區域、一第二週邊區域及一第 二週邊區域，玆笛—咕 一 、第二與第三週邊區域安置於該顯 不區域周圍内，曰甘 其中該第一閘極驅動器整合於該第一 週邊區域中，且 a山 琢第二閘極驅動器整合於該第二週邊區 域中。 93177.doc -4-