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CN100435203C - 显示装置 - Google Patents

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CN100435203C
CN100435203C CNB2004800121566A CN200480012156A CN100435203C CN 100435203 C CN100435203 C CN 100435203C CN B2004800121566 A CNB2004800121566 A CN B2004800121566A CN 200480012156 A CN200480012156 A CN 200480012156A CN 100435203 C CN100435203 C CN 100435203C
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Abstract

一种显示装置，包括一显示面板、第一和第二栅极驱动器和一数据驱动器。显示面板包括像素区(PG1、PG2、PG3、…)，其分别具有第一、第二和第三像素(PI、P2、P3)。第一像素被耦合到第一、第二栅极(G1、G2)线和数据线(D1)。第二栅极(G2)线与第一栅极线(G1)邻接。第二像素(P2)被耦合到第一栅极线(G1)和第一数据线(D1)。第三像素(P3)被耦合到第一栅极线(G1)和第二数据线(D2)。第一栅极驱动器向第一栅极线提供第一栅极驱动信号，第二栅极驱动器向第二栅极线提供第二栅极驱动信号。数据驱动器向第一和第二数据线提供图像信号。显示装置的显示品质可以被增强并且数据线的数量可以减少。

Description

显示装置
技术领域
本发明涉及一种显示装置，特别是涉及一种提高了显示品质并减少了大量数据线的显示装置。
技术背景
一种液晶显示器(LCD)装置包括一用于显示图像的液晶显示器面板。液晶显示器面板包括显示区、第一边缘区、第二边缘区以及第三边缘区。
第一边缘区包括多条以第一方向延伸的栅极线和多条以垂直于第一方向的第二方向延伸的数据线。一薄膜晶体管(TFT)被分别连接到栅极线和数据线。
栅极线和数据线的数量随液晶显示器面板的区域的增加而增加。液晶显示器采用这样一个结构，其中，第一栅极驱动器和第二栅极驱动器被安排在第一和第二边缘区中，其分别取决于栅极线数量的增加。
第一栅极驱动器顺序地向奇数栅极线输出多个第一栅极驱动信号，而第二栅极驱动器顺序地向偶数栅极线输出多个第二栅极驱动信号。
输出到栅极线的栅极驱动信号的延迟可以被防止，因为第一和第二栅极驱动器分别被安排在第一和第二边缘区中。
用于向数据线提供图像信号的数据驱动器芯片被安装在第三边缘区上。数据线被连接到数据驱动器芯片。随着数据线数量的增加，数据驱动器芯片的负荷增加并且图像信号被延迟输出到数据线。信号的延迟现象会降低液晶显示器的显示品质。
发明内容
因此，本发明被提供用于实质上排除一个或多个由于相关技术的限制和缺点所造成的难题。
本发明的特征是提供一种增强了显示品质的显示装置。
在一个示例性实施例中，一显示装置包括显示面板、第一栅极驱动器、第二栅极驱动器和数据驱动器。显示面板包括多个分别具有第一、第二和第三像素的像素区。第一像素被耦合到第一栅极线、第二栅极线以及数据线。第二栅极线与第一栅极线邻接。第二像素被耦合到第一栅极线和第一数据线。第三像素被耦合到第一栅极线和与第一数据线邻接的第二数据线。第一栅极驱动器被配置用于向第一栅极线提供第一栅极驱动信号，而第二栅极驱动器被配置用于向第二栅极线提供第二栅极驱动信号。数据驱动器被配置用于向第一和第二数据线提供图像信号。
根据本发明的显示装置，显示面板包括多个像素区，并且每个像素区都包括分别对应于R、G和B滤色器的第一、第二和第三像素。另外，第一和第二像素通常被连接到数据线。从而，显示装置的显示品质可以被增强并且数据线的数量可以减少。
附图说明
本发明的上述及其他特征和优点将通过参考附图所做出的详细说明而变得更加明显，其中：
图1是一个示意图，示出了一个根据示例性实施例的液晶显示器装置；
图2的示意图示出了图1的一个显示区；
图3的示意图示出了图1的第一和第二栅极驱动器；
图4的布局示出了图2的显示区；
图5的电路图示出了图3的一级；
图6的定时图示出了从图3的第一和第二栅极驱动器输出的栅极驱动信号；
图7的示意图示出了第一和第二栅极驱动器以及一个集成芯片；和
图8的框图示出了图7的集成芯片。
具体实施方式
本发明详细的说明性实施例在此被公开。
然而，此处公开的具体结构和功能仅仅是代表性的以用于说明本发明的示例性实施例。然而，本发明可以具体表现为多种替换形式并不应当被看作是受限于此处阐述的实施例。
图1是一个示意图，示出了一个根据示例性实施例的液晶显示器装置。
参见图1，液晶显示器装置600包括液晶显示器面板100。液晶显示器面板100包括显示区(DA)、第一边缘区(PA1)、第二边缘区(PA2)和第三边缘区(PA3)。第一、第二和第三边缘区(PA1、PA2、PA3)被安排在显示区(DA)的外围。
第一栅极驱动器200被集成在第一边缘区(PA1)中，而第二栅极驱动器300被集成在第二边缘区(PA2)中。集成芯片400被安装在第三边缘区(PA3)。
柔性印刷电路板(FPC)500附于第三边缘区(PA3)。FPC500接收从外部装置输出的外部信号并把那些外部信号提供给集成芯片400。集成芯片400把外部信号转换成分别用于控制第一和第二栅极驱动器200和300的第一和第二控制信号(GC1、GC2)。第一栅极驱动器200基于第一控制信号(GC1)向显示区(DA)提供多个第一栅极驱动信号。第二栅极驱动器基于第二控制信号(GC2)向显示区(DA)提供多个第二栅极驱动信号。集成芯片400向显示区(DA)提供图像信号。
图2是图1的显示区的一个示意图，图3是图1的第一和第二栅极驱动器的一个示意图，而图4是图2的显示区的布局。
多个像素区(PG1、PG2、PG3、PG4、PG5、PG6、...)形成在显示区。因为每个像素区(PG1、PG2、PG3、PG4、PG5、PG6、...)都具有相同的结构，所以在下文中只描述第一像素区(PG1)而不描述其它的像素区。
参见图2和4，第一像素区(PG1)包括第一和第二栅极线(G1、G2)、第一和第二数据线(D1、D2)以及第一、第二和第三像素(PI、P2、P3)。第一栅极线(G1)以第一方向(A1)延伸。第一数据线(D1)以实质上垂直于第一方向(A1)的第二方向(A2)延伸。第二数据线(D2)与第一数据线(D1)绝缘并以第二方向(A2)延伸。
第一、第二和第三像素(PI、P2、P3)分别对应于R(红色)滤色器、G(绿色)滤色器和B(蓝色)滤色器。第一像素(PI)被连接到第一数据线(D1)、第一和第二栅极线(G1、G2)。第二像素(P2)被连接到第一栅极线(G1)和第一数据线(D1)。第三像素(P3)被连接到第一栅极线(G1)和第二数据线(D2)。
第一像素(PI)包括第一薄膜晶体管(TFT)(Tr1)、第二TFT(Tr2)和第一像素电极(PE1)。第二TFT(Tr2)的栅极极被连接到第二栅极线(G2)、第二TFT(Tr2)的源极被连接到第一数据线(D1)，而第二TFT(Tr2)的漏极被连接到第一TFT(Tr1)。第一TFT(Tr1)的栅极极被连接到第一栅极线(G1)、第一TFT(Tr1)的源极被连接到第二TFT(Tr2)的漏极，而第一TFT(Tr1)的漏极被连接到第一像素电极(PE1)。
第二像素(P2)包括第三TFT(Tr3)、第四TFT(Tr4)和第二像素电极(PE2)。第三TFT(Tr3)的栅极极被连接到第一栅极线(G1)，第三TFT(Tr3)的源极被连接到第一数据线(D1)，而第三TFT(Tr3)的漏极被连接到第四TFT(Tr4)。第四TFT(Tr4)的栅极极被连接到第一栅极线(G1)，第四TFT(Tr4)的源极被连接到第三TFT(Tr3)的漏极，而第四TFT(Tr4)的漏极被连接到第二像素电极(PE2)。
第三像素(P3)包括第五TFT(Tr5)、第六TFT(Tr6)以及第三像素电极(PE3)。第五TFT(Tr5)的栅极极被连接到第一栅极线(G1)、第五TFT(Tr5)的源极被连接到第二数据线(D2)，而第五TFT(Tr5)的漏极被连接到第六TFT(Tr6)。第六TFT(Tr6)的栅极极被连接到第一栅极线(G1)、第六TFT(Tr6)的源极被连接到第五TFT(Tr5)的漏极，而第六TFT(Tr6)的漏极被连接到第三像素电极(PE3)。
从而，第一像素区PG1被重复地形成在显示区(DA)中，而多条数据线和多条栅极线被安排在显示区(DA)中。在一个传统的液晶显示器面板中，数据线被连接到第一像素(PG1)的第一、第二和第三像素(PI、P2、P3)的每个。然而如图2中所示，第一数据线(D1)通常被连接到第一和第二像素(PI、P2)。从而，第一像素区(PG1)具有两条数据线，并且显示区(DA)的数据的线数量可以被减少。
参见图3，第一栅极驱动器200被连接到奇数栅极线(G1、G3、G5、G7、...)并且向奇数栅极线(G1、G3、G5、G7、...)提供多个第一栅极驱动信号。第二栅极驱动器300被连接到偶数栅极线(G2、G4、G6、...)并且向偶数栅极线(G2、G4、G6、...)提供多个第二栅极驱动信号。
第一栅极驱动器200包括第一移位寄存器。第一移位寄存器具有彼此级联的多级(SRCO1、SRCO2、SRCO3、SRCO4、...)。每级都包括输入端(IN)、第一输出端(GOUT)、第二输出端(SOUT)、控制端(CT)、第一时钟端(CK1)、第一电源端(VDD)和第二电源端(VSS)。
第一输出端(GOUT)被连接到奇数栅极线(G1、G3、G5、G7、...)并顺序地向奇数栅极线(G1、G3、G5、G7、...)提供第一栅极驱动信号。第二输出端(SOUT)是前一级的控制端(CT)和下一级的输入端(IN)，并且输出第一级驱动信号。第一级驱动信号实质上具有与第一栅极驱动信号相同的相位。第一启动信号(STO)被提供给第一级(SRCO1)的输入端(IN)。
第一时钟端(CK1)接收第一时钟信号(CKO)或其相位不同于第一时钟信号(CKO)的第二时钟信号(CKBO)。例如，第二时钟信号(CKBO)相对于第一时钟信号(CKO)反相。第一时钟信号(CKO)被提供给偶数级(SRCO2、SRCO4、...)，而第二时钟信号(CKBO)被提供给奇数级(SRCO1、SRCO3、...)。第一电源端(VDD)接收第一电源电压(VDD)，而第二电源端(VSS)接地。
第二栅极驱动器300包括第二移位寄存器。第二移位寄存器具有彼此级联的多级(SRCE1、SRCE2、SRCE3、SRCE4、...)。每级都包括输入端(IN)、第一输出端(GOUT)、第二输出端(SOUT)、控制端(CT)、第二时钟端(CK1)、第一电源端(VDD)以及第二电源端(VSS)。
第一输出端(GOUT)被连接到偶数栅极线(G2、G4、G6、...)并顺序地向偶数栅极线(G2、G4、G6、...)提供第二栅极驱动信号。第二输出端(SOUT)是前一级的控制端(CT)和下一级的输入端(IN)，并且输出第二级驱动信号。第二级驱动信号具有一个实质上与第二栅极驱动信号相同的相位。第二启动信号(STE)被提供给第一级(SRCE1)的输入端(IN)。
第二时钟端(CK2)接收第三时钟信号(CKE)或其相位不同于第三时钟信号(CKE)的第四时钟信号(CKBE)。例如，第四时钟信号(CKBE)相对于第三时钟信号(CKE)反相。第三时钟信号(CKE)被提供给奇数级(SRCE1、SRCE3、...)，而第四时钟信号(CKBE)被提供给偶数级(SRCE2、SRCE4、...)。第一电源端(VDD)接收第一电源电压(VDD)，而第二电源端(VSS)接地。
图5是图3的一级的电路图。因为第二移位寄存器的电路结构与第一移位寄存器相类似，所以在下文中只描述第一移位寄存器而不描述第二移位寄存器。
参见图3和5，每级都包括第一上拉电路210、第二上拉电路220、第一下拉电路230、第二下拉电路240、上拉驱动电路250以及下拉驱动电路260。
第一上拉电路210向第一输出端(GOUT)提供作为栅极驱动信号的第一或第二时钟信号(CKO、CKBO)。第二上拉电路220向第二输出端(SOUT)提供作为级驱动信号的第一或第二时钟信号(CKO、CKBO)。
第一上拉电路210包括第一NMOS晶体管T1。晶体管T1的栅极极被连接到第一节点N1，晶体管T1的源极被连接到第一时钟端CK1，而且晶体管T1的漏极被连接到第一输出端(GOUT)。
第二上拉电路220包括第二NMOS晶体管T2。晶体管T2的栅极极被连接到第一节点N1，晶体管T2的源极被连接到第一时钟端CK1，而晶体管T2的漏极被连接到第二输出端(SOUT)。
例如，当第一和第二NMOS晶体管T1和T2的通道长度被固定为大约3.5um时，第一NMOS晶体管T1的通道宽度大约为1110um，并且第二NMOS晶体管T2的通道宽度比第一NMOS晶体管T1的通道宽度小大约1/10，即大约100um。
第一下拉电路230在第一上拉电路210截止之后被导通，从第一输出端(GOUT)输出的第一或第二时钟信号CKO和CKBO放电。第二下拉电路240在第二上拉电路220截止之后被导通，从第二输出端(SOUT)输出的第一或第二时钟信号CKO和CKBO放电。
第一下拉电路230包括第三NMOS晶体管T3。晶体管T3的栅极极被连接到第二节点N2，晶体管T3的漏极被连接到第一输出端(GOUT)，而晶体管T3的源极被连接到第二电源端(VSS)。
第二下拉电路240包括第四NMOS晶体管T4。晶体管T4的栅极极被连接到第二节点N2，晶体管T4的漏极被连接到第二输出端(SOUT)，而晶体管T4的源极被连接到第二电源端(VSS)。
例如，当第三和第四NMOS晶体管T3和T4的通道长度被固定为大约3.5um时，第三NMOS晶体管T3的通道宽度大约为2035um并且第四NMOS晶体管T4的通道宽度比第三NMOS晶体管T3的通道宽度小大约1/20，即大约100um。
上拉驱动器250包括第五、第六和第七NMOS晶体管T5、T6和T7，并且控制第一和第二上拉电路210和220的导通。
晶体管T5的栅极极被连接到输入端IN，晶体管T5的漏极被连接到第一电源端VDD，而晶体管T5的源极被连接到第一节点N1。晶体管T6的栅极极并且漏极被连接到第一电源端VDD，而晶体管T6的源极被连接到第三节点N3。晶体管T7的栅极极被连接到第一节点N1，晶体管T7的漏极被连接到第三节点N3，而晶体管T7的源极被连接到第二电源端VSS。
例如，当第五、第六和第七NMOS晶体管T5、T6和T7的通道长度被固定为大约3.5um时，第五NMOS晶体管T5的通道宽度大约为300um而第六和第七NMOS晶体管T6和T7的通道宽度大约为50um。
下拉驱动器260包括第八、第九、第十、第十一和第十二NMOS晶体管T8、T9、T10、T11和T12。下拉驱动器260截止第一和第二上拉电路210和220，并且控制第一和第二下拉电路230和240的开启。
晶体管T8的栅极极被连接到第三节点N3，晶体管T8的漏极被连接到第一电源端VDD，而晶体管T8的源极被连接到第二节点N2。晶体管T9的栅极极被连接到第一节点N1，晶体管T9的漏极被连接到第二节点N2，而晶体管T9的源极被连接到第二电源端VSS。晶体管T10的栅极极被连接到输入端IN，晶体管T10的漏极被连接到第二节点N2，而晶体管T10的源极被连接到第二电源端VSS。
晶体管T11的栅极极被连接到第二节点N2，晶体管T11的漏极被连接到第一节点N1，而晶体管T11的源极被连接到第二电源端VSS。晶体管T12的栅极极被连接到控制端CT，晶体管T12的漏极被连接到第一节点N1，而晶体管T12的源极被连接到第二电源端VSS。
例如，当第八、第九、第十、第十一和第十二NMOS晶体管T8、T9、T10、T11和T12的通道长度大约为3.5um时，第八和第十NMOS晶体管T8和T10的通道宽度大约为100um，第九NMOS晶体管T9的通道宽度大约为150um，第十一NMOS晶体管T11的通道宽度大约为100um，而第十二NMOS晶体管T12的通道宽度大约为150um。
当从前一级的第二输出端(SOUT)输出的第一级驱动信号被提供给输入端(IN)时，第五晶体管T5被导通并且第一节点N1的电势逐渐升高。随着第一节点N1的电势升高，第一和第二NMOS晶体管T1和T2被导通，并且第一栅极驱动信号和第一级驱动信号分别被输出到第一和第二输出端(GOUT、SOUT)。
如果第六NMOS晶体管T6总是被导通，当第七NMOS晶体管T7被导通时，第三节点N3的电势随着第一节点N1电势的升高而降低。
因为第三节点N3的电势降低，所以第八NMOS晶体管T8保持断开状态。从而，第一电源电压VDD没有被提供给第二节点N2。第九NMOS晶体管T9在第一节点N1的电势升高的时候被导通，并且第二节点N2的电势保持为地电位以便第三和第四NMOS晶体管T3和T4被截止。
之后，当从下一级的第二输出端(SOUT)输出的第一级驱动信号被提供给控制端(CT)时，第十二晶体管T12被导通并且第一节点N1的电势降低为地电位。第七和第九NMOS晶体管T7和T9随着第一节点N1电势的降低而被截止。
从而，第二节点N2的电势升高，第三和第四NMOS晶体管T3和T4被导通，从第一和第二输出端(GOUT、SOUT)输出的第一驱动信号被放电到地VSS。
第十和第十一NMOS晶体管T10和T11随着第二节点N2电势的升高而被导通，并且第一节点N1的电势快速地降低。通过重复上述的操作，每级都输出第一栅极驱动信号和在预定时间周期中保持高电平的第一级驱动信号。
图6是一个定时图，示出了从图3的第一和第二栅极驱动器输出的栅极驱动信号。
参见图2、3、4、5和6，当第一启动信号STO被施加到第一栅极驱动器200的第一级SRCO1的输入端IN时，第一或第二时钟信号(CKO或CKBO)、第一电源电压VDD和第二电源电压VSS被施加到每级SRCO1、SRCO2、SRCO3、SRCO4、...。
从而，在第一启动信号STO被提供给输入端IN之后，第一级SRCO1被导通，第一时钟信号CKO从第一级SRCO1的第一和第二输出端(GOUT、SOUT)被输出。第一时钟信号CKO作为第一栅极驱动信号被施加到第一栅极线G1。
在第一级被截止之后，第二级SRCO2被导通，第二时钟信号CKBO从第二级SRCO2的第一和第二输出端(GOUT、SOUT)被输出。第二时钟信号作为第一栅极驱动信号被施加到第三栅极线G3。
在第二级SRCO2被截止之后，第三级SRCO3被导通，第一时钟信号CKO从第三级SRCO3的第一和第二输出端(GOUT、SOUT)被输出。第一时钟信号CKO作为第一栅极驱动信号被施加到第五栅极线G5。
从而，第一栅极驱动器200顺序地向奇数栅极线G1、G3、G5、...输出第一栅极驱动信号。
当第二启动信号STE被施加到第二栅极驱动器300的第一级SRCE1的输入端IN时，第三或第四时钟信号(CKE或CKBE)、第一电源电压VDD和第二电源电压VSS被施加到每级SRCE1、SRCE2、SRCE3、SRCE4、...。
从而，在第二启动信号STE被提供给输入端IN之后，第一级SRCE1被导通，第三时钟信号CKE从第一级SRCE1的第一和第二输出端(GOUT、SOUT)被输出。第三时钟信号CKE作为第二栅极驱动信号被施加到第二栅极线G2。
在第一级SRCE1被截止之后，第二级SRCE2被导通，第四时钟信号CKBE从第二级SRCE2的第一和第二输出端(GOUT、SOUT)被输出。第四时钟信号CKBE作为第二栅极驱动信号被施加到第四栅极线G4。
在第二级SRCE2被截止之后，第三级SRCE3被导通，第三时钟信号CKE从第三级SRCE3的第一和第二输出端(GOUT、SOUT)被输出。第三时钟信号CKE作为第二栅极驱动信号被施加到第六栅极线G6。
从而，第二栅极驱动器顺序地向偶数栅极线G2、G4、G6、...输出第二栅极驱动信号。
第三时钟信号CKE相对于第一时钟信号CKO延迟1/4周期，并且第四时钟信号相对于第二时钟信号CKBE被延迟1/4周期。从而，被施加到奇数栅极线G1、G3、G5、...的第一栅极驱动信号分别相对于被施加到偶数栅极线G2、G4、G6...的第二栅极驱动信号被延迟1/4周期。特别地，被施加到第二栅极线G2的第二栅极驱动信号相对于被施加到第一栅极线G1的第一栅极驱动信号被延迟1/4周期。
第一像素PI包括被连接到第一栅极线G1的第一TFT(Tr1)、被连接到第二栅极线G2的第二TFT(Tr2)、第一数据线D1、以及被连接到第一TFT(Tr1)的第一像素电极(PE1)。当第一和第二TFT(Tr1、Tr2)被导通时，从第一数据线D1输出的图像信号可以被施加到第一像素电极PEL。当被施加到第一栅极线G1的第一栅极驱动信号和被施加到第二栅极线G2的第二栅极驱动信号分别具有高电平时，第一和第二TFT(Tr1、Tr2)被导通。
第一栅极驱动信号具有第一时间周期(t1)和第二时间周期(t2)。被连接到奇数栅极线G1、G3、G5、...的前一级的第二TFT(Tr2)在第一周期(t1)期间被驱动。被连接到奇数栅极线G1、G3、G5、...的当前级的第一TFT(Tr1)在第二周期(t2)期间被驱动。
第二栅极驱动信号具有第三时间周期(t3)和第四时间周期(t4)。被连接到第二栅极线G2的前一级的第二TFT(Tr2)在第三(t3)期间被驱动。被连接到第二栅极线G2的当前级的第一TFT(Tr1)在第四时间周期(t4)期间被驱动。
如图6中所示，第一栅极驱动信号的第二时间周期(t2)与第二栅极驱动信号的第三时间周期(t3)重叠。
如上所述，第一栅极驱动信号在第二时间周期(t2)期间开启第一TFT(Tr1)，而第二栅极驱动信号在第三时间周期(t3)期间开启第二TFT(Tr2)。从而，从第一数据线D1输出的图像信号经过第一和第二TFT Tr1和Tr2，并随后被施加到第一像素电极PE1。
第二时间周期包括第五时间周期(t5)和第六时间周期(t6)。第一数据线D1在第五周期(t5)期间向第一像素PI的第一像素电极PE1输出图像信号。第一数据线D1在第六周期(t6)期间向第二像素P2的第二像素电极PE2输出图像信号。换言之，第一TFT(Tr1)在第五时间周期(t5)期间被导通，然而第一TFT(Tr1)在第六时间周期(t6)期间被第二栅极驱动信号截止。从而，图像信号在第六时间周期(t6)期间没有被提供给第一像素电极PE1，并且将被提供给第二像素电极PE2的图像信号在第六时间周期(t6)期间经过第三和第四TFT(Tr3、Tr4)。
即使第一和第二像素PI和P2通常被连接到第一数据线D1，但是第一数据线D1能够在给定时间周期期间分别向第一和第二像素电极PE1和PE2输出图像信号。
从而，被连接到奇数栅极线G1、G3、和G5、...的像素区和被连接到偶数栅极线G2、G4、和G6、...的像素区可以被交替地驱动。
图7是一个示意图，示出了第一和第二栅极驱动器以及一个集成芯片，而图8是显示图7的集成芯片的框图。
参见图7，显示区(DA)包括多个像素区。第一栅极驱动器200被形成在第一边缘区(PA1)，而第二栅极驱动器300被形成在第二边缘区(PA2)。集成芯片400被安装在第三边缘区(PA3)。
集成芯片400包括输入端(IT)、通道(CH)、第一输出端(OT1)以及第二输出端(OT2)。输入端(IT)从外部装置接收外部信号。图像信号经由通道(CH)被输出到显示区(DA)中的数据线。第一控制信号GC1经由第一输出端(OT1)被输出到第一栅极驱动器200，而第二控制信号GC2经由第二输出端(OT2)被输出到第二栅极驱动器300。
如图7和8中所示，集成芯片400包括定时控制器410、内存420、源驱动器430、通用电压(Vcom)产生器440、第一和第二电平移位器450和460。
外部信号经由输入端(IT)被提供给定时控制器410。定时控制器410接收诸如外部图像信号和外部控制信号之类的外部信号，把外部图像信号存储在内存420中。外部控制信号可以包括水平同步信号、垂直同步信号、主时钟信号、数据使能信号和模式选择信号。
定时控制器410向第一电平移位器450提供第一控制信号GC1，并且向第二电平移位器460提供第二控制信号GC2。第一控制信号GC1包括第一启动信号STO、第一时钟信号CKO、第二时钟信号CKBO、第一电源电压VDD和第二电源电压VSS。第二控制信号GC2包括第二启动信号STE、第三时钟信号CKE、第四时钟信号CKBE、第一电源电压VDD和第二电源电压VSS。
定时控制器410从内存420中提取外部图像信号块并把那些图像信号块提供给源驱动器430。
内存420临时存储从定时控制器410提供的外部图像信号。内存420以帧或线为单位来存储外部图像信号。
源驱动器430把从内存420读取的外部图像信号块转换成模拟图像信号并且以块为单位输出那些模拟图像信号。源驱动器430的通道(CH)被连接到多条数据线，并且向数据线提供模拟图像信号。
第一电平移位器450移位从定时控制器410提供的第一控制信号GC1的电压电平。第二电平移位器460移位从定时控制器410提供的第二控制信号GC2的电压电平。
从而，第一电平移位器450输出电平移位的第一启动信号(STO)、电平移位的第一时钟信号CKO、电平移位的第二时钟信号CKBO、第一和第二电源电压VDD和VSS。第二电平移位器460输出电平移位的第二启动信号(STE)、电平移位的第三时钟信号CKE、电平移位的第四时钟信号CKBE、第一和第二电源电压VDD和VSS。
响应于电平移位的第一控制信号GC1，第一栅极驱动器200顺序地向奇数栅极线G1、G3、G5、...提供第一栅极驱动信号。响应于电平移位的第二控制信号GC2，第二栅极驱动器300顺序地向偶数栅极线G2、G4、G6、...提供第二栅极驱动信号。
Vcom产生器440向面对液晶层的一个通用电极线施加通用电压(Vcom)。
根据本发明的显示装置，显示面板包括多个像素区，并且每个像素区都包括分别对应于R、G和B滤色器的第一、第二和第三像素。
另外，第一和第二像素通常被连接到数据线。数据线把向连接到第一和第二像素的栅极线施加栅极驱动信号的时间周期分为两个时间周期。从而，数据线可以顺序地向第一和第二像素输出图像信号，并且数据线的数量可以被减少。
虽然本发明的示例性实施例及其优点已经被详细地描述，但是应当理解，在不脱离本发明范围的前提下可以在这里做出不同的改变、代替和变更。

Claims (10)

1.一种显示装置，包括：
一显示面板，包括多个分别具有第一、第二和第三像素的像素区，第一像素与第一栅极线、第二栅极线和数据线耦合，第二栅极线与第一栅极线相邻，第二像素与第一栅极线和第一数据线耦合，第三像素与第一栅极线和第二数据线耦合，该第二数据线与该第一数据线相邻；
一第一栅极驱动器，被配置用于向第一栅极线提供第一栅极驱动信号；
一第二栅极驱动器，被配置用于向第二栅极线提供第二栅极驱动信号；和
一数据驱动器，被配置用于向第一和第二数据线提供一个图像信号。
2.如权利要求1的显示装置，其中，第一像素包括：
一第一像素电极；
一第一晶体管，其具有一与第二栅极线耦合的栅极、与第一数据线耦合的源极、和漏极；
一第二晶体管，具有一与第一栅极线耦合的栅极、与第一晶体管的漏极耦合的源极、和与第一像素电极耦合的漏极。
3.如权利要求2的显示装置，其中，第一栅极驱动信号具有第一时间周期和第二时间周期，与第一栅极线耦合前一级的第一和第二像素在第一时间周期期间由第一栅极驱动信号来驱动，与第一栅极线耦合的当前级的第二和第三像素在第二时间周期期间由第一栅极驱动信号来驱动，
和其中，第二栅极驱动信号具有第三时间周期和第四时间周期，与第二栅极线耦合的前一级的第一和第二像素在第三时间周期期间由第二栅极驱动信号来驱动，与第二栅极线耦合的当前级的第一、第二和第三像素在第四时间周期期间由第二栅极驱动信号来驱动。
4.如权利要求2的显示装置，其中，第二像素包括：
一第二像素电极；
一第三晶体管，其具有一与第一栅极线耦合的栅极、与第一数据线耦合的源极、和漏极；
一第四晶体管，具有一与第一栅极线耦合的栅极、与第三晶体管的漏极耦合的原极、和与第二像素电极耦合的漏极。
5.如权利要求4的显示装置，其中，第一和第三时间周期分别包括第五时间周期和第六时间周期，第一晶体管在第五时间周期期间被导通并且图像信号在第五时间周期期间被提供给第一像素电极，第一晶体管在第六时间周期期间被截止并且图像信号在第六时间周期期间被提供给第二像素电极。
6.如权利要求2的显示装置，其中，第三像素包括：
一第三像素电极；
一第五晶体管，具有一与第一栅极线耦合的栅极，与第二数据线耦合的源极、和漏极；
一第六晶体管，具有一与第一栅极线耦合的栅极，与第五晶体管的漏极耦合的源极、和与第三像素电极耦合的漏极。
7.如权利要求2的显示装置，其中，显示面板还包括分别对应于第一、第二和第三像素的R红色滤色器、G绿色滤色器和B蓝色滤色器。
8.如权利要求1的显示装置，其中，第一栅极驱动器包括一个具有彼此级联的多级的移位寄存器，其每级都包括用于接收第一时钟信号的第一时钟端、用于把第一时钟信号作为第一栅极驱动信号输出的第一输出端、用于把第一时钟信号作为第一级驱动信号输出的第二输出端、用于接收从前一级的第二输出端输出的第一级驱动信号的输入端、和用于接收从下一级的第二输出端输出的第一级驱动信号的控制端。
9.如权利要求1的显示装置，其中，第二栅极驱动器包括一个具有彼此级联的多级的移位寄存器，其每级都包括用于接收第二时钟信号的第一时钟端、用于把第二时钟信号作为第一栅极驱动信号输出的第一输出端、用于把第一时钟信号作为第一级驱动信号输出的第二输出端、用于接收从前一级的第二输出端输出的第一级驱动信号的输入端、和用于接收从下一级的第二输出端输出的第一级驱动信号的控制端。
10.如权利要求1的显示装置，其中，显示面板包括显示区、第一边缘区、第二边缘区和第三边缘区，第一、第二和第三边缘区被安排在显示区的外围，和其中，第一栅极驱动器被集成在第一边缘区，而第二栅极驱动器被集成在第二边缘区。
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