TWI358202B - Level shifter with low leakage current - Google Patents

Description

1358202 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於位準移位器電路，且特定言之，係關 於具有低漏電流之位準移位器電路。 【先前技術】 圖1係以不同供應電壓位準而運作之兩個電路丨1 〇、i 之 配置之一方塊圖。第一電路110在電壓位準Vcc與Vss之間運 作，且輸出亦具有一在Vcc與Vss之間的電壓位準之信號 • VsiG。第二電路120在兩個不同電壓位準VPP與VBB之間（例 如vpp>VcciVBB<Vss)運作，其接收信號Vsig。 若電路110及120係如圖1中所示直接連接在一起，則兩個 電路中之一者或二者將在主動模式時展現一不良高漏電 流。此又增加了配置及任何包括該配置之電子裝置或系統 (例如一記憶體裝置）之功率消耗。 因此，為解決此問題，位準移位器常插入以不同供應電 壓位準而運作之兩個電路之間。在圖丨之實例中，在第一電 • 路110之輸出端與第二電路12〇之輸入端之間需要一高位準 移位器及一低位準移位器兩者^ 圖2A展示一習知高位準移位器200。該位準移位器2〇〇接 收一具有兩個電壓位準Vcc及Vss之輸入信號IN且輸出具有 電壓位準VPP及Vss之互補的第一及第二輸出信號〇υτ及 OUTB，其中 vPP>Vcc。 電壓位移器200包括上拉電晶體205及215、下拉電晶體 2 10及220及反相器25〇。因為自圖2八之觀察中易看出並瞭解 100982.doc 1358202 電晶體205、210、215及220及反相器250之間之各種連接， 所以為簡短起見而省略彼等連接之解釋。 圖2Β展示高位準移位器200之輸入信號及輸出信號IN及 OUT。該高位準移位器200之運作關於圖2B加以解釋。 當輸入信號IN具有低電壓位準Vss時，下拉電晶體210接 著斷開，同時下拉電晶體220接通，拉低輸出信號OUT約降 至Vss。輸出信號OUT之降低接著接通上拉電晶體205，拉 高反相輸出信號OUTB約升至VPP。同時，反相輸出信號 OUTB之升高接著斷開上拉電晶體215，確保輸出信號OUT 保持低。 另一方面，當輸入信號IN具有高電壓位準Vcc時，下拉電 晶體2 1 0接著接通，拉低反相輸出信號OUTB約降至Vss，同 時下拉電晶體220斷開。反相輸出信號OUTB之降低接著接 通上拉電晶體215，拉高輸出信號OUT約升至VPP。同時， 輸出信號OUT之升高接著斷開上拉電晶體205，確保反相輸 出信號OUTB保持低。 圖3A展示一習知低位準移位器300。該位準移位器300接 收一具有兩個電壓位準Vcc及Vss之輸入信號IN且輸出具有 電壓位準Vcc及VBB之互補的第一及第二輸出信號OUT及 OUTB，其中Vss>VBB。圖3B展示低位準移位器300之輸入 信號及輸出信號IN及OUT。 習知低位準移位器300之連接及運作與圖2A之高位準移 位器200之彼等連接及運作類似，且為簡短起見，本文將不 予詳細描述。 100982.doc 1358202 不幸的是，位準移位器200及300經受不良高漏電流。舉 例而言，在圖2中，當輸入信號IN具有低電壓位準Vss時， 則下拉電晶體21〇之Vgs為0伏特。然而，即使當vgs = 〇伏特 時’亦可能有少量漏電流流經下拉電晶體2丨〇。

美國專利第6,385,099號揭示另一位準移位器，當處於等 待模式時其顯示經減小之漏電流。圖4展示美國專利第 6’385’〇99號中所揭示之位準移位器4〇〇之一實施例。位準移 位器400與位準移位器2〇〇類似，不同在於：圖2中之下拉電 晶體21〇之源極係接至Vss，而圖4中之下拉電晶體41〇之源 極係接至反相器450之輸出端。因此，在等待春 入信號㈣有低電，位準Vss時，下拉電晶體4 = 接至一較高電壓（例如VPP)。因此，下拉電晶體41〇之vgs ，體為負，藉此，與圖2之下拉電晶體21〇相比，大體減小 等待模式下流經其間之漏電流。 然而，位準移位器400在主動模式下仍然展現不良高漏電

【發明内容】 、广’希望提供在等待模式及主動模式下均展現低漏， 之位準移位盗。亦希望提供—移位高電屋位準及低電層 位準之具有低漏電流的位準移位器。 在本發明之一態樣中，— %壓位準移位電路包含··一 一級，其接收一具有雷愿# 位準Vcc及Vss之輸入信號，其

VcoVss，且其輸出互補 ^ 及第一中間信號，其中互 的該第一及該第二中間作# 乜旒具有電壓位準VIhigh及VIl〇w， I00982.doc 1358202 中VIhigh>VIl0W;—第二級，其接收該等第一及第二中間信 號，且其輸出互補的第一及第二輸出信號，其中互補的第 一及第二輸出信號具有電壓位準V0high及VO|〇w，其中 V0high>V0丨。w ;其中 VIhigh>V0high 或 VIi〇w<v〇 丨㈣，且其中 V〇high〉Vcc且 VO丨ow<vss。 在本發明之另一態樣中，一電壓位準移位電路包含··一 第一 PMOS電晶體，其具有一接收具有電壓位準Vcc及 之輸入信號之閘極，其中Vcc>vss，具有一連接至第一節點 春之源、極’且具有-連接至一第一輸出節點之没極；一反相 器，其具有一連接至該第一 PMOS電晶體之該閘極之輸入 端，一第一 PMOS電晶體，其具有一連接至該反相器之一輸 出端之閘極，具有一連接至一第二節點之源極，且具有一 連接至一第二輸出節點之汲極；一第一 Nm〇s電晶體，其具 有連接至該第一 PMOS電晶體的沒極之閘極，具有一連接 至一第一參考電位VBB之源極，其中VBB<Vss，且具有一 φ 連接至該第一PMOS電晶體之汲極的汲極；及一第：NMC)S 電晶體，其具有一連接至第一 PM0S電晶體之汲極的閘極， 具有一連接至第一參考電位VBB之源極，且具有連接至第 二PMOS電晶體之汲極的汲極，其中至少包含下列情形中之 一者：（a)第二節點連接至第一 PM0S電晶體之閘極，及（b) 第一節點連接至第二PMOS電晶體之閘極。 在本發明之又一態樣中’一電壓位準移位電路包含：一 第一 NM0S電晶體’其具有一接收具有電壓位準Vcc及 Vss(其中vcc>Vss)之輸入信號之閘極，具有一連接至一第 I00982.doc 1358202 一節點之源極，且具有一連接至一第一 _間輸出節點之没 極；一反相器，其具有一連接至第一 NMOS電晶體之閘極的 輸入端，且具有一連接至第一節點之輸出端；一第二NMOS 電晶體，其具有一連接至反相器之一輸出端之閘極，具有 一連接至第二節點之源極，且具有一連接至第二中間輸出 節點之汲極；一第一 PMOS電晶體，其具有一連接至第二 NMOS電晶體之汲極的閘極，具有一連接至第一參考電位 VPP(其中VPP>Vcc)之源極，且具有一連接至第一 NMOS電 晶體之汲極的汲極；一第二PM0S電晶體，其具有一連接至 第一 NMOS電易體之汲極的閘極，具有一連接至第一參考電 位VPP之源極，且具有連接至第二NMOS電晶體之汲極的汲 極；一第三PM0S電晶體，其具有一連接至第一中間輸出節 點之閘極，具有一連接至第一參考電位VPP之源極，且具 有一連接至第一輸出節點之汲極；一第四PMOS電晶體，其 具有一連接至第二中間輸出節點之閘極，具有一連接至第 一中間輸出節點之源極，且具有一連接至第二輸出節點之 汲極；一第三NMOS電晶體，其具有一連接至第四PMOS電 晶體之汲極的閘極，具有一連接至第二參考電位VBB(其中 VBB<Vss)之源極，且具有一連接至第三PMOS電晶體之汲 極的汲極；及一第四NMOS電晶體，其具有一連接至第三 PMOS電晶體之汲極的閘極，具有一連接至第二參考電位 VBB之源極，且具有一連接至第四PMOS電晶體之汲極的汲 極。 在本發明之又一態樣中，一位準移位器包含：一第一電 100982.doc -10- 1358202 壓位準移位電路，其接收一具有電壓位準〜及Μ(立中 Vcc>VSS)之輸人信號，且其輸出—具有電壓位準u VI-(其"Ihigh>VI|〇w)之中間信號；及一第二電壓位‘移 位電路，其捿收來自第一電壓位準移位電路之中間信號，

且其輸出一具有電壓位準VO + v〇hlgh及 volow(其中 v〇high>v〇丨。w 之輸出信冑’其中至少包含下列情形中之一者： (a)VIhigh>V〇high 及⑻VI 丨。w<v〇 丨⑽。 在本發明之另—態樣中，—種位準移位—輸人信號之方 法包含:在位準移位電路之第一級接收一具有電壓位準ν“ 及VSS(其中VCC>VSS)之輸入信號；自第-級輸出互補的第 -及第二中間信號’其中互補的第一及第二中間信號具有 電屢位準VIhigA VIl〇w(其中VIhjgh>π。；在位準移位電路 之第二級接收第一及第二中間信號；A自第二級輸出互補 的第-及第二輸出信號，其中互補的第一及第二輪出信號 具有電壓位準v〇high及VO|〇w(其令v〇high>VD，其中 VIhlgh>VOhigh 或 VI|〇w<v〇i〇w，且其中 v〇high>Vcc 且 VOiov^VsS。 在本發明又-態樣中，—種產生用於記憶體電路之字線 之方法包3 .在一位準移位電路接收一具有電壓位準 及Vss(其中Vcc>Vss)之輸入信號；自位準移位電路輸出一 第中間號，其中該第一中間信號具有電壓位準VIhigh及 VIlow，（其中Vlhigh>VIlow);在一字線解碼器處接收第一中 間k號，自該字線解碼器輸出第二中間信號，其中第二中 間信號具有電壓位準VIhigh及V01QW;在一字線驅動器處接 100982.doc -11 - 1358202 收第二中間信號；自該字線驅動器輸出一字線信號，其中 該字線信號具有電壓位準vohigh及vo1()w，其中 V〇high>V〇low，其中 VIhigh>VOhigh，其中 VIlow<VOlow，且其 中 VOhigh>Vcc且 VO|0w<Vss。 【實施方式】 正如在描述及申請範圍中所用，短語“連接至”不需要 元件之間的直接連接。當然，舉例而言，當說元件A連接至 元件B時’此意味元件A與元件B係電連接以使得在其間傳 送之信號之電及/或邏輯特徵大體不變。 4 I · ‘ 圖5A展示一二級位準移位器5〇〇之第一實施例。位準移位 器500接收一具有兩個電壓位準Vec及Vss之輸入信號IN且 輸出具有電壓位準VPP(VOhigh)及VBB2(V〇i〇w)之互補的第 一及第二輸出信號OUT及〇UTB，其中：VPP>Vcc ; Vcc>Vss;且 Vss>VBB2。 位準移位器500包括第一級525及第二級575。 第一級525包括上拉（pm〇S)電晶體505及515、下拉 (NMOS)電晶體510及520及反相器550。因為自圖5 A之觀察 中易看出並瞭解電晶體505、. 51〇 ' 515及52〇及反相器55〇之 間的各種連接，所以為簡短起見省略對彼等連接之解釋。 第級525接收具有兩個電壓位準ycc&Vss之輸入信號in 且輸出具有電壓位準Vcc(VIhigh)及VBB1(VI10W)之互補的第 及第一中間信號A及B ’其中：Vss>VBBl。 第二級575包括上拉（PM〇s)電晶體555及565、及下拉 (NM0S)電晶體56〇及57〇。因為自圖5A之觀察中易看出並瞭 100982.doc 12 1358202 解電晶體555、560、565及570之間的各種連接，所以為簡 短起見省略對彼等連接之解釋。第二級575接收中間信號A 及B’每一者均具有兩個電壓位準Vcc及VBB1，且輸出具有 電壓位準VPP(VOhigh)及VBB2(V0low)之互補的第一及第二 輸出信號OUT及OUTB，其中VBB2>VBB 1。 換言之’二級位準移位器500之間之電壓關係如下：

VpP(VOhigh)>Vcc(VIhigh)>Vss>VBB2(V0low)>VBBl(VIlow) 〇 圖5B展示圖5 A之輸入信號、中間信號及輸出信號IN、A、 B、OUT及OUTB。關於圖5B解釋了高位準移位器5〇〇之運 作。 一 當輸入信號IN具有高電壓位準Vcc時，上拉電晶體5〇5接 著斷開，同時上拉電晶體515接通，拉高中間信號八約上升 至Vcc中間k號A之升向接著接通下拉電晶體51〇，拉低 反相中間镉號8約降至VBB1。同時，反相中間信號3之降低 接著斷開下拉電晶體520，確保中間信號a保持高。 另一方面，當輸入信號以具有低電壓位準Vss時，下拉電 晶體515接著斷開，同時上拉電晶體5〇5接通，拉高反相中 間信號B約升至Vcc。反相中間信號6之升高接著接通下拉 電晶體520’拉低中間信號A約降至VBB1。同時，中間信號 A之降低接著斷開下拉電晶體別，確保反相中間信號B保 持南的。 當中間信號A具有高電壓位準Vcc(且反相中間信號3具 有低電壓位準VBB1)時，下拉電晶體56()斷開，同時下拉電 晶體570接通’拉低反相輸出信號〇utb約降至卿2。降低 100982.doc 1358202 之反相輸出信號OUTB接著接通上拉電晶體555，拉高輸出 信號OUT約升至VPP。同時，升高之輸出信號OUT接著斷開 上拉電晶體565，確保反相輸出信號OUTB保持低的。 另一方面，當中間信號A具有低電壓位準VBB1 (且反相中 間信號B具有高電壓位準Vcc)時，下拉電晶體570接著斷 開，同時下拉電晶體560接通，拉低輸出信號OUT約降至 VBB2。降低之輸出信號OUT接著接通上拉電晶體565，拉 高反相輸出信號OUTB約升至VPP。同時，升高之反相輸出 信號OUTB接著斷開上拉電晶體555，確保輸出信號OUT保 持高。 一 VBB1與VBB2最好皆為負且VBB1較低於VBB2(意即 VBBKVBB2)。因此，當A低（意即處於VBB1)時，下拉電晶 體5 70之Vgs為負（Vgs<0)，藉此，與Vgs = 0時之情形相比較， 大體上減小了流經其間之漏電流。同樣地，當B低（意即處 於VBB1)時，下拉電晶體560之Vgs為負（Vgs<0)，藉此，與 Vgs = 0時之情形相比較，大體上減小了流經其間之漏電流。 圖6A展示一二級位準移位器600之第二實施例。位準移位 器600接收一具有兩個電壓位準Vcc及Vss之輸入信號IN且 輸出具有電壓位準VPP2(VOhigh)及VBB(V0low)之互補的第 一及第二輸出信號OUT及OUTB，其令：VPP2>Vcc ; Vcc>Vss ;且 Vss>VBB。 位準移位器600包括一第一級625及一第二級675。 第一級625包括上拉（PMOS)電晶體605及615、下拉 (NMOS)電晶體610及620及反相器650。因為自圖6A之觀察 100982.doc -14- 1358202 中易看出並瞭解電晶體605、610、615及620及反相器650之 間的各種連接’所以為簡短起見省略對彼等連接之解釋。 第一級625接收具有兩個電壓位準Vcc及Vss之輸入信號IN 且輸出具有電壓位準VPPl(VIhigh)及Vss(VI|OW)之互補的第 一及第二中間信號A及B，其中：VPPl>Vcc。 第二級675包括上拉（PMOS)電晶體655及665及下拉 (NMOS)電晶體660及670。因為自圖6A之觀察中易看出並瞭 解電晶體655、660、665及670之間的各種連接，所以為簡 短起見省略對彼等連接之解釋》第二級675接收中間信號A 及B’其每一 ^均具有兩個電壓位準νρρι及vss，且輸出具 有電壓位準VPP2(VOhigh)及VBB(VO丨。w)之互補的第一及第 二輸出信號OUT及OUTB，其中VPP1>VPP2。 換s之’在二級位準移位器5〇〇中之電壓關係如下： VPPaWOhighpVPPWVIhighpVcOVssCVIiowpVBBCVOkw)。 圖6B展示圖6A之輸入信號、中間信號及輸出信號IN、A、 B OUT及OUTB。關於圖6B解釋了高位準移位器goo之運 作。 當輸入信號IN具有低電壓位準Vss時，下拉電晶體61〇斷 開，同時下拉電晶體62〇接通，拉低中間信號匚約降至Vss。 中間信號C之降低接著接通上拉電晶體6〇5，拉高反相中間 信號D約升至V P P1。同時，反相中間信號D之升高接著斷開 上拉電晶體61 5 ’確保中間信號c保持低。 另一方面，當輸入信號IN具有高電壓位準Vee時，下拉電 晶體620接著斷開，同時下拉電晶體610接通，拉低反相中 100982.doc •15- 1358202 間=號D約降至v…反相中間信號D之降低接著接通上拉 電晶體615，拉高中間信號c約升至vpp卜同時，中間信號 C之升高接著斷開上拉電晶體6〇5，確保反相中間信號d保 持低。 *中間钨號(：具有低電壓位準Vss(且反相中間信號D具有 高電壓位準VPP1)時，上拉電晶體655接著斷開，同時上拉 電晶體665接通，拉高反相輸出信號OUTB約升至VPP2。反 相輸出信號OUTB之升高接著接通下拉電晶體66〇’拉低輸 出信號out約降至VBB。同時，輸出信號〇υτ之降低接著 斷開下拉電晶體670，確保反相輸出信號〇UTB保持高。

另一方面，當中間信號c具有高電壓位準νρρι(且反相中 間信號D具有低電壓位準Vss)時，上拉電晶體接著斷 開，同時下拉電晶體655接通，拉高輸出信號〇υτ約升至 VPP2。輸出信號ουτ之升高接著接通下拉電晶體67〇，拉低 反相輸出信號OUTB約降至VBB。同時，反相輸出信號〇UTB 之降低接著斷開下拉電晶體660，確保輸出信號〇υτ保持 高。 有利的是，VPP1與VPP2皆為正且VPP丨較高於νρρ2(意即 vppi>VPP2)。因此，當中間信紅高（意即處於νρρι)時， 上拉電晶體665之Vgs為正（Vgs>0)，藉此，與Vgs = 〇時之情 形相比較，大體減小了流經其間之漏電流。同樣，當反相 中間信號D高（意即處於¥1>1>1)時，上拉電晶體655之vgs為 正（Vgs>〇) ’藉此，與Vgs = 0時之情形相比較，大體減小了 流經其間之漏電流。 100982.doc 16 1358202 圖7展示一級低位準移位器7〇〇之第一實施例。位準移位 器700接收一具有兩個電壓位準Vcc及Vss之輸入信號…且 輸出具有電壓位準Vcc及VBB之互補的第一及第二輸出信 號 OUT及 OUTB，其中 VBB<Vss。 電壓移位器700包括上拉（pm〇S)電晶體705及715、下拉 (1^^1〇8)電晶體710及720，及反相器750。 有利的是’位準移位器700中之上拉電晶體715之源極係 接至輸入信號IN。因此，在等待模式下，當輸入信號出具 有低電壓位準Vss時，與圖3之位準移位器300中上拉電晶體 315之源極係接至VCc相比，上拉電晶體715之源極係接至 一較低電壓（例如Vss)。因此，上拉電晶體715之Vgs大體為 正’藉此，與圖3之上拉電晶體3 15相比，大體減小了等待 模式下流經其間之漏電流。 圖8展示一級低位準移位器8〇0之第二實施例。位準移位 器800接收具有兩個電壓位準vee及vss之輸入信號IN且輸 出具有電壓位準Vcc及VBB之互補的第一及第二輸出信號 OUT及 OUTB，其中 VBB<Vss。 電壓移位器800包括上拉（PMOS)電晶體805及815、下拉 (NMOS)電晶體810及820及反相器850。 有利的是’位準移位器800中之上拉電晶體815之源極係 接至輸入信號IN。因此，在等待模式下，當輸入信號爪具 有低電壓位準Vss時，與圖3之位準移位器3〇〇之上拉電晶體 3 15之源極係接至VCC相比，上拉電晶體8 1 5之源極係接至 -較低電壓（例如Vss)。因此，上拉電晶體815之Vgs大體為 100982.doc 17 正，藉此，與圖3之上拉電晶體3丨5相比較，大體減小了等 待模式下流經其間之漏電流。 亦有利的是’位準移位器8〇〇中之上拉電晶體8〇5之源極 係接至反相器850之輸出端。因此，在主動模式下，當輸入 k號以具有高電壓位準vcc時，與圖3之位準移位器3〇〇中 之上拉電晶體3 15之源極係接至Vcc相比，上拉電晶體8〇5 之源極係接至一較低電壓（例如Vbb)。因此，上拉電晶體8〇5 之Vgs大體為正，藉此，與圖3之上拉電晶體315相比較，大 體減小了主動模式下流經其間之漏電流。 圖9展示一二級位準移位器9〇〇之第三實施例。位準移位 器900接收具有兩個電壓位準Vcc及Vss之輸入信號in且輸 出具有電壓位準vpp(v〇high)及VBB(v〇1〇w)之互補的第一 及第二輸出信號OUT及OUTB，其中：VPP>Vcc ; Vcc>Vss ; 且 Vss>VBB。 位準移位器900包括一第一級925及一第二級975。 第一級925包括上拉（pM〇s)電晶體9〇5及915、下拉 (NM0S)電晶體9 10及920及反相器950。因為自圖9之觀察中 易看出並瞭解電晶體905、910、915及920及反相器950之間 的各種連接，所以為簡短起見而省略對彼等連接之解釋。 第一級925接收具有兩個電壓位準Vcc及vss之輸入信號in 且輸出具有電壓位準Vcc(VIhigh)及VBB(vilow)之互補的第 一及第二中間信號A及B。 第二級975包括上拉（pm〇S)電晶體955及965及下拉 (NM0S)電晶體960及970。因為自圖9之觀察中易看出並瞭 100982.doc 1358202 解電晶體955、960、965及970之間的各種連接，所以為汽 短起見省略對彼等連接之解釋。第二級975接收中間信號a 及B，其每一者均具有兩個電壓位準VCC及vBB，且輸出具 有電壓位準VPP(VOhigh)及VBB(V0low)之互補的第—及第 二輸出信號OUT及OUTB » 換言之，二級位準移位器900中之電壓關係如下： VPP(VOhigh)>Vcc>Vss>VBB(V0low)。 二級位準移位器900之第三實施例與二級位準移位器 類似，區別如下： 第一，僅‘在一單個低供應電壓VBB，而非VBB1& VBB2。因此，舉例而言，下拉電晶體96〇之源極係接至 VBB(與圖5A之接至VBB2之下拉電晶體56〇相比）。 第二’圖5A中之上拉電晶體515之源極係接至vcc，而圖 9中之上拉電晶體915之源極係接至輸入信號IN。因此，在 等待模式下，當輸入信號爪具有低電壓位準Vss時，上拉電 晶體91 5之源極係接至一較低電壓（意即Vss)。因此，上拉電 晶體915之Vgs大體為正，藉此大體減小了等待模式下流經 其間之漏電流。 第三，圖5A中之下拉電晶體570之源極係接至vbB2，而 圖9中之下拉電晶體97〇之源極係接至反相中間信號B。因 此，在等待模式下，當輸入信號IN具有低電壓位準Vss時， 下拉電晶體970之源極係接至一較高電壓（例如Vcc)。因 此，下拉電晶體970之Vgs大體為負，藉此達成等待模式下 流經其間之大體低漏電流。 100982.doc -19· 1358202 圖ίο展不二級位準移位器1〇〇〇之第四實施例。位準移位 器1000接收一具有兩個電壓位準Vcc及Vss之輸入信號…且 輸出具有電壓位準VPP(v〇high)及VBB(V0丨〇w)之互補的第 一及第二輸出信號0υτ^〇ϋΤΒ ,其中 VPP>Vcc;Vcc>Vss ; 且 Vss>VBB。 一級位準移位器1 〇〇〇之第四實施例與二級位準移位器 9 0 0類似，區別如下： 第’圖9中之上拉電晶體905之源極係接至Vcc，而圖1〇 中上拉（PMOS)電晶體1〇〇5之源極係接至反相器1〇5〇之輸 出端。因此，在主動模式下，當輸入信號IN具有高電壓位 準Vcc時，上拉電晶體1〇〇5之源極係接至一較低電壓（例如 Vss)。因此，上拉電晶體ι〇〇5之vgs大體為正，藉此達成主 動模式下流經其間之大體低漏電流。 第二’圖9中之下拉電晶體960之源極係接至vbB，而圖 10中之下拉（NMOS)電晶體1060之源極係接至中間信號a。 因此’在主動模式下，當輸入信號以具有高電壓位準Vcc 時，下拉電晶體1〇60之源極係接至一較高電壓（例如Vcc)。 因此’下拉電晶體1060之Vgs大體為負，藉此達成主動模式 下流經其間之大體低漏電流。 圖11展示二級位準移位器1100之第五實施例。位準移位 器1100接收具有兩個電壓位準Vcc及Vss之輸入信號IN且輸 出具有電壓位準VPP(VOhigh)及VBB(VOlow)之互補的第一 及第二輸出信號OUT及OUTB，其中：VPP>Vcc ; Vcc>Vss ; 且 Vss>VBB。 I00982.doc -20- 1358202 位準移位器1100包括一第一級1125及一第二級1175。 第一級1125包括上拉（PMOS)電晶體1105及1115、下拉 (NMOS)電晶體1110及1120及反相器1150。因為自圖11之觀 察中易看出並瞭解電晶體1105、1110、1115及1120及反相 器1150之間的各種連接，所以為簡短起見省略對彼等連接 之解釋。第一級1125接收具有兩個電壓位準Vcc及Vss之輸 入信號IN且輸出具有電壓位準VPp(VIhigh)及VBB(VI|C)W)之 互補的第一及第二中間信號A及B。 第二級1175包括上拉（PMOS)電晶體1155及1165，及下拉 (NMOS)電晶1160及1170。因為自圖11之觀察中易看出並 瞭解電晶體1155、1160、1165及1170之間的各種連接，所 以為簡短起見省略對彼等連接之解釋。第二級1175接收具 有兩個電壓位準VPP及VBB之中間信號A及B且輸出具有電 壓位準VPP(VOhigh)及VBB(V0丨。〇之互補的第一及第二輸 出信號OUT及OUTB » 換言之’二級位準移位器1100中之電壓關係如下： VPP(VOhigh)>Vcc>Vss>VBB(VOl0w)。 二級位準移位器1 1 00之第五實施例與二級位準移位器 6 0 0類似，區別如下： 第一’僅存在一單個較高供應電壓VPP而非νρρι及 VPP2 ^因此，舉例而言’上拉電晶體1155之源極係接至 VPP(與圖6A之接至vpp2之上拉電晶體655相比）。 第一 ’圖6中之下拉電晶體61〇之源極係接至vss，而圖η 中之下拉電晶體1110之源極係接至反相器115〇之輸出端。 100982.doc •21 · 因此’在等待模式下’當輸入信號IN具有低電壓位準Vss 時，下拉電晶體1110之源極係接至一較高電壓（例如vpp)。 因此，下拉電晶體111〇之乂評大體為負，藉此大體減小等待 模式下流經其間之漏電流。 第三，圖6A中之上拉電晶體665之源極係接至vpp2，而 圖中之上拉電曰曰體116 5之源極係接至反相中間信號d。因 此，在主動模式下，當輸入信號IN具有高電壓位準Vcc時， 上拉電晶體1165之源極係接至一較低電壓（例如VBB)。因 此，上拉電晶體11〇5之Vgs大體為正，藉此達成主動模式下 流經其間之大體低漏電流。 圖12展示二級位準移位器12〇〇之第六實施例。位準移位 器1200接收具有兩個電壓位準Vcc及Vss之輸入信號in且輸 出具有電壓位準VPP(V〇high)及VBB(v〇i〇w)之互補的第一 及第二輸出信號OUT及OUTB，其中：VPP>Vcc ; Vcc>Vss ; 且 Vss>VBB。 一級位準移位器12〇〇之第六實施例與二級位準移位器 1100類似，區別如下： 第一’圖11中之下拉電晶體12〇〇之源極係接至VbB，而 圖12中之下拉（NMOS)電晶體1220之源極係接至輸入信號 IN。因此，在主動模式下，當輸入信號…具有高電壓位準 VCC時，下拉電晶體1220之源極係接至一較高電壓（例如 VCC)。因此’下拉電晶體體為負，藉此達成 主動模式下流經其間之大體低漏電流。 弟一’圖11中之上拉電晶體1155之源極係接至vpp，而圖 100982.doc -22· 1358202 12中之上拉（PMOS)電晶體1255之源極係接至中間信號c β 因此，在被動模式下，當輸入信號…具有低電壓位準Vss 時，上拉電晶體1255之源極係接至一較低電壓（例如Vss)〇 因此，上拉電晶體1255之Vgs大體為正，藉此達成被動模式 下流經其間之大體低漏電流。 圖13展示包括位準移位器1325及一後繼電路1375之習知 配置。在圖13之實例中，位準移位器1325及後繼電路1375 二者均以較高電壓位準VPP及較低電壓位準Vss而運作。 圖14展示包括具有低漏電流之位準移位器1425及一後繼 電路1475(例‘ 一隔離電路）之一配置之第一實施例。 位準移位器1425以較高電壓位準VPP1運作，νρρι大於後 繼電路1475之較高電壓位準VPP2。因此，在主動模式下， 當輸入《s號IN具有高電壓位準VCC時，電晶體1485及1490 之閘極均接至一較高電壓（例如Vpp 1)。 此產生兩個有利效應。第一，在主動模式下，pM〇s電晶 體1485之Vgs大體為正，藉此達成流經其間之大體低漏電 流。第二，在主動模式下，NM〇s電晶體149〇上之較高閘極 電壓促使其更快接通，從而改良電路速度。 圖15展不包括具有低漏電流之位準移位器丨525及後繼電 路1575(例如一隔離電路）之一配置之第二實施例。 位準移位器1525以較低電壓位準vbB 1運作，VBB 1小於 後繼電路1575之較低電壓位準VBB2 ^因此，在被動模式 下’當輸入仏號IN具有低電壓位準vss時，電晶體1585及 1 590之閘極均接至較低電壓（例如vbb 1)。 100982.doc •23· 1358202 此產生兩個個有利效應。第一，在被動模式下，nmos 電晶體1590之Vgs大體為負，藉此達成流經其間之大體低漏 電流。第二，在被動模式下，PM〇S電晶體1585上之低閘極 電壓促使其更快接通，從而改良電路速度。 圖16展示包括一具有低漏電流之位準移位器1625及一後 繼電路1675(例如一隔離電路）之一配置之第三實施例。 位準移位器1625以較高電壓位準VPP1及較低電壓位準 VBB1運作’ VPP1大於後繼電路1675之較高電壓位準 VPP2，VBB1小於後繼電路1675之較低電壓位準vbB2 ^因 此’在主動模^下，當輸入信號以具有高電壓位準Vcc時， 電晶體1685及1690之閘極均接至一較高電壓（例如vpP1)。 同時’在被動模式下，當輸入信號^具有低電壓位準Vss 時’電晶體1685及1690之閘極均接至較低電壓（例如VBB1)。 此產生若干有利效應。第一，在主動模式下，電晶體PM〇s 1 685之Vgs大體為正，藉此達成流經其間之大體低漏電流。 第二，在主動模式下，NMOS電晶體1690之較高閘極電壓促 使其更快接通，從而改良電路速度。第三，在被動模式下， 電晶體1690之VgS大體為負，藉此達成流經其間之大體低漏 電/’η·。第四，在被動模式下’電晶體丨6 8 5上之較低閘極電 壓促使其更快接通，從而改良電流速度。 圖17展不包括具有低漏電流之位準移位器1725及一後繼 電路1775(例如字線解碼器/驅動電路）之一配置之第四實施 例〇 位準移位器1725以較低電壓位準VBB 1運作，VBB 1低於 100982.doc -24- 1358202 置； 圖2A展示一習知高位準移位器 圖2B展示圖2A之位準移位 器； 器之輪 形； 入信號及輪出信號波 圖3A展示一習知低位準移位器； 圖3B展示圖3A之位準移位3! 形； °之輪入信號及輸出信號波 圖4展示另一習知高位準移位器. 級仅準移位器之第 圖5 A展示一展現低漏電流之 例； 實施 圖5B展不圖5A之位準移位器之給 〈輸入信號及輪出 形； 信 號波 圖6 A展示一展現低漏電流之二級位準 例； 圖6B展示圖6A之位準移位器 形； 移位器之第二 之輪入信號及輪出信 圖7展示展現低漏電流之一級位準移彳„ * ** 圖8展示展現低漏電流之一級位準移位号之第 圖9展示一展現低漏電流之二級位準移彳立_ 益之第 例； 圖10展示一展現低漏電流之二級位準移位 例； 圖11展示一展現低漏電流之二級位準移位 例； 實施 號波 施例； 施例； ^•實施 器之第四實 器之第五實 施 施 100982.doc -26· 1358202 圖12展示-展現低漏電流之二級位準移位器之第六實施 例； 圖13展示一包括一位準移位一銘 卞β饥盗及一後繼電路之習知配 置； 圖U展示一包括一具有低漏電流之位準移位器及一後繼 電路的一配置之第一實施例； 圖1 5展示一包括一具有低漏電流之位準移位器及一後繼 電路的一配置之第二實施例； 圖16展示一包括一具有低漏電流之位準移位器及一後繼 電路的一配置之第三實施例； 圖17展示一包括一具有低漏電流之位準移位器及一後繼 電路的一配置之第四實施例。 .【主要元件符號說明】 110' 120 電路 200、300、400、500、600、 位準移位器 700、800 ' 900、1000 ' 1100 1325、1425、1525、1625、 上拉（PMOS)電晶體 1725 、 205 、 215 、 315 、 505 、 515 、 555 、 565 、 605 、 615 、 655 、 665 ' 715 、 805 、 815 、 905 、 915 、 955 、 1005 、 1105 、 1155 、 1165 、 1255 210、220、410、510、515、 下拉（NMOS)電晶體 520 ' 560、570、610 ' 620、 100982.doc -27- 1358202 655 ' 660 ' 670 ' 710、720、 810、820、910、920 ' 960、 970 、 1060 ' 1110 、 1120 、 1160 、 1170 、 1200 、 1220 525 、 625 、 925 、 1125 、 1325 、 1777 250、450 ' 550、650 ' 750、 850、950、1050、1150

575 、 675 、 975 ' 1779 1375 、 1475 、 1575 、 1675 、 1775 1485 、 1490 、 1585 、 1590 ' 1685 ' 1690 、 1785 、 1790 ' 1793 ' 1795 VCC、VBB、VBB1、VBB2、

Vss、VPP1、VPP2、VPP

IN

A、B、C

OUT、OUTB

D 第一級 反相器 第二級 後繼電路 電晶體 電壓位準 輸入信號 中間信號 輸出信號 反相中間信號 100982.doc -28-

Claims (1)

1358202 月） 第094114789號專利申請案 - 中文申請專利範圍替換本(100年7 十、申請專利範圍： 1. 一種電壓位準移位電路，其包含： 一第一級’其接收一具有電壓位準vcc及Vss之輸入信 號，其中VcOVss ’且其輸出互補的第一及第二中間信 號，其中互補的該第一及該第二中間信號具有電壓位準 vihigh及 VIlow ’其中 vIhigh>VIi〇w ;及 一第二級，其接收該第一及該第二中間信號，且其輸 出互補的第一及第二輸出信號，其中互補的該第一及該 第一輸出信號具有電壓位準V〇high及v〇1〇w，其中 vohigh>volow，其中 VIhigh>v〇high 或 VIi〇w<v〇丨⑽且其中 V〇high>VCC且 V〇i〇w<VsS。 2. 如請求項i之電路，其中Vlhigh=Vcc，且其中vi|〇w<v〇i〇w。 3. 如請求項2之電路’其中該第二級包含： 一第一 NM0S電晶體，其具有一接收該第一中間信號之 閘極，且具有一連接至一參考電位v〇i()w之源極； 一第二NM0S電晶體，其具有一接收該第二中間信號之 閘極，且具有一連接至該參考電位¥〇1(^之源極； 一第一PM0S電晶體，其具有一連接至該第：NM〇s電 晶體之汲極的閘極、一連接至一第二參考電位v〇high之源 極，及一連接至該第一NM0S電晶體之汲極的汲極；及 一第一 PMOS電晶體，其具有一連接至該第一 NM〇s電 晶體之該汲極的閘極、一連接至該第二參考電位 之源極，及一連接至該第二NM0S電晶體之該汲極的汲 極。 100982-1000722.doc 1358202 4. 如請求項3之電路，其中該第一級包含： 一第三PMOS電晶體，其具有一接收該輸入信號之閘 極、一連接至一第三參考電位VIhigh之源極，及一連接至 該第二NMOS電晶體之該閘極的汲極； 一反相器，其具有一連接至該第三PMOS電晶體之該閘 極的輸入端； 一第四PMOS電晶體，其具有一連接該反相器之一輸出 端之閘極、一連接至該第三參考電位VIhigh之源極，及一 連接至該第一 NM0S電晶體之該閘極的汲極； 一第三NM0S電晶體，其具有一連接至第四PMOS電晶 體之汲極的閘極，具有一連接至一第四參考電位VIlow之 源極，且具有一連接至該第三PMOS電晶體之該汲極的汲 極；及 一第四NMOS電晶體，其具有一連接至該第三PMOS電 晶體之該汲極的閘極，且具有一連接至該第四參考電位 VI1()W之源極，且具有一連接至該第四PMOS電晶體之該汲 極的汲極。 5. 如請求項1之電路，其中VIi〇w=Vss，且其中VIhigh>VOhigh。 6. 如請求項5之電路，其中該第二級包含： 一第一 PMOS電晶體，其具有一接收該第一中間信號之 閘極，且具有一連接至一參考電位VOhigh之源極； 一第二PMOS電晶體，其具有一接收該第二中間信號之 閘極，且具有一連接至該參考電位VOhigh之源極； 一第一NMOS電晶體，其具有一連接至該第二PMOS電 100982-1000722.doc 1358202 晶體之該汲極的閘極、一連接至一第二參考電位vo1()w之 源極，及一連接至該第一 PMOS電晶體之該汲極的汲極； 及 一第二NMOS電晶體，其具有一連接至該第一 PMOS電 晶體之該汲極的閘極、一連接至該第二參考電位V0lc)w之 源極，及一連接至該第二PMOS電晶體之該汲極的汲極。 7. 如請求項6之電路，其中該第一級包含： 一第三NM0S電晶體，其具有一接收該輸入信號之閘 極、一連接至一第三參考電位VI1()W之源極，及一連接至 該第二PMOS電晶體之該閘極的汲極； 一反相器，其具有一連接至該第三NM0S電晶體之該閘 極的輸入端； 一第四NM0S電晶體，其具有一連接該反相器之一輸出 端的閘極、一連接至該第三參考電位VIl0W之源極，及一 連接至該第一 PMOS電晶體之該閘極的汲極； 一第三PMOS電晶體，其具有一連接至該第四PMOS電 晶體之該汲極的閘極，具有一連接至一第四參考電位 VIhigh之源極，且具有一連接至該第三NM0S電晶體之該 汲極的汲極；及 一第四PMOS電晶體，其具有一連接至該第三NM0S電 晶體之該汲極的閘極，且具有一連接至該第四參考電位 VIhigh之源極，且具有一連接至該第四NM0S電晶體之該 及極的汲極。 8. 一種電壓位準移位電路，其包含： 100982-1000722.doc 1358202 一第一 PMOS電晶體，其具有一接收一具有電壓位準 Vcc及Vss之輸入信號之閘極，其中Vcc>Vss，具有一連接 至一第一節點之源極，且具有一連接至一第一輸出節點 之汲極； 一反相器，其具有一連接至該第一 PMOS電晶體之該閘 極之輸入端； 一第二PMOS電晶體，其具有一連接至該反相器之一輸 出端之閘極；具有一連接至一第二節點之源極，且具有 一連接至一第二輸出節點之汲極； 一第一NM0S電晶體，其具有一連接至該第二PMOS電 晶體之該汲極的閘極，具有一連接至一第一參考電位 VBB之源極，其中VBB<Vss，且具有一連接至該第一 PM0S電晶體之該汲極的汲極；及 一第二NMOS電晶體，其具有一連接至該第一 PMOS電 晶體之該汲極的閘極，具有一連接至該第一參考電位 VBB之源極，且具有一連接至該第二PMOS電晶體之該汲 極的汲·極， 其中（a)該第二節點係連接至該苐一 PMOS電晶體之該 閘極，且（b)該第一節點係連接至該第二PMOS電晶體之該 閘極。 9.如請求項8之電路，其中該第一及該第二PMOS電晶體、 該反相器及該第一及該第二NMOS電晶體組成該電路之 一第一級，且其中該電路進一步包括一第二級，其包含： 一第三NMOS電晶體，其具有一連接至該第一級之該第 100982-1000722.doc -4- —輪出節點的閘極，具有一連接至一第三節點之源極， 且具有一連接至一第三輸出節點之汲極； 一第四NM0S電晶體，其具有一連接至該第一級之該第 二輪出節點的閘極，具有一連接至一第四節點之源極， 且具有一連接至一第四輸出節點之汲極； 第一PMOS電晶體，其具有一連接至該第四nm〇s電 晶體之該汲極的間極，具有—連接至—第三參考電位vpp 曰 '、極其中VPP>Vcc ’且具有一連接至該第三應⑽電 晶體之該汲極的汲極；及 第四PMOS電晶體，其具有一連接至該第三nm〇s電 晶體之該汲極的閘極’具有—連接至該第三參考電位vpp 之源極’且具有—連接至該第四顧〇8電晶體之該没極的 >及極。 10. 11. 12. 13. 月长項9之電路’其中該第三節點係連接至該第一參考 電4 BB且其中该第四節點係連接至該第三NM〇s電晶 體之該閘極。 如請求項1〇之電路，其中’在該第一級中，該第二節點 係連接至該第-PM_晶體之該閘極，^第—節點係 連接至一第二參考電位Vcc。 如請求項9之電路，其中該第三節點係連接至該第四 NMOS電晶體之該閘極，且其中該第四節點錢接至該第 三NMOS電晶體之該閘極。 如請求们2之電路’其中，在該第一級中，⑷該第二節 .占係連接至4第一 PM〇s電晶體之該閘極，且⑼該第一節 100982-1000722.doc 1358202 點係連接至該第二PMOS電晶體之該閘極。 14. 一種電壓位準移位電路，其包含： 一第一 NMOS電晶體，其具有一接收具有電壓位準Vcc 及Vss之一輸入信號之閘極，其中Vcc>Vss，具有一連接 至一第一節點之源極，且具有一連接至一第一中間節點 之汲極； 一反相器，其具有一連接至該第一 NMOS電晶體之該閘 極之輸入端，且具有一連接至該第一節點之輸出端； 一第二NMOS電晶體，其具有一連接至該反相器之一輸 出端的閘極，具有一連接至一第二節點之源極，且具有 一連接至一第二中間節點之汲極； 一第一PM0S電晶體，其具有一連接至該第二NMOS電 晶體之該汲極的閘極，具有一連接至一第一參考電位VPP 之源極，其中VPP>Vcc，且具有一連接至該第一 NMOS電 晶體之該汲極的汲極； 一第二PM0S電晶體，其具有一連接至該第一 NMOS電 晶體之該汲極的閘極，具有一連接至該第一參考電位VPP 之源極，且具有一連接至該第二NMOS電晶體之該汲極的 汲極； 一第三PM0S電晶體，其具有一連接至該第一中間節點 之閘極，具有一連接至一第三節點之源極，且具有一連 接至一第一輸出節點之汲極； 一第四PM0S電晶體，其具有一連接至該第二中間節點 之閘極，具有連接至該第一中間輸出節點之源極，且具 100982-1000722.doc -6- 1358202 有一連接至一第二輸出節點之汲極； 一第二NMOS電晶體，其具有一連接至該第四pM〇s電 晶體之該汲極的閘極，具有一連接至一第二參考電位 VBB之源極，其中VBB<Vss，且具有一連接至第spM〇s 電晶體之該汲極的汲極；及 一第四NMOS電晶體’其具有一連接至該第三;?]^〇8電 晶體之該汲極的閘極，具有一連接至該第二參考電位 VBB之源極，且具有一連接至第四？]^〇8電晶體之該汲極 的〉及極。 15. 16. 17. 18. 19. 如請求項14之電路，其中該第二節點係連接至該第二參 考電位VBB。 如請求項14之電路，其中該第二節點係連接至該第一 NMOS電晶體之該閘極。 如請求項14之電路’其中該第三節點係連接至該第二中 間節點。 如蜎求項14之電路，其中該第三節點係連接至第一參考 電位VPP。 種用於位準移位之電路，其包含： 第電壓位準移位電路，其接收一具有電壓位準Vcc 及Vss之輸入仏唬，其中Vcc>Vss，且其輸出一具有電壓 位準VIhigh及·νιΐ0'ν之巾間信號，其中VIhi^>VIi。* ;及 第一電壓位準移位電路，其接收來自該第一電壓位 準移位電路之該中間信號，且其輸出一具有電壓位準 〜及v〇low之輸出信號，其中v〇high>v〇i〇w， 100982·丨 〇〇〇722.doc 1358202 其中（a)VIhigh>V〇high ’ 且（b)VI|0W< V0low。 20. 如請求項19之電路，其中該字線解碼器包含： 一第一 NMOS電晶體，其具有一接收該第一中間信號之 閘極，且具有一連接至一第一參考電位V01()W之源極； 一第一 PMOS電晶體，其具有一接收該第一中間信號之 閘極，且具有一連接至一第二參考電位VIhigh之源極； 第二及第三NMOS電晶體連接於該第一NMOS電晶體之 該汲極與該第一 PMOS電晶體之該汲極之間，該第二及第 三NMOS電晶體之每一者均接收該記憶體電路之一相應 位址線。 21. 如請求項20之電路，其中該第一電壓位準移位電路包含： 一第二PMOS電晶體，其具有一接收該輸入信號之閘 極，及一連接至該第二參考電位VIhigh之源極； 一反相器，其具有一連接至該第二PMOS電晶體之該閘 極之輸入端； 一第三PMOS電晶體，其具有一連接該反相器之一輸出 端之閘極、一連接至該第三參考電位VIhigh之源極，及一 連接至該第一 NMOS電晶體之該閘極及該第一 PMOS電晶 體之該閘極的汲極； 一第五NMOS電晶體，其具有一連接至該第三PMOS電 晶體之該汲極的閘極，具有一連接至一第三參考電位 VII()W之源極，且具有一連接至該第二PMOS電晶體之該汲 極的汲極；及 一第六NMOS電晶體，其具有一連接至該第二PMOS電 100982-1000722.doc 1358202 晶體之該㈣的閘極’且具有—連接至該第三參考電位 VI〗。*之源極，且具有一連接至該第三pM〇s電晶體之該汲 極的沒極。 22. 23. 24. 如請求項21之電路，推—半々A ^ 進 乂包含一耦接至該字線解碼器 之一輪出端之字線驅動器。 如-月求項22之電路，其中該字線驅動器包含： 第七NMOS電晶體，其具有一連接至該第一 pM〇s電 晶體之該汲極的閘肖，且具有一連帛至該第一參考電位 V 〇 1。W之源極；及 第四PMOS電晶體，其具有一連接至該第一 pM〇s電 晶體之該汲極的閘極、一連接至一第四參考電位v〇^gh 之源極，及一連接至該第一NM〇s電晶體之該汲極的汲 ° 一種位準移位—輸入信號之方法，其包含： 在一位準移位電路之一第一級處接收一具有電壓位準 Vcc及Vss之輪入信號，其中vcc>Vss ; 自該第一級輸出互補的第一及第二中間信號，其中互 補的該第—及該第二中間信號具有電壓位準VIhigh及 vilow ’其中 vlhigh>VIi〇w ;及 在該位準移位電路之一第二級處接收該第一及第二中 間信號；及 自該第二級輸出互補的第一及第二輸出信號，其中互 補的該第一及該第二輸出信號具有電壓位準^仏…及 V0— ’ 其中 V〇high>V〇l0W ，其中 Vlhigh>v〇high 或 100982-1000722.doc • 9 · Π58202 VI|〇w<V〇low，且其中 VOhigh>Vcc 且 V〇low<Vss。 25. 一種產生一用於一記憶體電路之字線之方法，其包含： 在一位準移位電路處接收一具有電壓位準Vcc及Vss之 輸入信號，其中Vcc>Vss ; 自該位準移位電路輸出一第一中間信號，其中該第一 中間信號具有電壓位準vihigh& vilow，其中VIhigh>VIlow ; 在一子線解碼器處接收該第一中間信號； 自該字線解碼器輸出一第二中間信號，其中該第二中 間信號具有電壓位準VIhigh及v〇low ; 在一子線驅動器處接收該第二中間信號； 自該字線驅動器輸出一字線信號，其中該字線信號具 有電壓位準V〇high及vo1()w， 其中 V〇high>VO丨。w ’其中 VIhigh>v〇high，其中 VIi〇w< V〇l〇w ’ 且其中 V〇high〉Vcc且 V〇i〇w<Vss。 100982-1000722.doc