[go: up one dir, main page]

KR100815177B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100815177B1
KR100815177B1 KR1020060068123A KR20060068123A KR100815177B1 KR 100815177 B1 KR100815177 B1 KR 100815177B1 KR 1020060068123 A KR1020060068123 A KR 1020060068123A KR 20060068123 A KR20060068123 A KR 20060068123A KR 100815177 B1 KR100815177 B1 KR 100815177B1
Authority
KR
South Korea
Prior art keywords
signal
level
shield line
controlling
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020060068123A
Other languages
English (en)
Other versions
KR20080008644A (ko
Inventor
도창호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060068123A priority Critical patent/KR100815177B1/ko
Priority to TW095149900A priority patent/TWI332260B/zh
Priority to US11/647,350 priority patent/US7764106B2/en
Priority to JP2007020147A priority patent/JP4914232B2/ja
Priority to CN2007101008335A priority patent/CN101110258B/zh
Priority to CN2012100119401A priority patent/CN102543155A/zh
Publication of KR20080008644A publication Critical patent/KR20080008644A/ko
Application granted granted Critical
Publication of KR100815177B1 publication Critical patent/KR100815177B1/ko
Priority to US12/797,342 priority patent/US7940109B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0284—Arrangements to ensure DC-balance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 이웃한 배선의 전압레벨의 변동에도 쉴드라인의 전압레벨을 안정적으로 유지시킬 수 있는 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 본 발명은 신호의 전달을 위해 배치된 노멀라인; 상기 노멀라인의 이웃에 배치된 쉴드라인; 전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호를 입력받아 상기 전원전압 레벨과 상기 접지전압 레벨보다 소정 레벨 낮은 저전압 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 상기 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로; 및 상기 쉴드라인을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부를 구비하는 반도체 장치를 제공한다.
반도체, 커플링 캐패시터, 쉴드 라인, 어택 라인, 레벨쉬프터.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도1은 라인간 커플링 캐패시터를 나타내는 도.
도2는 도1의 커플링 캐패시터에 의해 생기는 문제점을 나타내는 도.
도3은 본 발명의 바람직한 제1 실시예에 따른 반도체 장치를 나타내는 회로도.
도4는 도3의 로우레벨 쉬프터를 나타내는 회로도.
도5는 도3에 도시된 반도체 장치의 동작을 나타내는 파형도.
도6은 본 발명의 바람직한 제2 실시예에 따른 반도체 장치를 나타내는 회로도.
도7은 도5의 하이레벨 쉬프터를 나타내는 회로도.
도8은 도6에 도시된 반도체 장치의 동작을 나타내는 파형도.
도9는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
S, Sa, Sb, : 쉴드라인 A1,A2 : 어택라인
VPP : 고전압 VBB : 저전압
VDD : 전원전압 VSS : 접지전압
M1 ~ M8 : 모스트랜지스터 MP1 ~ MP7 : 피모스트랜지스터
MN1 ~ MN7 : 앤모스트랜지스터
본 발명은 반도체 장치에 관한 것으로, 특히 쉴드라인을 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 다수의 데이터를 저장하기 위한 반도체 장치이다. 반도체 메모리 장치는 다수의 데이터를 저장하고 있는 데이터 저장영역과, 데이터 저장영역에 있는 데이터를 효과적으로 억세스하기 위한 주변영역으로 크게 나눌 수 있다. 데이터 저장영역에는 다수의 데이터를 저장하기 위한 다수의 단위셀이 배치된다. 주변영역은 데이터 저장영역에 있는 데이터를 전달받아 외부로 출력하기 위한 데이터 출력회로와 외부에서 전달되는 데이터를 데이터 저장영역으로 전달하기 위한 데이터 입력회로와, 데이터의 억세스되는 위치를 지정하기 위한 어드레스를 입력받는 어드레스 입력회로가 배치된다. 또한 주변영역은 이들 회로가 원활하게 동작할 수 있는 정보를 저장하고 있는 모드레지스터를 구비한다. 예를 들어 한번의 데이터 억세스시에 출력되는 데이터의 수를 나타내는 버스트 랭스(Burst Length)나 어드레스가 입력되고 난 이후 데이터가 출력될 때까지의 타이밍을 나타내는 카스 레이턴시(Cas Latency)등에 관한 정보를 모드레지스터가 저장하고 있는 것이다.
반도체 메모리 장치에서 데이터 입력회로. 데이터 출력회로 및 어드레스 입력회로는 데이터 억세스 동작시에 계속해서 동작을 하는 회로이다. 반면에 레지스터와 같은 회로는 데이터 억세시 마다 동작하는 것이 아니라, 반도체 메모리 장치가 동작 초기에 해당되는 정보를 셋팅할 때에만 동작하게 된다. 따라서 모드레지스터와 관련된 배선은 한번 하나의 레벨로 지정되면 데이터를 억세스하는 동작을 수행할 때에는 거의 변하지 않는 특징이 있다.
반도체 메모리 장치는 효과적으로 내부 회로 및 배선을 배치시키기 위해, 전술한 특성을 가진 배선들을 다른 배선들의 쉴드(Shield)배선으로 사용한다. 그러나, 이러한 쉴드배선이 보호를 받는 배선의 전압레벨 움직임으로 인해 역으로 영향을 받아 에러를 유발하는 문제가 발생되고 있다. 쉴드배선의 보호를 받는 배선의 레벨 천이에 의해 쉴드배선이 영향을 받아 원래 유지해야 할 레벨을 유지하지 못하고 반대의 레벨로 천이되어 버리는 것이다.
도1은 라인간 커플링 캐패시터를 나타내는 도이다.
도1을 참조하여 살펴보면, 쉴드배선(S)과 쉴드배선의 보호를 받는 배선(A1,A2)과, 그 사이에 커플링 캐패시터(Cc1,Cc2)가 존재한다. 또한 기생 캐패시터(Csb)가 쉴드배선(S)과 기판 사이에 존재하게 된다. 이 때 배선(A1,A2)들의 전압레벨이 접지전압 레벨에서 전원전압 레벨로 상승하게 되면 그 가운데 배치된 쉴드 라인(S)은 ΔVc 만큼 상승하게 되는 것이다. 이 때 상승한 레벨이 쉴드라인과 연결된 회로의 동작에 영향을 미치게 되어 정해진 레벨이 아닌 다른 레벨의 신호가 쉴드라인(S)을 통해 출력될 수 있는 것이다. 도1에 도시된 수식은 배선(A1,A2)에 어떠한 전하도 추가로 유입되지 않은 상황을 예정한 것이다. 실제 반도체 메모리 장치에서는 배선(A1,A2)을 구동하는 드라이버가 존재하므로, 배선(A1,A2)의 변동폭은 배선(A1,A2)을 구동하는 드라이버의 드라이빙 능력 및 배선 저항에 따라 다르게 나타날 수 있다.
도2는 도1의 커플링 캐패시터에 의해 생기는 문제점을 보다 자세히 나타내는 도이다.
도2를 참조하여 살펴보면, 신호 출력부(10)에서 출력되는 신호를 신호 입력부(20)로 전달하기 위한 쉴드라인(S)이 배치되어 있다. 쉴드라인(S)을 통해 전달되는 신호는 메모리 장치가 초기 셋팅될 때에 필요한 신호와 같이 한번 셋팅 되면 거의 변하지 않는 신호이다. 따라서 메모리 장치가 데이터 억세스 동작을 하는 노멀 모드에서는 쉴드라인(S)에 인가된 신호의 레벨은 한번 정해진 후 변하지 않는다.
여기서 쉴드라인(S)가 로우레벨로 유지되고 있다고 가정하자. 쉴드라인(S)에 이웃한 배선(A1,A2)으로는 계속해서 신호가 전달되고 있다. 배선(A1,A2)에 의해 전달되는 신호가 접지전압 레벨에서 전원전압 레벨로 상승하게 되면 커플링 효과에 의해 쉴드라인(S)의 전압레벨이 ΔVb 만큼 상승하게 된다. 이 때 상승한 ΔVb 만큼의 전압레벨이 신호 입력부(20)의 모스트랜지스터의 문턱전압 보다 높아지게 되면 모스트랜지스(MN2)가 턴온된다. 모스트랜지스터(MN2)가 턴온되면, 노드(N2)의 레벨 이 하이레벨에서 로우레벨로 천이가 된다. 이는 정상적인 셋팅된 신호가 잘못된 레벨로 변하는 것을 의미하기 때문에 반도체 메모리 장치의 동작에 에러를 유발시킬 수 있다.
쉴드라인(S)의 전압레벨이 하이레벨로 유지되고 있는 경우도 같은 상황이 발생할 수 있다. 이 경우에 배선(A1,A2)의 전압레벨이 하이레벨에서 로우레벨로 떨어지는 경우에 쉴드라인(S)의 전압레벨이 하이레벨에서 ΔVb 만큼 하강할 수 있는 것이다. ΔVb 만큼 하강한 전압레벨 때문에 모스트랜지스터(MP2)가 턴온되면 노드(N2)의 레벨이 로우레벨에서 하이레벨로 천이될 수 있는 것이다. 이 역시 정상적인 셋팅된 상태에서 신호가 잘못된 레벨로 변하는 것을 의미하기 때문에 반도체 메모리 장치가 정상적인 동작을 하지 못하고 에러를 유발할 수 있다. 이 문제를 해결하기 위해서는 쉴드라인을 신호라 전달되지 않는 더미 라인으로 구성하여야 하는데, 이럴 경우에는 회로의 면적이 증가되는 문제점이 생긴다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 이웃한 배선의 전압레벨의 변동에도 쉴드라인의 전압레벨을 안정적으로 유지시킬 수 있는 반도체 장치를 제공함을 목적으로 한다.
본 발명은 신호의 전달을 위해 배치된 노멀라인; 상기 노멀라인의 이웃에 배 치된 쉴드라인; 전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호를 입력받아 상기 전원전압 레벨과 상기 접지전압 레벨보다 소정 레벨 낮은 저전압 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 상기 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로; 및 상기 쉴드라인을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부를 구비하는 반도체 장치를 제공한다.
또한, 본 발명은 신호의 전달을 위해 배치된 노멀라인; 상기 노멀라인의 이웃에 배치된 쉴드라인; 전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호를 입력받아 상기 전원전압 레벨보다 높은 레벨의 고전압과 상기 접지전압 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 상기 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로; 및 상기 쉴드라인을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부를 구비하는 반도체 장치를 제공한다.
또한, 본 발명은 신호의 전달을 위해 배치된 노멀라인; 상기 노멀라인의 이웃에 배치된 쉴드라인; 전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호를 입력받아 상기 전원전압 레벨보다 소정 레벨 높은 고전압 레벨과 상기 접지전압 레벨보다 소정 레벨 낮은 저전압 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 상기 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로; 및 상기 쉴드라인을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부를 구비하는 반도체 장치를 제공한다.
또한, 본 발명은 접지전압 레벨을 유지하는 제어신호를 생성하는 단계; 상기 제어신호를 이용하여 쉴드라인의 전압레벨을 상기 접지전압보다 소정레벨이 낮은 저전압 레벨로 드라이빙하는 단계; 및 상기 쉴드라인의 드라이빙된 상태를 이용하여 신호를 전달하는 단계를 구비하는 반도체 장치의 구동방법을 제공한다.
또한, 본 발명은 전원전압 레벨을 유지하는 제어신호를 생성하는 단계; 상기 제어신호를 이용하여 쉴드라인의 전압레벨을 상기 전원전압보다 소정레벨이 높은 저전압 레벨로 드라이빙하는 단계; 및 상기 쉴드라인의 드라이빙된 상태를 이용하여 신호를 전달하는 단계를 구비하는 반도체 장치의 구동방법을 제공한다.
또한, 본 발명은 전원전압 레벨과 접지전압 레벨을 스윙하는 입력신호를 생성하는 단계; 상기 입력신호를 이용하여 상기 전원전압 보다 소정레벨 높은 고전압레벨과 상기 접지전압 레벨보다 소정레벨 낮은 저전압 레벨을 스윙하는 드라이빙 신호로 레벨 쉬프팅하는 단계; 상기 드라이빙 신호를 이용하여, 쉴드라인을 드라이빙하는 단계; 및 상기 쉴드라인의 드라이빙된 상태를 이용하여 신호를 전달하는 단계를 구비하는 반도체 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 제1 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 신호의 전달을 위해 배치된 노멀라인(A1,A2)와, 노멀라인(A1,A2)의 이웃에 배치된 쉴드라인(Sb) 과, 전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호(N1)를 입력받아 전원전압 레벨과 상기 접지전압 레벨보다 소정 레벨 낮은 저전압 레벨(VBB) 사이를 스윙하는 출력신호로 쉬프팅하여, 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로(110)와, 쉴드라인(Sb)을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부(120)를 구비한다. 노멀라인(A1,A2)은 쉴드라인(Sb)의 일측 이웃한 영역과 타측 이웃한 영역에 각각 배치된다.
레벨 쉬프팅 회로(110)는 입력신호의 레벨을 전원전압(VSS)과 저전압(VBB) 레벨 사이를 스윙하도록 레벨 쉬프팅하는 로우 레벨 쉬프터(111)와, 로우레벨 쉬프터(111)에 의해 레벨 쉬프팅된 신호를 이용하여 쉴드라인(Sb)을 통해 드라이빙하기 위한 드라이버(112)를 구비한다.
드라이버(112)는 일측이 전원전압 공급단(VDD)에 접속되며, 레벨쉬프터(111)의 출력을 게이트로 인가받는 피모스트랜지스터(MP3)와, 일측이 피모스트랜지스터(MP3)의 타측에 접속되며, 게이트로 레벨쉬프터(111)의 출력을 입력받고, 타측이 저전압 공급단(VBB)에 접속된 앤모스트랜지스터(MN3)를 구비한다.
신호 입력부(120)는 쉴드라인(Sb)을 통해 전달되는 신호를 이용하여 출력노드(N2)를 풀다운하기 위한 풀다운용 모스트랜지스터(MN4)를 구비한다. 저전압(VBB)은 접지전압(VSS)보다 모스트랜지스터(MN4)의 문턱전압 이상의 레벨만큼 낮은 것을 특징으로 한다.
쉴드라인(Sb)은 반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인을 주로 사용한다. 반도체 메모리 장치의 경우에, 액티브 동 작과 프리차지 동작, 라이트/리드동작 리프레쉬 동작이 수행될 때에 그 위상이 변화하지 않고 일정한 레벨을 유지하는 신호가 지나가는 라인이 쉴드라인으로 적용될 수 있다. 예를 들어 반도체 메모리 장치의 경우에는, 쉴드라인(Sb)을 통해 전달되는 신호는 반도체 메모리 장치의 버스트 길이(burst length)를 제어하는 신호, 카스레이턴시(Cas latency)를 제어하는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT(On die terminal)를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호등이 될 수 있다.
또한, 레벨 쉬프트(111)의 위치는 드라이버(112)의 앞단에 위치할 수도 있으나, 다른 위치에 위치할 수도 있다. 예를 들어 여러 신호를 디코딩하여 쉴드라인에 인가된 신호가 생성되는 경우에, 디코딩 전의 신호를 레벨 쉬프팅하기 위해 레벨 쉬프터를 디코더(미도시)의 앞단에 배치시킬 수도 있다. 이 경우에는 디코더가 레벨 쉬프터의 출력신호를 디코딩하고, 디코딩되어 출력되는 신호가 쉴드라인으로 전달되게 된다.
또한 여기서의 저전압(VBB)은 반도체 메모리 장치의 경우에는 접지전압보다 낮은 레벨을 유지하는 벌크전압으로 사용되는 전압을 그대로 사용할 수도 있다. 이 경우는 별도의 저전압(VBB)를 생성하기 위한 생성부를 구비할 필요가 없게 된다.
도4는 도3의 로우레벨 쉬프터를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 로우 레벨 쉬프터(111)는 일측이 전원전압 공급단에 접속되고, 입력신호(IN)를 게이트 입력받는 피모스트랜지스터(M1)와, 입력신 호(IN)를 입력단을 통해 입력받는 인버터(I3)와, 일측이 전원전압 공급단(VDD)에 접속되고, 인버터(I3)의 출력을 게이트로 입력받는 피모스트랜지스터(M2)와, 일측이 피모스트랜지스터(M1)의 타측에 접속되고, 게이트가 피모스트랜지스터(M2)의 타측에 접속되며, 타측은 저전압(VSS)이 공급되는 저전압 공급단에 접속되는 앤모스트랜지스터(M3)와, 일측이 피모스트랜지스터(M2)의 타측에 접속되고, 게이트가 상기 피모스트랜지스터(M1)의 타측에 접속되며, 타측은 저전압 공급단에 접속되는 앤모스트랜지스터(M4)를 구비한다.
도5는 도3에 도시된 반도체 장치의 동작을 나타내는 파형도이다. 도3 내지 도6을 참조하여 본 실시예에 따른 반도체 장치의 동작을 살펴본다.
먼저 도5의 좌측에 도시된 파형도를 참조하면, 쉴드라인이 접지전압레벨로 유지되고 있으면, 이웃한 배선(A1,A2)을 통과하는 신호 변화에 따라 노드(N2)가 원하지 않는 방향으로 변화하여 에러를 유발할 수 있다.
그러나, 도5의 우측에 도시된 파형도와 같이, 본 실시예에 따른 반도체 장치는 쉴드라인에 로우레벨의 신호가 유지되는 경우에 접지전압(VSS) 레벨로 유지시키는 것이 아니라 저전압(VBB) 레벨로 유지시킨다. 여기서 저전압은 접지전압 레벨(VSS)에서 신호 입력부(120)를 구성하는 모스트랜지스터(MN4)의 문턱전압 보다 더 낮은 레벨을 유지하면 된다.
쉴드라인(Sb)에 인가되는 전압레벨이 이웃한 배선(A1,A2)를 통과하는 신호의 천이에 의해 ΔVb 만큼 상승한다고 하더라도, 저전압(VBB) 레벨에서 ΔVb 만큼 상승하기 때문에 신호 입력부(120)의 모스트랜지스터(MN4)는 원하지 않는 타이밍에 턴온되지 않는다. 따라서 커플링 효과에 의해 쉴드라인(Sb)의 전압레벨이 변동되어도, 결국 노드(N2)를 통해 전달되는 신호는 원래의 상태를 유지하게 된다. 즉 노드(N2)는 전원전압레벨을 유지하게 되는 것이다.
도6은 본 발명의 바람직한 제2 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 신호의 전달을 위해 배치된 노멀라인(A1,A2)과, 노멀라인(A1,A2)의 이웃에 배치된 쉴드라인(Sb)와, 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이를 스윙하는 입력신호(N1)를 입력받아 전원전압(VDD) 레벨보다 높은 레벨의 고전압(VPP)과 접지전압(VSS) 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 쉴드라인(Sb)을 통해 출력하기 위한 레벨 쉬프팅 회로(210)와, 쉴드라인(Sb)을 통해 전달되는 신호를 출력노드(N2)로 전달하기 위한 신호입력부(220)를 구비한다.
레벨 쉬프팅 회로(210)는 입력신호(IN)의 레벨을 고전압(VPP)과 접지전압 레벨 사이를 스윙하도록 하는 하이 레벨 쉬프터(211)와, 하이 레벨 쉬프터(211)에 의해 레벨 쉬프팅된 신호를 이용하여 쉴드라인을 통해 드라이빙하기 위한 드라이버(210)를 구비한다.
드라이버(212)는 일측이 전원전압 공급단(VDD)에 접속되며, 레벨쉬프터(211)의 출력을 게이트로 인가받는 피모스트랜지스터(MP4)와, 일측이 피모스트랜지스터(MP3)의 타측에 접속되며, 게이트로 레벨쉬프터(211)의 출력을 입력받고, 타측이 접지전압 공급단(VSS)에 접속된 앤모스트랜지스터(MN5)를 구비한다.
신호 입력부(220)는 쉴드라인(Sb)을 통해 전달되는 신호를 이용하여 출력노드(N2)를 풀업하기 위한 풀업용 모스트랜지스터(MP5)를 구비한다. 고전압(VPP)은 접지전압(VSS)보다 모스트랜지스터(MP5)의 문턱전압 이상의 레벨만큼 높은 것을 특징으로 한다.
쉴드라인(Sb)은 반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인을 주로 사용한다. 반도체 메모리 장치의 경우에, 액티브 동작과 프리차지 동작, 라이트/리드동작 리프레쉬 동작이 수행될 때에 그 위상이 변화하지 않고 일정한 레벨을 유지하는 신호가 지나가는 라인이 쉴드라인으로 적용될 수 있다. 예를 들어 반도체 메모리 장치의 경우에는, 쉴드라인(Sb)을 통해 전달되는 신호는 반도체 메모리 장치의 버스트 길이(burst length)를 제어하는 신호, 카스레이턴시(Cas latency)를 제어하는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT(On die terminal)를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호등이 될 수 있다.
여기서 레벨 쉬프트(211)의 위치는 드라이버(212)의 앞단에 위치할 수도 있으나, 다른 위치에 위치할 수도 있다. 예를 들어 여러 신호를 디코딩하여 쉴드라인에 인가된 신호가 생성되는 경우에, 디코딩 전의 신호를 레벨 쉬프팅하기 위해 레벨 쉬프터를 디코더(미도시)의 앞단에 배치시킬 수도 있다. 이 경우에는 디코더가 레벨 쉬프터의 출력신호를 디코딩하고, 디코딩되어 출력되는 신호가 쉴드라인으로 전달되게 된다.
또한 여기서의 고전압(VPP)은 반도체 메모리 장치의 경우에는 전원전압보다 높은 레벨을 유지하는 워드라인 활성화 전압을 그대로 사용할 수도 있다. 이 경우는 별도의 고전압(VPP)를 생성하기 위한 생성부를 구비할 필요가 없게 된다.
도7은 도5의 하이레벨 쉬프터를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 하이 레벨 쉬프터(211)는 일측이 접지전압 공급단에 접속되고, 입력신호(N1)를 게이트 입력받는 앤모스트랜지스터(M7)과, 입력신호(IN)를 입력단을 통해 입력받는 인버터(I4)와, 일측이 접지전압 공급단에 접속되고, 인버터(I4)의 출력을 게이트로 입력받는 앤모스트랜지스터(M8)와, 일측이 앤모스트랜지스터(M7)의 타측에 접속되고, 게이트가 앤모스트랜지스터(M8)의 타측에 접속되며, 타측은 고전압(VPP)이 공급되는 고전압 공급단에 접속되는 피모스트랜지스터(M5)와, 일측이 앤모스트랜지스터(M8)의 타측에 접속되고, 게이트가 앤모스트랜지스터(M8)의 타측에 접속되며, 타측은 상기 고전압 공급단에 접속되는 피모스트랜지스터(M8)를 구비한다.
도8은 도6에 도시된 반도체 장치의 동작을 나타내는 파형도이다. 도6 내지 도8을 참조하여 본 실시예에 따른 반도체 장치의 동작을 살펴본다.
먼저 도8의 좌측에 도시된 파형도를 참조하면, 쉴드라인이 전원전압(VDD)로 유지되고 있으면, 이웃한 배선(A1,A2)을 통과하는 신호의 변화에 따라 노드(N2)가 원하지 않는 방향으로 변화하여 에러를 유발할 수 있다.
그러나, 도5의 우측에 도시된 파형도와 같이, 본 실시예에 따른 반도체 장치는 쉴드라인에 하이레벨의 신호가 유지되는 경우에 전원전압(VDD) 레벨로 유지시키 는 것이 아니라 고전압(VPP) 레벨로 유지시킨다. 여기서 고전압(VPP)은 전원전압 (VDD) 레벨에서 신호 입력부(220)를 구성하는 모스트랜지스터(MP5)의 문턱전압 보다 더 높은 레벨을 유지하면 된다.
쉴드라인(Sb)에 인가되는 전압레벨이 이웃한 배선(A1,A2)를 통과하는 신호의 천이에 의해 ΔVb 만큼 하강한다고 하더라도, 고전압(VPP) 레벨에서 ΔVb 만큼 하강하기 때문에, 신호 입력부(220)의 모스트랜지스터(MP5)는 원하지 않는 타이밍에 턴온되지 않는다. 따라서 커플링 효과에 의해 쉴드라인(Sb)의 전압레벨이 변동되어도, 결국 노드(N2)를 통해 전달되는 신호는 원래의 상태를 유지하게 된다. 즉 노드(N2)는 접지전압(VSS) 레벨을 유지하게 되는 것이다.
도9는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도9를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 신호의 전달을 위해 배치된 노멀라인(A1,A2)와, 노멀라인(A1,A2)의 이웃에 배치된 쉴드라인(Sb)과, 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이를 스윙하는 입력신호(N1)를 입력받아 전원전압(VDD) 레벨보다 소정 레벨 높은 고전압(VPP) 레벨과 접지전압(VSS) 레벨보다 소정 레벨 낮은 저전압(VBB) 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 쉴드라인(Sb)을 통해 출력하기 위한 레벨 쉬프팅 회로(310)와, 쉴드라인(Sb)을 통해 전달되는 신호를 출력노드(N2)로 전달하기 위한 신호입력부(320)를 구비한다.
제3 실시예에 따른 반도체 장치는 제1 실시예에 따른 반도체 장치와 제2 실시예에 따른 반도체 장치의 경우를 하나로 합친 것이다. 따라서 각각의 동작과 유 사한 동작을 하므로 자세한 설명은 생략한다.
다른 점은 하이레벨 쉬프터(311)의 출력신호를 로우레벨 쉬프터(312)가 입력받기 때문에, 로우레벨 쉬프터(312)의 구동전압은 고전압(VPP)과 저전압(VBB)이 되는 점이다. 하이레벨 쉬프터(311)과 로우레벨 쉬프터(312)는 각각 도4와 도8에 도시된 회로를 이용하여 구성할 수 있다. 또한, 신호입력부(320)는 풀업용 모스트랜지스터(MP7)와 풀다운용 모스트랜지스터(MN7)를 모두 구비한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서, 쉴드라인의 이웃한 라인에서 신호가 전달되는 과정에서 신호의 천이로 인해 쉴드라인이 영향을 받더라도, 쉴드라인이 연결된 최종 노드는 원하는 신호를 유지할 수 있다. 따라서 본 발명에 의해 종래와 같이 초시셋팅등 노멀 동작시 일정한 값을 유지하는 신호를 전달하는 라인들을 계속해서 쉴드라인으로 사용할 수 있게 되었다.
또한, 쉴드라인의 신호를 인가받는 회로 입장에서는 입력단 앤모스트랜지스터의 게이트 바이어스가 소스 바이어스 보다 더 낮고, 입력단의 피모스트랜지스터의 게이트 바이어스가 소스 바이어스 보다 더 높다. 따라서 입력단에 접속된 모스 트랜지스터를 통한 누설전류를 줄일 수 있는 효과도 있다.

Claims (48)

  1. 신호의 전달을 위해 배치된 노멀라인;
    상기 노멀라인의 이웃에 배치된 쉴드라인;
    전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호를 입력받아 상기 전원전압 레벨과 상기 접지전압 레벨보다 소정 레벨 낮은 저전압 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 상기 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로; 및
    상기 쉴드라인을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부
    를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 레벨 쉬프팅 회로는
    상기 입력신호의 레벨을 상기 전원전압과 상기 저전압 레벨 사이를 스윙하도록 레벨 쉬프팅하는 로우 레벨 쉬프터; 및
    상기 로우레벨 쉬프터에 의해 레벨 쉬프팅된 신호를 이용하여 상기 쉴드라인을 통해 드라이빙하기 위한 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 로우 레벨 쉬프터는
    일측이 전원전압 공급단에 접속되고, 상기 입력신호를 게이트 입력받는 제1 피모스트랜지스터;
    상기 입력신호를 입력단을 통해 입력받는 인버터;
    일측이 상기 전원전압 공급단에 접속되고, 상기 인버터의 출력을 게이트로 입력받는 제2 피모스트랜지스터;
    일측이 상기 제1 피모스트랜지스터의 타측에 접속되고, 게이트가 상기 제2 피모스트랜지스터의 타측에 접속되며, 타측은 상기 저전압이 공급되는 저전압 공급단에 접속되는 제1 앤모스트랜지스터; 및
    일측이 상기 제2 피모스트랜지스터의 타측에 접속되고, 게이트가 상기 제1 피모스트랜지스터의 타측에 접속되며, 타측은 상기 저전압 공급단에 접속되는 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 드라이버는
    일측이 상기 전원전압 공급단에 접속되며, 상기 레벨쉬프터의 출력을 게이트로 인가받는 제3 피모스트랜지스터; 및
    일측이 상기 제3 피모스트랜지스터의 타측에 접속되며, 게이트로 상기 레벨쉬프터의 출력을 입력받고, 타측이 상기 저전압 공급단에 접속된 제3 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 신호 입력부는
    상기 쉴드라인을 통해 전달되는 신호를 이용하여 상기 출력노드를 풀다운하기 위한 풀다운 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 풀다운 수단은
    일측이 상기 출력노드에 접속되며, 게이트가 상기 쉴드라인과 접속되고, 타측은 상기 접지전압 공급단에 접속되는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 저전압은
    상기 접지전압보다 상기 모스트랜지스터의 문턱전압 이상의 레벨만큼 낮은 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 노멀라인은
    상기 쉴드라인의 일측 이웃한 영역과 타측 이웃한 영역에 각각 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 쉴드라인은
    반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 쉴드라인을 통해 전달되는 신호는
    반도체 메모리 장치의 버스트 길이를 제어하는 신호, 카스레이턴시를 제어하는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호중 적어도 하나인 것을 특징으로 하는 반도체 장치.
  11. 신호의 전달을 위해 배치된 노멀라인;
    상기 노멀라인의 이웃에 배치된 쉴드라인;
    전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호를 입력받아 상기 전원전압 레벨보다 높은 레벨의 고전압과 상기 접지전압 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 상기 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로; 및
    상기 쉴드라인을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부
    를 구비하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 레벨 쉬프팅 회로는
    상기 입력신호의 레벨을 상기 고전압에서 상기 접지전압 레벨 사이를 스윙하도록 하는 하이 레벨 쉬프터; 및
    상기 하이 레벨 쉬프터에 의해 레벨 쉬프팅된 신호를 이용하여 상기 쉴드라 인을 통해 드라이빙하기 위한 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 하이 레벨 쉬프터는
    일측이 접지전압 공급단에 접속되고, 상기 입력신호를 게이트 입력받는 제1 앤모스트랜지스터;
    상기 입력신호를 입력단을 통해 입력받는 인버터;
    일측이 상기 접지전압 공급단에 접속되고, 상기 인버터의 출력을 게이트로 입력받는 제2 앤모스트랜지스터;
    일측이 상기 제1 앤모스트랜지스터의 타측에 접속되고, 게이트가 상기 제2 앤모스트랜지스터의 타측에 접속되며, 타측은 상기 고전압이 공급되는 고전압 공급단에 접속되는 제1 피모스트랜지스터; 및
    일측이 상기 제2 앤모스트랜지스터의 타측에 접속되고, 게이트가 상기 제1 앤모스트랜지스터의 타측에 접속되며, 타측은 상기 고전압 공급단에 접속되는 제2 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 드라이버는
    일측이 상기 고전압 공급단에 접속되며, 상기 레벨쉬프터의 출력을 게이트로 인가받는 제3 피모스트랜지스터; 및
    일측이 상기 제3 피모스트랜지스터의 타측에 접속되며, 게이트로 상기 레벨쉬프터의 출력을 입력받고, 타측이 상기 접지전압 공급단에 접속된 제3 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 신호 입력부는
    상기 쉴드라인을 통해 전달되는 신호를 이용하여 상기 출력노드를 풀업하기 위한 풀업 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 풀업 수단은
    일측이 상기 출력노드에 접속되며, 게이트가 상기 쉴드라인과 접속되고, 타측은 상기 전원전압 공급단에 접속되는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 고전압은
    상기 전원전압보다 상기 모스트랜지스터의 문턱전압 이상의 레벨만큼 높은 것을 특징으로 하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 노멀라인은
    상기 쉴드라인의 일측 이웃한 영역과 타측 이웃한 영역에 각각 배치되는 것을 특징으로 하는 반도체 장치.
  19. 제 11 항에 있어서,
    상기 쉴드라인은
    반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인인 것을 특징으로 하는 반도체 장치.
  20. 제 11 항에 있어서,
    상기 쉴드라인을 통해 전달되는 신호는
    반도체 메모리 장치의 버스트 길이를 제어하는 신호, 카스레이턴시를 제어하는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호중 적어도 하나인 것을 특징으로 하는 반도체 장치.
  21. 신호의 전달을 위해 배치된 노멀라인;
    상기 노멀라인의 이웃에 배치된 쉴드라인;
    전원전압 레벨과 접지전압 레벨 사이를 스윙하는 입력신호를 입력받아 상기 전원전압 레벨보다 소정 레벨 높은 고전압 레벨과 상기 접지전압 레벨보다 소정 레벨 낮은 저전압 레벨 사이를 스윙하는 출력신호로 쉬프팅하여, 상기 쉴드라인을 통해 출력하기 위한 레벨 쉬프팅 회로; 및
    상기 쉴드라인을 통해 전달되는 신호를 출력노드로 전달하기 위한 신호입력부
    를 구비하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 레벨 쉬프팅 회로는
    상기 입력신호의 레벨을 상기 고전압과 상기 접지전압 레벨 사이를 스윙하도록 제렙 쉬프팅하는 하이 레벨 쉬프터;
    상기 하이레벨 쉬프터에서 출력되는 출력신호의 레벨을 상기 고전압과 상기 저전압 레벨 사이를 스윙하도록 레벨 쉬프팅하는 로우 레벨 쉬프터; 및
    상기 로우레벨 쉬프터에서 출력되는 출력신호를 이용하여 상기 쉴드라인을 통해 드라이빙하기 위한 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 하이 레벨 쉬프터는
    일측이 접지전압 공급단에 접속되고, 상기 입력신호를 게이트 입력받는 제1 앤모스트랜지스터;
    상기 입력신호를 입력단을 통해 입력받는 제1 인버터;
    일측이 상기 접지전압 공급단에 접속되고, 상기 인버터의 출력을 게이트로 입력받는 제2 앤모스트랜지스터;
    일측이 상기 제1 앤모스트랜지스터의 타측에 접속되고, 게이트가 상기 제2 앤모스트랜지스터의 타측에 접속되며, 타측은 상기 고전압이 공급되는 고전압 공급단에 접속되는 제1 피모스트랜지스터; 및
    일측이 상기 제2 앤모스트랜지스터의 타측에 접속되고, 게이트가 상기 제1 앤모스트랜지스터의 타측에 접속되며, 타측은 상기 고전압 공급단에 접속되는 제2 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  24. 제 23 항에 있어서,
    상기 로우 레벨 쉬프터는
    일측이 상기 고전압 공급단에 접속되고, 상기 입력신호를 게이트 입력받는 제3 피모스트랜지스터;
    상기 입력신호를 입력단을 통해 입력받는 제2 인버터;
    일측이 상기 고전압 공급단에 접속되고, 상기 인버터의 출력을 게이트로 입력받는 제4 피모스트랜지스터;
    일측이 상기 제3 피모스트랜지스터의 타측에 접속되고, 게이트가 상기 제4 피모스트랜지스터의 타측에 접속되며, 타측은 상기 저전압이 공급되는 저전압 공급단에 접속되는 제3 앤모스트랜지스터; 및
    일측이 상기 제4 피모스트랜지스터의 타측에 접속되고, 게이트가 상기 제3 피모스트랜지스터의 타측에 접속되며, 타측은 상기 저전압 공급단에 접속되는 제4 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 드라이버는
    일측이 상기 고전압 공급단에 접속되며, 상기 레벨쉬프터의 출력을 게이트로 인가받는 제3 피모스트랜지스터; 및
    일측이 상기 제3 피모스트랜지스터의 타측에 접속되며, 게이트로 상기 레벨쉬프터의 출력을 입력받고, 타측이 상기 저전압 공급단에 접속된 제3 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  26. 제 21 항에 있어서,
    상기 신호 입력부는
    상기 쉴드라인을 통해 전달되는 신호를 이용하여 상기 출력노드를 풀다운하기 위한 풀다운 수단; 및
    상기 쉴드라인을 통해 전달되는 신호를 이용하여 상기 출력노드를 풀업하기 위한 풀업 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  27. 제 26 항에 있어서,
    상기 풀다운 수단은
    일측이 상기 출력노드에 접속되며, 게이트가 상기 쉴드라인과 접속되고, 타측은 상기 접지전압 공급단에 접속되는 앤모스트랜지스터를 구비하는 것을 특징으 로 하는 반도체 장치.
  28. 제 27 항에 있어서,
    상기 풀업 수단은
    일측이 상기 출력노드에 접속되며, 게이트가 상기 쉴드라인과 접속되고, 타측은 상기 전원전압 공급단에 접속되는 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  29. 제 28 항에 있어서,
    상기 저전압은
    상기 접지전압보다 상기 앤모스트랜지스터의 문턱전압 이상의 레벨만큼 낮은 것을 특징으로 하는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 고전압은
    상기 전원전압보다 상기 피모스트랜지스터의 문턱전압 이상의 레벨만큼 더 높은 것을 특징으로 하는 반도체 장치.
  31. 제 21 항에 있어서,
    상기 노멀라인은
    상기 쉴드라인의 일측 이웃한 영역과 타측 이웃한 영역에 각각 배치되는 것을 특징으로 하는 반도체 장치.
  32. 제 21 항에 있어서,
    상기 쉴드라인은
    반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인인 것을 특징으로 하는 반도체 장치.
  33. 제 21 항에 있어서,
    상기 쉴드라인을 통해 전달되는 신호는
    반도체 메모리 장치의 버스트 길이를 제어하는 신호, 카스레이턴시를 제어하는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호중 적어도 하나인 것을 특징으로 하는 반도체 장치.
  34. 접지전압 레벨을 유지하는 제어신호를 생성하는 단계;
    상기 제어신호를 이용하여 쉴드라인의 전압레벨을 상기 접지전압보다 소정레벨이 낮은 저전압 레벨로 드라이빙하는 단계; 및
    상기 쉴드라인의 드라이빙된 상태를 이용하여 신호를 전달하는 단계
    를 구비하는 반도체 장치의 구동방법.
  35. 제 34 항에 있어서,
    상기 드라이빙하는 단계는
    상기 제어신호의 신호레벨을 상기 저전압레벨로 쉬프팅하는 단계; 및
    상기 쉬프팅 신호를 이용하여 상기 쉴드라인을 드라이빙하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  36. 제 35 항에 있어서,
    상기 저전압은
    상기 접지전압보다 상기 쉴드라인의 신호를 전달받는 모스트랜지스터의 문턱전압 이상의 레벨만큼 낮은 것을 특징으로 하는 반도체 장치의 구동방법.
  37. 제 34 항에 있어서,
    상기 쉴드라인은
    반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인인 것을 특징으로 하는 반도체 장치의 구동방법.
  38. 제 34 항에 있어서,
    상기 쉴드라인을 통해 전달되는 신호는
    반도체 메모리 장치의 버스트 길이를 제어하는 신호, 카스레이턴시를 제어하는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호중 적어도 하나인 것을 특징으로 하는 반도체 장치의 구동방법.
  39. 전원전압 레벨을 유지하는 제어신호를 생성하는 단계;
    상기 제어신호를 이용하여 쉴드라인의 전압레벨을 상기 전원전압보다 소정레벨이 높은 저전압 레벨로 드라이빙하는 단계; 및
    상기 쉴드라인의 드라이빙된 상태를 이용하여 신호를 전달하는 단계
    를 구비하는 반도체 장치의 구동방법.
  40. 제 39 항에 있어서,
    상기 드라이빙하는 단계는
    상기 제어신호의 신호레벨을 상기 고전압레벨로 쉬프팅하는 단계; 및
    상기 쉬프팅 신호를 이용하여 상기 쉴드라인을 드라이빙하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  41. 제 40 항에 있어서,
    상기 고전압은
    상기 전원전압보다 상기 쉴드라인의 신호를 전달받는 모스트랜지스터의 문턱전압 이상의 레벨만큼 높은 것을 특징으로 하는 반도체 장치의 구동방법.
  42. 제 39 항에 있어서,
    상기 쉴드라인은
    반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인인 것을 특징으로 하는 반도체 장치의 구동방법.
  43. 제 39 항에 있어서,
    상기 쉴드라인을 통해 전달되는 신호는
    반도체 메모리 장치의 버스트 길이를 제어하는 신호, 카스레이턴시를 제어하는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호중 적어도 하나인 것을 특징으로 하는 반도체 장치의 구동방법.
  44. 전원전압 레벨과 접지전압 레벨을 스윙하는 입력신호를 생성하는 단계;
    상기 입력신호를 이용하여 상기 전원전압 보다 소정레벨 높은 고전압레벨과 상기 접지전압 레벨보다 소정레벨 낮은 저전압 레벨을 스윙하는 드라이빙 신호로 레벨 쉬프팅하는 단계;
    상기 드라이빙 신호를 이용하여, 쉴드라인을 드라이빙하는 단계; 및
    상기 쉴드라인의 드라이빙된 상태를 이용하여 신호를 전달하는 단계
    를 구비하는 반도체 장치의 구동방법.
  45. 제 44 항에 있어서,
    상기 고전압은
    상기 전원전압보다 상기 쉴드라인의 신호를 전달받는 앤모스트랜지스터의 문턱전압 이상의 레벨만큼 높은 것을 특징으로 하는 반도체 장치의 구동방법.
  46. 제 44 항에 있어서,
    상기 저전압은
    상기 접지전압보다 상기 쉴드라인의 신호를 전달받는 피모스트랜지스터의 문턱전압 이상의 레벨만큼 낮은 것을 특징으로 하는 반도체 장치의 구동방법.
  47. 제 44 항에 있어서,
    상기 쉴드라인은
    반도체 장치가 초기 동작시에 셋팅되어 노멀동작에서 전압레벨의 변화가 없는 라인인 것을 특징으로 하는 반도체 장치의 구동방법.
  48. 제 44 항에 있어서,
    상기 쉴드라인을 통해 전달되는 신호는
    반도체 메모리 장치의 버스트 길이를 제어하는 신호, 카스레이턴시를 제어하 는 신호, 지연고정루프의 온/오프를 제어하는 제어신호, ODT를 제어하는 제어신호, 출력드라이버의 드라이빙 능력을 결정하는 제어신호, 쓰기 리커버리 타이밍(twr: timing of write recovery)을 제어하는 제어신호 및 테스트 모드를 제어하는 제어신호중 적어도 하나인 것을 특징으로 하는 반도체 장치의 구동방법.
KR1020060068123A 2006-07-20 2006-07-20 반도체 장치 Expired - Fee Related KR100815177B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020060068123A KR100815177B1 (ko) 2006-07-20 2006-07-20 반도체 장치
TW095149900A TWI332260B (en) 2006-07-20 2006-12-29 Semiconductor device
US11/647,350 US7764106B2 (en) 2006-07-20 2006-12-29 Semiconductor device
JP2007020147A JP4914232B2 (ja) 2006-07-20 2007-01-30 半導体装置
CN2007101008335A CN101110258B (zh) 2006-07-20 2007-04-20 半导体器件以及用于驱动半导体器件的方法
CN2012100119401A CN102543155A (zh) 2006-07-20 2007-04-20 半导体器件
US12/797,342 US7940109B2 (en) 2006-07-20 2010-06-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060068123A KR100815177B1 (ko) 2006-07-20 2006-07-20 반도체 장치

Publications (2)

Publication Number Publication Date
KR20080008644A KR20080008644A (ko) 2008-01-24
KR100815177B1 true KR100815177B1 (ko) 2008-03-19

Family

ID=39042277

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060068123A Expired - Fee Related KR100815177B1 (ko) 2006-07-20 2006-07-20 반도체 장치

Country Status (5)

Country Link
US (2) US7764106B2 (ko)
JP (1) JP4914232B2 (ko)
KR (1) KR100815177B1 (ko)
CN (2) CN101110258B (ko)
TW (1) TWI332260B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815177B1 (ko) * 2006-07-20 2008-03-19 주식회사 하이닉스반도체 반도체 장치
CN102122949B (zh) * 2011-03-10 2016-07-13 上海华虹宏力半导体制造有限公司 一种闪存电路
KR101919146B1 (ko) * 2012-08-20 2018-11-15 에스케이하이닉스 주식회사 신호송신회로
KR102079630B1 (ko) 2013-03-13 2020-04-07 삼성전자주식회사 지연동기회로를 가지는 동기 반도체 메모리 장치 및 파워 세이빙을 위한 지연동기회로 블록 구동 제어 방법
KR20180112460A (ko) * 2017-04-04 2018-10-12 에스케이하이닉스 주식회사 반도체 장치
CN108667453B (zh) * 2018-04-09 2021-08-31 上海集成电路研发中心有限公司 一种压摆率可调的低功耗驱动器电路
US10581420B2 (en) * 2018-07-20 2020-03-03 Nanya Technology Corporation Semiconductor device
JP2020102286A (ja) * 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置
CN114039590B (zh) * 2021-10-14 2025-03-25 上海华虹宏力半导体制造有限公司 串并联射频开关及控制系统
US12537528B2 (en) * 2024-02-05 2026-01-27 Stmicroelectronics International N.V. Active capacitive shield for programmable logic array

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201852A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体集積回路装置
JPH10135824A (ja) 1996-10-30 1998-05-22 Fujitsu Ltd レベルシフト回路及びこれを用いた電圧制御型発振回路
JP2001014854A (ja) 1999-04-28 2001-01-19 Fujitsu Ltd 半導体記憶装置
KR20050063203A (ko) * 2003-12-22 2005-06-28 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3693204B2 (ja) * 1996-12-06 2005-09-07 株式会社日立製作所 半導体集積回路装置
JP3184108B2 (ja) * 1997-01-28 2001-07-09 日本電気アイシーマイコンシステム株式会社 半導体集積回路の自動レイアウト方法
US6437824B1 (en) * 1997-02-07 2002-08-20 Canon Kabushiki Kaisha Image pickup apparatus and system
JPH1185345A (ja) * 1997-09-02 1999-03-30 Toshiba Corp 入出力インターフェース回路及び半導体システム
TW462055B (en) * 1999-04-28 2001-11-01 Fujitsu Ltd Semiconductor memory device
JP3579633B2 (ja) * 2000-05-19 2004-10-20 株式会社ルネサステクノロジ 半導体集積回路
JP4558172B2 (ja) * 2000-10-16 2010-10-06 ルネサスエレクトロニクス株式会社 消費電力低減回路
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6974987B2 (en) 2002-02-14 2005-12-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7183891B2 (en) * 2002-04-08 2007-02-27 Littelfuse, Inc. Direct application voltage variable material, devices employing same and methods of manufacturing such devices
JP2003308693A (ja) * 2002-04-11 2003-10-31 Mitsubishi Electric Corp 半導体記憶装置
JP3767520B2 (ja) * 2002-06-12 2006-04-19 日本電気株式会社 集積回路装置
US6828852B2 (en) * 2002-08-13 2004-12-07 Sun Microsystems, Inc. Active pulsed scheme for driving long interconnects
KR100498448B1 (ko) * 2002-09-30 2005-07-01 삼성전자주식회사 데이터 버스 사이의 커플링을 최소화하는 동기식 반도체장치 및 방법
US6812746B2 (en) * 2002-11-12 2004-11-02 Micron Technology, Inc. Method and apparatus for amplifying a regulated differential signal to a higher voltage
JP2004186561A (ja) 2002-12-05 2004-07-02 Fujitsu Ltd 半導体集積回路の配線構造
TWI223921B (en) * 2003-07-23 2004-11-11 Realtek Semiconductor Corp Low-to-high level shift circuit
KR100476725B1 (ko) * 2003-08-01 2005-03-16 삼성전자주식회사 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법
US6879191B2 (en) * 2003-08-26 2005-04-12 Intel Corporation Voltage mismatch tolerant input/output buffer
JP4748929B2 (ja) 2003-08-28 2011-08-17 パナソニック株式会社 保護回路および半導体装置
KR100551074B1 (ko) * 2003-12-30 2006-02-10 주식회사 하이닉스반도체 반도체 메모리 소자의 파워업 회로
JP2005347413A (ja) 2004-06-01 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置
KR100587689B1 (ko) * 2004-08-09 2006-06-08 삼성전자주식회사 반도체 장치에 적합한 레벨 시프트 회로
DE102005038001A1 (de) * 2004-08-09 2006-07-13 Samsung Electronics Co., Ltd., Suwon Spannungspegelwandlerschaltkreis und Verfahren zur Pegelwandlung
JP2006108406A (ja) 2004-10-06 2006-04-20 Matsushita Electric Ind Co Ltd 半導体記憶装置およびそのレイアウト方法
JP2006140928A (ja) * 2004-11-15 2006-06-01 Toshiba Corp 半導体装置
KR20060060596A (ko) * 2004-11-30 2006-06-05 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억 장치
JP4327113B2 (ja) * 2005-02-25 2009-09-09 Ｏｋｉセミコンダクタ株式会社 異電源間インターフェースおよび半導体集積回路
US7755587B2 (en) * 2005-06-30 2010-07-13 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP5065606B2 (ja) * 2006-03-03 2012-11-07 ルネサスエレクトロニクス株式会社 半導体装置
KR100815177B1 (ko) * 2006-07-20 2008-03-19 주식회사 하이닉스반도체 반도체 장치
US20080116935A1 (en) * 2006-11-20 2008-05-22 Rajendran Nair Source-coupled differential low-swing driver circuits
TWI330922B (en) * 2006-12-06 2010-09-21 Princeton Technology Corp Boost circuit and level shifter
US7564290B2 (en) * 2007-10-09 2009-07-21 International Business Machines Corporation Design structure for a high-speed level shifter
US7705631B2 (en) * 2008-01-28 2010-04-27 Elite Semiconductor Memory Technology, Inc. Level shifter circuit
US8026745B2 (en) * 2009-03-16 2011-09-27 Apple Inc. Input/output driver with controlled transistor voltages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201852A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体集積回路装置
JPH10135824A (ja) 1996-10-30 1998-05-22 Fujitsu Ltd レベルシフト回路及びこれを用いた電圧制御型発振回路
JP2001014854A (ja) 1999-04-28 2001-01-19 Fujitsu Ltd 半導体記憶装置
KR20050063203A (ko) * 2003-12-22 2005-06-28 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
JP4914232B2 (ja) 2012-04-11
TWI332260B (en) 2010-10-21
US7764106B2 (en) 2010-07-27
CN102543155A (zh) 2012-07-04
US20080042724A1 (en) 2008-02-21
US7940109B2 (en) 2011-05-10
TW200807691A (en) 2008-02-01
JP2008028984A (ja) 2008-02-07
US20100244923A1 (en) 2010-09-30
KR20080008644A (ko) 2008-01-24
CN101110258A (zh) 2008-01-23
CN101110258B (zh) 2012-02-15

Similar Documents

Publication Publication Date Title
US10200044B2 (en) Semiconductor device having impedance calibration function to data output buffer and semiconductor module having the same
US7940109B2 (en) Semiconductor device
US20190221245A1 (en) Semiconductor memory device including output buffer
US6850453B2 (en) Deep power down control circuit
US6721213B2 (en) Electronic circuit and semiconductor storage device
US6778460B1 (en) Semiconductor memory device and method for generation of core voltage
US10097181B2 (en) Apparatus and method for standby current control of signal path
US7782684B2 (en) Semiconductor memory device operating in a test mode and method for driving the same
KR20200084907A (ko) 입력 버퍼 회로
US7733739B2 (en) Synchronous semiconductor memory device
KR20130072085A (ko) 반도체 집적회로의 기준전압 발생회로
US8437205B2 (en) Semiconductor memory apparatus
US7034572B2 (en) Voltage level shifting circuit and method
US7173864B2 (en) Data latch circuit and semiconductor device using the same
US9349425B2 (en) Semiconductor device for driving word line
US7280410B2 (en) System and method for mode register control of data bus operating mode and impedance
US6594170B2 (en) Semiconductor integrated circuit device and semiconductor device system

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20130314

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20130314

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000