TWI358124B - Bipolar device compatible with cmos process techno - Google Patents

Description

1358124 第95107533號專利說明書修正本 修正日期：95.6.12 九、發明說明： ’ 【發明所屬之技術領域】 本發明係有關於一種互補金屬氧化半導體 (Complementary Metal Oxide Semiconductor ; CMOS)，特 別是有關於一種具有改良性.能以及利用標準互補金屬氧 化半導體製程的雙極性裝置。 【先前技術】 由於互補金屬氧化半導體（Complementary Metal Oxide Semiconductor;以下簡稱CMOS)具有低功率損耗 以及高雜訊容忍_度_，因此經常被設計成轔入/輸出（I/O)裝 £以及電路，用以承受高電壓信號。在傳統的半導體製 程中，在製造這些輸入/輸出裝置以及電路時，需增加額 外的遮罩（mask)。為簡化半導體製程，習知的做法係傻用 雙極性裝置（例如雙極性電晶體）來做為輸入/輸出裝置_。 雙極性裝置能夠承受較高的電.壓，並較容易相容於像统 的CMOS製程技術中。另外，在類比電路中，雙極性裝 置比CMOS具有更多的優點。因此較佳的做法係將雙極 性羞置連同CMOS裝置一起應用在某些電路中，用以達 到較佳的效能，而又不會額外增加成本。 第1及第2圖顯示習知PNP雙極性電晶體之剖面 圖。PNP雙極性電晶體10可相容於CMOS製程技術。區 域矽氧化（LOCal Oxidation of Silicon ;以下簡稱 LOCOS) 絕緣層11設置半導體基底中，並在N井15之上，其分 0503-A31559TWFl/Joanne 5 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 隔主動區12-14。在主動區12及13中，摻雜P型雜質， 用以分別形成射極（emitter) 16及集極（collector) 17。在射 極16及集極17之間絕緣層11中，可定義出本質基極18, 其係在Φί井15之中。外質基極（extrinsic base) 19透過N 井15電性連接至本質基極18。外質基極19係摻雜N型 的雜質，以改善其導電性。當施加正確的偏壓至射極16、 集極17以及外質基極19時，則將會增加在射極16以及 集極17之間流動的載子。PNP雙極性電晶體10的效能 φ 係取決於本質基極18寬度以及本質基择18與外質基極 19的相隔距離。由於習知的電流增益β太小（其約在 4-10)，故無法實際處用PkP雙極性電晶’體10。另外，若 使用淺溝絕緣層（Shallow Trench Isolation;以下簡稱STI) 來隔離LOCOS絕緣層時，貝ij幾乎沒有載子在集極與射極 間流動，因而降低雙極性電晶體的效能。 、為改善效能，像用相容於CMOS技術的雙極性裝置 是必需的。若一基極的寬度係由^一複晶梦閘極(poly gate) φ 所決定，而不是由STI或是LOCOS的間隔所決定時，則 可、得到大的電流增益。在目前的技術中，恰好是深次微 来（deep submicron)技術。考集極與外質基極之間並沒有 STI時，則在集極與外質基極之間流動的電流係沒有任何 阻礙的。 【發明内容】 本發明揭露一種雙極性裝置。一射極形成在半導體 0503-A31559TWFl/Joanne 6 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 ’基底中。一集極在半導體基底中與射極側向的分隔。一 閘極接點形成在半導體基底上，用以定義射極與集極間 的距離。一外質基極形成在半導體基底上，與射極或集 極具有預設距離，其中外質基極、射極、集極、以及閘 極接點均設置在主動區中’措由在半導體基底中的圍繞 的絕緣層結構來定義主動區。 本發明提供一種新的雙極性裝置，其優點在於具有 改善過的效能、相容於CMOS技術、簡潔的佈局、步驟 φ 的簡化、以及額外增加一接點，用以調整本身。 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉出較佳實施例，並配合所附圖式， 作詳細說明如下： . \ 【實施方式】 本發明可降低側向雙極性電晶體的基極寬度及阻 抗。為了使電流不會被隔‘離層所阻隔，本發明將基極與 φ 集極設置在相同的车動區。另外，本發明的基極及集極 並不會在PN接面處產生電容。在今天的自行對準砍化物 (self aligned silicide; salicide)製程中，需避免开j成在表 面的集極與外質基極，透過矽化物而相互短路。本發明 所揭露之側向雙極性裝置可平衡基極與集極的相對位 置，用以改善其效能。 第3A、3B、以及第4圖係本發明之側向雙極性裝置 的實施例。第3A圖為PMOS PNP型態，而第3B圖為 0503-A31559TWFl/Joanne 7 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 ' NMOS NPN雙極性裝置，其中，相同的元件將以相同的 符號表示。在第3A圖中，藉由STI 31所圍繞的區域.， 可定義出形成在N井36之上的主動區32，其包括射極 》_3、集極34、以及外質基極35。外質基極35形成於基 底之上，並與射極33或是與集極34冬間具有一預設距 離。本質基極37被定義在閘極38之下，以及在射極33 輿集極34之間。本質基極37透過外質基極35與N井 36接收外部偏壓。閘極38具有閘極氧化層382，用以分 • 隔複晶矽閘極381與N井36。閘極38係作為一額外的 接點（terminal)，用以接收一控制電壓。該控制電壓能夠 調整本質基極37的電壓位準。本實施例可應用在許多電 路中，例如在電壓控制振盪器（Voltage Controlled '/ .

Oscillator; VC0)電路。事實上，這個雙極性裝置的射極、 本質基極、以及集極分別與PM0S的源極、閘極、以及 汲極共有。 外質基極35與集極34均位於相同的主動區域32， φ 因此，沒有任何絕緣層（例如，LOCOS以及STI)來阻礙 電流在它們之間流動，便可有效地降低基極的阻抗，並 改善雙極性裝置30的效能。 如上所述，若外質基極35與集極34太接近時，則 在它們之間的容值將增加，因而影響它們的PN接面。當 外質基極35與集極34具有足夠的距離時，則可避免增 加它們之間的容值。外_質基極35與集極34之間的距離. 應足以避免本身的空乏區相互重疊。外質基極35與集極 (、 0503-A31559TWFl/Joanne 8 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 34之間的距離至少需0.2um~0.3um。集極與外質基極亦 需被分隔開來，用以防止上方的矽化物將它們短路在一 起。因此將分隔區39設置在N井36的上方，用以定義 出外質基極35與集極34之間的距離。分隔區39可以為 一反抗保護氡化層（Resist Protection Oxide ;以下簡稱 、RP0)，或是為一假閘極（dummy gate)。RP0係為一遮罩 物，用以預防石夕化物形成在複晶石夕閘極（poly gate)或是在 主動區的上方。假閘極的結構與習知的閘極結構相同， φ 旦不具有習知閘極的功能，例如導通或是截止通道。在 本實施例中，分隔區39係為_RPO ,其寬度足以避免外質 基極35與集極34的空乏區相互重叁，並且可破壞形成 在外質基極35與集極34之間的矽化物。 第4圖係為第3A圖之佈局上視圖。第3B圖相似於 第3A圖，不同之處在於，第3B圖係顯示NMOS NPN雙 極性裝置。第3B圖以P型基底36’取代第3A圖中的N 井36。有基極的P區被N井311所圍繞，並且在N井 φ 311的表面。N井311内建在P型基底中，其中，N井 311耦接到在P型基底之下的深N井（deep N well ;未圖 示）。第3B圖之NPN雙極性裝置與第3A圖中的PNP雙 極性裝置一樣，主動區亦被STI所圍繞。 第5圖及第6圖顯示本發明之側向雙極性裝置之另 一實施例。雙極性裝置40具有P型的射極41、P型的集 極42、N型的本質基極43、以及N型的外質基極44。 射極41、集極42、本質基極43、以及外質基極44均形 0503-A31559TWFl/Joanne 9 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 •成在主動區46之中。圍繞的STI 47用以定義出主動區 46。控制閘極48定義本質基極43的寬度。本質基極43 設置在N井45之中，並在射極41_及集極42之間。閘 極氧化層482分隔複晶矽閘極481與N井45。本質基極 43可能透過外質基極44及N井45而接收一外部偏壓。 假複晶石夕閘極（dummy poly gate)49定義外質基極44 與集極42之間的一距離。如上所述，該距離應足以避免 外質基極44與集極42的空乏區相互重疊。假複晶矽閘 • 極49亦預防任何矽化物形成在外質基極44與集極42之 — - ------ — — — — - . . _ 一 — 翌的距離上。與第3B圖一樣，熟習此領域之人士可利用 上述的說明，將PNP雙極性裝置替換成NPN雙極性裝置。 上述的雙極性裝置均可適用於CMOS技術。分隔區 可利用一般的製程所製成，用以形成一閘極或自行對準 石夕化物（salicide)，而不需額外增加遮罩的次數。由於上 述的雙極性裝置可比習知的CMOS裝置操作在較高的電 壓位準，故本發明可作為高電壓容忍輸入/輸出裝置。由 φ 於習知的輸入/輸出裝置係利用CMOS，因而需要額外增 加製造的步驟。由於本發明的雙極性裝置使用較少的遮 罩程序，故若將本發明的雙極性裝置作為輸入/輸出裝置 時，則可簡化製造的步驟。 本發明的雙極性裝置亦解決通道的漏電流及閘極氧 化層崩潰的問題。反觀習知的做法，當積體電路的閘極 寬度變窄時，便會增加MOS裝置的通道漏電流以及閘極 氧化層崩潰的問題。當習知的MOS裝置與本發明的雙極 0503-A31559TWFl/Joanne 10 1358124〆 '第95107533號專利說明書修正本 修正曰期：95.6.12 性裝置需消耗相同的待機電流時*則在裝置的體積以及 成本的考量下，本發明的雙極性裝置比習知的MOS更為 適合。 另外，為代替習知三接點（terminal)雙極性裝置，複 多矽閘極作為本發明之雙極性裝置的額外增加的接點。 由於閘極的電壓位準可以被調整，故在射極、集極、以 '及基極流動的電流亦可被調整。合併MOS裝置與雙極性 裝置便可形成四接點（terminal)裝置。藉由控制閘極電 φ 壓，便可改善雙極性裝置的效能。若本發明之雙極性裝 置被設計成某些電路（例如VCO電路）時，則可利用該電 路中的固定節點提供控制電壓。 第7〜12圖係為本發明之雙極性裝置的其它實施例， 其中，分隔區可具有許多種形狀，但其功能仍然在於分 隔基極與集極。分隔區可為RPO或是假閘極，以下將簡 單敘述分隔區的實施例。 第7圖顯示本發明之雙極性裝置之一實施例之上視 φ 圖。雙極性裝置50形成於N井51之上。複晶矽閘極52 分隔射極53及集極54。本質基極（未顯示）在複晶矽閘極 52之下，並且位於射極53及集極54之間。分隔區55分 隔集54以及外質基極56，並具有一凹形（saddle shape)， 因此，外質基底56的邊緣部份562較中間部份564更接 近複晶矽閘極52。分隔區55藉由中間的一個或更多的集 極接觸窗（contact)58以及兩端的外質基極接觸窗59來減 小凹形的寬度。 0503-A31559TWFl/Joanne 11 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 ' 第8圖顯示本發明之雙極性裝置之另一實施例。雙 極性裝置60大致上相似於第7圖所示的雙極性裝置，不 同處在於雙極性裝置60的分隔區61的形狀不同於分隔 區55。外質基極62的中間部份622比邊緣部份624更接 近複晶矽閘極63。分隔區61藉由中間的外質基極接觸窗 64以及兩端的集極接觸窗66來減小凹形的寬度。 第9圖顯示本發明之雙極性裝置之另一實施例，其 中，兩個雙極性裝置被整合在同一個裝置中。雙極性裝 • 置70具有第一雙極性裝置71以及第二雙極性裝置72。 第一複晶矽閘極711分隔第一射極712與第一集極713。 第二複晶矽閘極721分隔第二射極722與第二集極723。 第一雙極性裝置71以及第二雙極性裝置72共享同一個 外質基極73。外質基極73係由第一分隔區714以及第二 分隔區724所定義。外質基極73的中間部份732較邊緣 部份734更接近第一複晶矽閘極711以及第二複晶矽閘 極721。由於本實施例的第一雙極性裝置71以及第二雙 φ 極性裝置72共享同一個外質基極73,故可使雙極性裝置 70更簡潔。分隔區的凹形容許更較好的集極接觸窗與基 極接觸窗的排列。此可稱為雙基極結構，其可降低基極 的阻抗以及增加射極的效能。 第10圖顯示本發明之雙極性裝置80的另一實施 例。複晶矽閘極81、82以及分隔區83、84定義出第一 < ' 射極85、第二射極86、第一集極87、第二集極88、以 及共享的外質基極89。雙極性裝置80不同於第9圖的雙 0503-A31559TWFl/Joanne 12 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 極性裝置的地方在於，共享的外質基底89的邊緣部份892 較中間部份894更接近複晶矽閘極81、82，故外質基極 接觸窗與集極接觸窗可分別被設置在兩端與中間。本實 施例的優點在於可降低基極的阻抗，改善射極的效能， 並具有簡潔的結構。 第Π圖顯示上述兩個雙極性裝置的示意圖，其中， 兩個雙極性裝置被整合在射極對射極（emitter to emitter)、或是同一射極結構中。複晶石夕閘極91、92以及 $ 分隔區93、94定義第一外質基極95、第二外質基極96、 第一集極97、第二集極98、以及共享的射極99。外質基 極95、96的邊緣部份952、962分別較中間部份954、964 更接近複晶矽閘極91、92。 第12圖顯示本發明之雙極性裝置的另一實施例，其 中，雙極性裝置100大體上相似於第11圖所示的雙極性 裝置，不同之處在於，外質基極101、102的中間部份 1010、1020分別較邊緣部份1012、1022更接近複晶矽閘 φ 極103、104。第11、12圖所示之雙極性裝置均可降低基 極的阻抗、改善射極效能、以及具有簡潔的結構。 上述的實施例係使用PNP雙極性裝置來說明本發 明，同樣地亦可改變成NPN雙極性裝置，其亦具有相同 的優點，例如相容於CMOS技術、改善裝置的效能、簡 化製程、簡潔的結構、以及增加調整接點。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 0503-A31559TWFl/Joanne 13 1358124 «· 第95107533號專利說明書修正本 修正日期： 95.6.12 ^精神和範圍内，當可作些許之更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。

14 0503-A31559TWFl/Joanne 第95107533號專利說明書修正本 f圖式簡單說明】 修正日期：95.6.12 第1圖顯示習知雙極 笫2 IS黏曰體之剖面圖。 之上^ ^如41圖所示之習知側向雙極性電晶體 面 圖 第从圖顯示本發明之雙極性裝置之-實施剖 圖 第3B圖顯示本發明之雙極性裳置之另-實施剖 面 第4圖顯示如第 第5岡骷-丄第 之雙極性裝置之上視圖 面圖 弟5圖顯不本發明之雙極性裝置之另—可能實施剖 第6圖顯示如第5圖所示之雙極性裝置之上視圖。 第7〜12圖顯示本發明之雙極性裝置之另一實施 上視圖。 、 【主要元件符號說明】 10 . PNP雙極性電晶體； U :絕緣層； 12〜14、32、46 :主動區； b、36、31 卜 45、51 : Ν 井； Μ ' 33 '41、53、99 :射極； 17 ' 34 ' 42、54 :集極； 18 ' 37 ' 43 :本質基極； 19 ' 35 ' 44、56、62、73、89、101、102 :外質基 極； 0503-Α31559TWFl/J〇anne 1358124 第95107533號專利說明書修正本 修正曰期：95.6.12 ‘ 30、40、50、60、70、80、100 :雙極性裝置； 31、31’、47 : STI ; 38 :閘極； 381 、 481 、 52 、 63 、 81 、 82 、 91 、 92 、 103 、 104 : 複晶梦閘極， 382、482 :閘極氧化層； 39、55、61、83、84、93、94 :分隔區； 36’ ： P型基底； 48 :控制閘極； 562 ' 624 、 734 、 892 、 952 、 962 ' 1012 、 1022 :邊 φ 緣部份； 564 、 622 、 732 、 894 、 954 、 964 、 1010 、 1020 :中 間部份； 58、 66 :集極接觸窗； 59、 64 :外質基極接觸窗； 71 :第一雙極性裝置；72 :第二雙極性裝置； 711 :第一複晶矽閘極； 712、85 :第一射極； 713、87、97 :第一集極； φ 714:第一分隔區； 721:第二複晶矽閘極； 722、86 :第二射極； 723、88、98 :第二集極； 724 :第二分隔區； 95 :第一外質基極； 96 :第二外質基極。 0503-A31559TWFl/Joanne 16

Claims (1)

1358424 g 正口期：97.·92ΰ- 年月日修i替換頁 第95107533號申請專利範圍修正本 十、申請專利範圍： 1. 一種雙極性裝置，形成在一基底的一主動區之中， 該雙極性裝置，包括： - 一第一射極，形成在該基底之中； 一第一集極，形成在該半導體基底中，並與該第一 射極侧向的分隔；^ __ 一第一閘極接點，設置在一第一間隔之上，該第一 _ 間隔係在該第一射極與該第一集極之間； Φ 一第一本質基極，定義在該第一閘極接點之下，並 與該第一射極與該第一集極形成一第一雙極性接面； 一第二射極，形成在該基底之中； 一.第二集極，形成在該半導體基底中，並與該第二 射極側向的分隔； 一第二閘極接點，設置在一第二間隔之上，該第二 間隔係在該第二射極與該第二集極之間； 一第二本質基極，定義在該第二閘極接點之下，並 • 與該第二射極與該第二集極形成一第二雙極性接面；以 及 一共外質基極，用以調整並分隔該第一及第二集 極，並且透過該基底耦接該第一及第二本質基極。 2. 如申請專利範圍第1項所述之雙極性裝置，更包括 一第一分隔區以及一第二分隔區，該第一分隔區用以分 隔該第一集極與共外質基極，該第二分隔區用以分隔該 第二集極與共外質基極。 0503-Α31559TWF2/Joanne 17 1368124 第95107533號申請專利範圍修正本 ，，丄 修正日期：97.9.26 卜.如申請專利範圍第2項所述之雙極性裝置，1 分隔區以及第二分隔區的設.置係用以定“ 土極，該第一分隔區以及第二分隔區利用一、 邊緣部份定義出該共外質基極，該中= 5亥荨邊緣部份更接近該一及第二閘極接點。 卜4.如申请專利範圍第2項所述之雙極性裝置，其玄 f-分隔區以及第二分隔區的設置係用以定義該：外： 二，該第-分隔區以及第二分隔區利用一中間部份以 〜邊緣部份定義出該共外質基極，該等邊緣 較吕亥中間部份更接近該一及第二閘極接點。 '、乃 _5.如申請專利範圍第2項所述之雙極性裝置， 分隔區係為一阻礙層，用以阻礙矽化物的形成。 人 、s 6.如申請專利範圍# 2項所述之雙極性裝置，其中該 刀隔區係為一假閘極（dummy gate)。 ▲ 7·如申請專利範圍第^員所述之雙極性裝置， 了該外質基極會影塑兮筮. '、'于' 參塑…二與集極之間的電流或是 :曰射極與集極之間的電流之外，在該第 一閘極接點具有一受控的電壓。 - ^種雙極性裝置，利用—cm〇s製程而形成在— 土氐之-主動H ’該雙極性裝置，包括： 一共射極； 第集極，形成在該半導體基底中，並與該丘 極側向的分隔； 〃射 -第-閘極接點’設置在一第一間隔之上，該第_ 0503-A31559TWF2/J〇anne 18 修正日期：97.9.26 第95107533號申請專利範圍修正本 間隔在該共射極與該第—集極之間； 第—本質基極，定義在該第一閘極接點 與該共射極以及該第一隹& . ，並 一# 弟市極形成第一雙極性接面； 且透過：其：f基極’用以調:整並分隔該第-集極，並 且透過該基底耦接該第一本質基極； ^ —第二集極”形成在該半導體基底 極侧向的分隔；. I/、这，、射 一第二閘極接點，設置在一第二間隔之上，該 間隔在該共射極與該第二集極之間； X -第二本質基極’定義在該第：閘極接點之下，並 〇心、射極以及该第二集極形成—第三雙極性接面；以 、一第二外質基極，用以調整並分隔該第二集極，並 且透過該基底耦接該第二本質基極。 9·如申印專利範圍第8項所述之雙極性裝置，更包括 一第一分隔區以及一第二分隔區，該第一分隔區用以分 隔該第-集極與該第-外質基極，該第二分隔區用以分 隔該第二集極與該第二外質基極。 10·如申請專利範圍第9項所述之雙極性裝置，其中 該第一分隔區以及第二分隔區為一凹形，均透過複數中 間部份以及複數邊緣部份定義該第一及第二外質基極， 。亥第一分隔區的該等中間部份較該第一分隔區的該等邊 緣部份更接近該第一閘極接點，該第二分隔區的該等中 間部份較該第二分隔區的該等邊緣部份更接近該第二閘 0503-A31559TWF2/Joanne 19 1358.124 修正日期：97.9.26 第95107533號申請專利範圍修正本 極接點。 11. 如申請專利範圍第9項所述之雙極性裝置，其中 該第一分隔區以及第二分隔區為二凹形，均透過複數中 間部份以及複:數邊緣部份定義該第一及第二外質基極， 該第一分隔區的該等邊緣部份較該第一分隔區的該等中 間部份更接近該第一閘極接點，該第二分隔區的該等邊 緣部份較該第二分隔區的該等中間部份更接近該第二閘 極接點。 12. 如申請專利範圍第8項所述之雙極性裝置，其中 除了該第一外質基極會影響該共射極與該第一集極之間 的電流或是該第二外質基極會影響該共射極與該第二集 極之間的電流之外，在該第一或第二閘極接點具有一受 控的電壓。

0503-A31559TWF2/Joanne 20 1358124 第95107533號專利說明書修正本 修正日期：95.6.12 '七、指定代表圖： (一） 本案指定代表圖為：第（3B)圖。 (二） 本代表圖之元件符號簡單說明： 30 :雙極性裝置； 31 ： STI； 3 2 .主動區， 33 :射極； 34 :集極； 35 :外質基極； 籲 36 : N井； 37 :本質基極； 3 8 :閘極； 381 :複晶矽閘極； 382 :閘極氧化層； 39 分隔區。 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 0503-A31559TWFl/Joanne 4