[go: up one dir, main page]

TWI355660B - Non-volatile memory with boost structures and meth - Google Patents

Non-volatile memory with boost structures and meth Download PDF

Info

Publication number
TWI355660B
TWI355660B TW096142902A TW96142902A TWI355660B TW I355660 B TWI355660 B TW I355660B TW 096142902 A TW096142902 A TW 096142902A TW 96142902 A TW96142902 A TW 96142902A TW I355660 B TWI355660 B TW I355660B
Authority
TW
Taiwan
Prior art keywords
nand string
voltage
boost
storage element
gate
Prior art date
Application number
TW096142902A
Other languages
English (en)
Other versions
TW200834579A (en
Inventor
Nima Mokhlesi
Original Assignee
Sandisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/558,980 external-priority patent/US7508710B2/en
Priority claimed from US11/558,984 external-priority patent/US7508703B2/en
Application filed by Sandisk Corp filed Critical Sandisk Corp
Publication of TW200834579A publication Critical patent/TW200834579A/zh
Application granted granted Critical
Publication of TWI355660B publication Critical patent/TWI355660B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

1355660 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體。 【先前技術】 半事'^ 5己彳思體' 已越来越地用—置一 如，非揮發性半導體記憶體用於蜂巢式電話、數位相機、 個人數位助S、行動計算裝f、非行動計算裝4及其他裝 置。電可抹除可程式化唯讀記憶體（EEPR0M)及快閃記憶
體係屬於最普遍的非揮發性半導體記憶體。與傳統、具有 完全特徵的EEPROM相比’採用快閃記憶體（亦係一種類型 的EEPROM) ’可在—個步驟中抹除整個記憶體陣列或該記 憶體之一部分的内容。 得統EEPROM與快 J…丨心組白椚…初闹徑，其係定 位在-半導體基板中的-通道區上面並與該通道區絕緣。 該浮動閘極較位在源極區與沒極區之間。—㈣間極係 提供在該浮動閘極上面並與之絕緣。藉由保留在該 極上的電荷之數量來控制如此形成的電晶體之臨界_甲 即’在電晶體接通之前必須向該控制間極應用 ^ 極與沒極之間傳導的最小電壓數量係由浮動電： 位準控制。 的電何 某些册腦及快閃記憶體以㈣心料 之電荷的一浮動閘極，並因此 個軏圍 I 口此可在兩個狀態（例如一 狀態與-程式化狀態）之間程式化/抹除該記憶 * 快閃記憶體裝置有時稱為二進制快閃記憶體裝置，因為: ^6503^ 1355660 一記憶體元件可儲存一位元的資料。 夕狀4 (還稱為多位準）快閃記憶體裝置係藉由識別多 個不同的經允許/有效的程式化臨界電壓範圍來實施。每 記憶體裝置中已編碼的資 對應於四個不同臨| φ厭4Λ· m ,, 个U臨界電壓範圍的四個離散電荷帶中之一者 之中時，每-記憶體元件可儲存兩位元的資料。 通常而言’在—程式操作期間應用於控制閘極之-程式 電遷VPGM係應甩為一系列脈衝，其量值隨時間而增加。在 -可能方法中’脈衝量值隨各連續脈衝增加狀步階大 j例如0.2至0.4 V。可將VpGM應用於快閃記憶體元件之 控制閘極。在該等程式脈衝間的週期中，會進行驗證操 作。即，在連續程式化脈衝之間讀取加以並聯程式化的元 件群組之各元件的程式化位準，以決定該位準係等於或係 大於正將元件程式化至的一驗證位準。對於多狀態快閃記 憶體讀陣列而言’可針對一元件之每一狀態來執行一驗 證步驟以決定該元件是否已到達其與資料相關聯的驗證位 準。舉例來說，能夠在四個狀態中儲存資料的一多狀態記 憶體元件可能需要針對三個比較點來執行驗證操作。 此外，當程式化EEPROM或快閃記憶體裝置（例如nand 串令的nand快閃記憶體裝置）時，通常將應用於控制 間極並對位元線進行接地，從而使來自單元或記憶體元件 (例如儲存元件）之通道的電子得以注入浮動閑極十。當電 子累積在該浮動閘極之中時’該浮動閘極會變成帶負電並 126503.doc 1355660 且該記憶體元件之臨界電壓會升高，以便將該記憶體元件 視為處於已程式化狀態。關於此類程式化之更多資訊可在 以下文獻中找到：美國專利第6,859,397號，標題為 "Source Side Self Boosting Technique For Non-Volatile 美國專利申請公 第 2005/0024939 號，標題為"Detecting 〇ver Pr〇grammed Memory";兩者均以提及方式完整併入本文。
然而’程式化期間’由於需要對字線應用較高電壓，可 發生各種問，例如程式干擾。相應地，一直存在進一步 最佳化程式化操作以及驗證及讀取操作之需要。 【發明内容】 本發明藉由提供用於操作具有增壓結構之非揮發性記憶 體來解決上述及其他問題。 在八體實施例中，用於操作非揮發性儲存器之方法包 括組態-NAND串以接收一增壓電壓，其中該臟〇串包 括許多儲存元件並且至少部分係形成於一基板i，並且一 增麼結構沿該_串延伸。該方法進-步包括對該 NAND串應用增麼電壓，以便經由㈣結構與基板通信之 位置（例如基板之源極/及極區）將增壓電屋搞合至增壓結 構。例如’可將儲存元件配置糾娜串之第—末端的内 及外選擇閘極與NAND串之第-古#认观 节&弟一末鈿的選擇閘極之間。 在應用增壓電壓後，可進一 進 V藉由對與NAND串相關聯 之字線應用升高之電壓増壓 堅"亥增壓結構。隨後，可將增壓 t構至 >、部分放電至一位 準其係基於欲將儲存元件程式 126503.doc 1355660 化至的一程式化狀態。藉由控制（例如）經由位元線應用於 NAND串之汲極側的電壓，可控制將增壓結構放電至的位 準。放電後，程式化可藉由（例如）經由選定字線對nand 串内之儲存元件應用一程式化電壓而發生。有利的係，增 以辅助， 用較低程式化電壓。 在驗證程序中，其可發生於程式化脈衝之間，可針對各 NAND串獨立地再次將增壓結構增壓及放電至基於驗證位 Τ之位準。接著對各NAND串内之儲存元件應用一電 壓，以特徵化儲存元件之一程式化狀態。採用此方法，可 根據不同驗證位準同時特徵化不同NAND#内的沿—字線 之多個儲存元件，同時使用共同字線電壓。 讀取程序可包含若干讀取循環，每一讀取位準一個。在 各讀取循環中’將增壓結構共同增壓及放電至基於在各讀 取循環中不同之讀取位準的一共同位準。 在另-具體實施例中’用於操作非揮發性儲存器之方法 包括應用一共同增壓電壓’其係搞合至沿第一ναν〇串延 伸之第-增塵結構及沿第二NAND串延伸之第二增壓結 構。該方法m括將第—增壓結構放電至第—位準= 將第二增壓結構放電至不同之第二位準。 在另-具體實施例中，用於操作非揮發性儲存器之方法 包括針對個別NAND串之健存元件的讀取程式化狀態執行 若干連續讀取循環。各讀取循環包括應用輕合至沿個別 N娜串延伸的個別增壓結構之共同增壓電壓，將個別姆 126503.doc 1355660 壓結構放電至基於在各讀取循環中不同之讀取位準的一丑 7位準’以及對各NAND串内之至少一個館存元件應用一 項取㈣，其用於特徵化各财_串内之至少一個儲存元 件相對於讀取位準之程式化狀態。 【實施方式】 適合於使用本發明的非揮發記憶體系統之一範例使用 NAND快閃記憶體結構，其t將多個電晶體串聯配置在— N_串中的選擇閘極之間。圖i係顯以㈣ NAND串的俯視圖。實務中，可橫跨半導體裝置將若干個 此類NAND串次第配置於二維陣列内，視需要地係三^ 圖1及2中所描述之NAND串各包括央在選擇閉極間的四個 串聯電晶體。在-具體實施例中，各NAND串包括兩個源 極側選擇閘極及一個汲極側選擇閘極。例如，NAND串& 包括夾在汲極側選擇閘極（未顯示）與源極侧選擇閘極丨及 11〇間的電晶體100、1〇2、1〇4及106。可分別將選擇閘極 108及110連接至（或乂供為部分之）相關聯nand串之控制 線SGS2及SGS1。NAND串#2包括夾在源極側選擇閘極13〇 及132與汲極侧選擇閘極142間的電晶體134、136、及 140。可分別將選擇閘極130及132連接至（或提供為部分之） 相關聯NAND串之控制線SGSi及SGS2。應注意，汲極側 上已去除NAND串#1之一末端區的描述。根據其相對於個 別NAND串之位置，選擇閘極1〇8及132可視為内選擇閘 極’而選擇閘極110及13 0可視為外選擇閘極。 在NAND串# 1中，例如’汲極側選擇閘極（未顯示）將 126503.doc •10- 1355660 NAND串連接至-末端上之位元線接點（未顯w，而選擇 閘極110將NAND串連接至另一末端上之源極線接點12〇。 同樣，在NAND串#2中，選擇閘極142將那連接至 一末端上之位元線接點15〇，而選擇閘極丨3〇將NAND串連 接至另一端上之源極線接點丨2 〇。藉由經由其控制線應用 適當電壓來控制選擇閘極。在此方法中，NAND串係沿位 元線方向以源極侧至源極側及汲極側至汲極側方式交替配 置。然而，亦可使用其他方法。 另外’在NAND串#1中’電晶體1〇〇、ι〇2、1〇4及1〇6各 具有一控制閘極及一浮動閘極。明確而言，參考圖2，電 晶體100具有控制閘極100CG及浮動閘極1〇〇FG。電晶體 102包含控制閘極i〇2CG與浮動閘極i〇2FG。電晶體104包 括控制閘極104CG及浮動閘極1〇4FG。電晶體1〇6包含一控 制閘極106CG與浮動閘極I〇6FG。控制閘極1〇〇CG、 102CG、104CG及106CG可分別作為字線WL3、WL2、 WL1及WL0之分來提供。在一可能設計中，電晶體 100、102、104及106各係記憶體單元或非揮發性儲存元 件。在其他设計中’記憶體元件可包括多個電晶體或者可 不同於圖1及2所描述者。同樣，在NAND串#2中，電晶體 134、136、138及140各具有一控制閘極及一浮動閘極。電 晶體134具有控制閘極134CG及浮動閘極n4FG。電晶體 136包含控制閘極136CG與浮動閘極136FG。電晶體138包 含控制閘極138CG與浮動閘極138FG ^電晶體14〇包括一控 制閘極140CG與浮動閘極14〇FG。控制閘極134cg、 126503.doc . 1355660 136CG、138CG及140CG可分別作為相關聯字線wl〇、 和、WL2及WL3之部分來提供。該等字線不同於與 NAND串#1相關聯之字線。 ' 在一可能實施方案中，F表示各記憶體元件之字線、控 制閘極及浮動閘極的寬度，以及記憶體元件之間的間距。 源極及汲極選擇閘⑮亦可具有寬度F ”列>，源極側選擇 間極間的間距可為之倍數。雙重源極側選擇閘極之使 用在透過選擇閘極防止N A N D之源極側的電流；贫漏以及控 制增壓結構時較有用。 特定言之’在一方法中’可為各财勘串提供—增壓結 構’例如導電板或線。在一方法中，職〇串#1包括增壓 結構115 ’其沿NAND串及其儲存元件延伸並在源極侧^擇 閘極108及110之間的源極/汲極區經由與基板丨18之接點接 觸NAND串。增壓結構115因此與基板通信。如下文所詳細 說明’增壓結構可在程式化、驗證及/或讀取操作中予以 輔助，以最佳化用於個別NAND串之該等程序。同樣，在 —方法中’ NAND串#2包括增壓結構145，其沿Ναν〇串及 其儲存元件延伸並在源極側選擇閘極13〇及132之間的源極/ 汲極區經由與基板148之接點接觸NAND串。亦可提供其他 增壓結構組態’例如沿字線方向及以位元線方向由—或 夕個相鄰NAND串共享之增壓結構。例如，增壓結構可在 相鄰NAND串上延伸，其係使用奇偶程式化在不同時間程 =化。此一增壓結構可接觸相鄰nand串内之源極/汲極 區。在另一方法中’多個増壓結構與一 NAND串相關聯。 126503.doc 12 1355660 另外，其他增ι纟#構*需要接縣板之源極/㈣區，但 可經由其他方式予以控制。另外，其他增屢結構可在除兩 個或更多源極側選擇閘極間外的位置接觸基板。增屢結構 可以相似方式與NAND串一起使用，其具有單一源極側或 汲極側選擇閘極。 在另一變更中，增壓結構可接觸汲極側上之NAND串， 'J如接近或鄰近汲極側選擇閘極或兩個或更多汲極側選擇 閘極之間’其係類似於圖1及2之兩個源極側選擇閘極而予 乂提供。增壓結構可具有各種斷面形狀。增壓結構可與 ND串之形狀一致或可沿直線延伸。增壓結構可沿其長 度具有各種斷面形狀，包括矩形，例如薄帶，圓形，例如 導線等等。另外，斷面可沿長度變化。例如，斷面在某些 位置可比其他位置厚。另外，增壓結構可沿nand串之— 部分延伸，例如僅沿儲存元件之一部分，或沿NAND串之 全部儲存元件。還可以採用其他變更。 圖3係兩個相鄰NAND串之替代具體實施例的俯視圖。圖 4係圖3的NAND串的等效電路圖。如上所述，在一方法 中’源極側選擇閘極間的間距可為F或ρ之整數倍。在本範 例中’ NAND串# 1内的源極側選擇閘極1 〇8及1丨〇間以及 NAND串#2内的源極侧選擇閘極π〇及丨32間的間距為3F。 相對於使用間距F之圖1及2的具體實施例，此方法可減輕 用於定位增壓結構與基板118或148之接點的公差。特定言 之’較大、非自我對準接點可用於將增壓結構耦合至基板 之作用區域，例如源極/汲極區。 126503.doc 13 1355660 圖5係描述二個NAND串的電路圖。電路圖對應於圖1至4 之具體實施例。使用NAND結構的快閃記憶體系統之典型 架構包括數個NAND串。舉例來說，在具有更多nand串 的記憶體陣列中顯示三個NAND串520、540及560。在此範 例中，各NAND串包括兩個源極側選擇閘極、四個儲存元 件及一個汲極侧選擇閘極。雖然為簡單起見說明四個儲存 兀件，舉例而言，現代NAND串可具有高至三十二或六十 四個儲存元件。
例如，NAND串520包括汲極側選擇閘極522、儲存元件 523至526、源極側選擇閘極527及528、及具有與基板531 之接點的增壓結構530。NAND串540包括汲極側選擇閘極 542、儲存元件543至546、源極側選擇閘極“了及“^、及 具有與基板551之接點的增壓結構55〇e NAND_56〇包括汲 極側選擇閘極562、儲存元件563至566、源極側選擇閑極 567及568、及具有與基板571之接點的增壓結構57〇。藉由 選擇間極將各NAND串連接至源極線。選擇線或控制線 SGSMSGS2用於控制源極側選擇閘極。藉由選擇閘極 522、542、562等内之選擇電晶體將各種NAND串52o、“ο 及連接至個別位元線521、541及561。藉由没極選擇線 或控制線SGD控制該等選擇電晶體。在其他具體實施例 中’選擇線不必在NAND串中共有，即，可為不同则D 串提供不同選擇線。字線WL3與用於儲存元件523、⑷及 ⑹之控制閘極連接。字線机2與用於儲存元件似、州 及遍之控制閘極連接。字線WL1與用於儲存元件仍、 126503.doc -14- 1355660 545及565之控制閘極連接。 526、546及566之控制、出、用於儲存元件 別_串包含儲存元件陣列或集：看=立元線及個 WL2、WL1及WL〇)包括該陣列：「：線(WL3、 n ^ ^的列。各予線連接該 夕J r各儲存兀件之控制閘極。 ^^ /飞者，可藉由字線本身提供 控制閉極。例如’字線WL2為儲存元件524、544及 供控制閘極。實務中，其可為字線上的數千個儲存元件。 在一具體實施例中，資料係沿-共同字線而程式化至儲 存凡件。因而’在應用該等程式化脈衝之前，選擇該等字 線之一用於程式化。此字線稱為選定字線…區塊之剩餘 線係稱為未選定字線。該選定字線可具有一或兩個相鄰 子線。若該選定字線具有兩個相鄰字線，則在沒極側上的 相鄰字線係稱為汲極側相鄰字線而在源極側上的相鄰字線 係稱為源極側相鄰字線。例如，若WL2係選定字線則 WL1係源極側相鄰字線而WL3係汲極側相鄰字線。 各儲存元件區塊包括一組形成行的位元線與一組形成列 的字線。在一具體實施例中，將該等位元線劃分成奇數位 元線與偶數位元線。同樣如結合圖i 9所述，沿著一共同字 線並連接至奇數位元線的儲存元件係在一時間處程式化， 而沿著一共同字線並連接至偶數位元線的儲存元件係在另 一時間處程式化（"奇數/偶數程式化”）。在另一具體實施例 中’沿用於區塊内所有位元線的一字線來程式化儲存元件 ('·全部位元線程式化"）。在其他具體實施例中，可將該等 位元線或區塊分解成其他分組（例如左及右，兩個以上分 126503.doc 15 1355660 組等）。 位另二各健存元件可儲存資料。例如，當儲存-位元數 雨二，將儲存元件之可能臨界電M(Vth)的範圍分成 圍給該等範圍指派邏輯資料”丨"及"〇"。在nand 型快閃記憶體的-範例中，在抹除該儲存元件之後的〜 W Μ且係定義為邏輯"i"…程式操作後之％為正數 :、疋義為邏肖〇。當％係負數並且嘗試讀取時，該儲 :二件將會開啟以指示正在儲存邏輯””。當'Η係正數並 ",试讀取操料’儲存元件料會開啟此指補存邏輯 夕 儲存元件亦可儲存多個位準的資訊，舉例來說， 多位元的數位資料。在此情況下，％值之範圍會被劃分 成資料之位準的數置。例如，若儲存四位準之資訊，便有 指派給資料值””、，，，、"。”及背的四個〜範圍^在 N娜型記憶體之一範例中’在一抹除操作後〜係負數 並定義為"11"。正VTH值係用於，,1G ”、"Gl"及"⑽"之狀態。 程式化於儲存元件内的f料與該元件的臨界電壓範圍之間 的特定關絲決於該等儲存元件所採用的資料編碼方案。 4 J如美國專利第6,222，762號及美國專利申請公開案第 2004/0255090號說明用於多狀態快閃儲存元件之各種資料 編碼方案，其以提及方式整體併入本文。 NAND型’决§己憶體的相_範例及其操作係提供在以下 專利之中：美國專利第 5,386,422、5,522,58〇 ' 5,57〇,315、 5’774’397 ' 6’046,935、6,4、必28 及 6，^2,580號，其以提及 方式併入本文。 126503.doc -16- 1355660 閃健存元件時，向該儲存元件之控㈣極 應用-秘式電虔’而與該儲存元件相關聯之位元 將來自通道的電子注入浮動間極内。當電子累積在浮 閘極之t時’該浮動閉極會變為帶負電而且㈣存元件 之vTH會升高。為將該程式電麼應用於正在程式化的 凡件的控制閘極’該程式電M會被應用於適當的字線上。 :上=述，各NAND串内之—儲存元件共享相同字線。例 ，當程式化圖5之儲存元件524時，亦將 儲存元件544及564之控制閘極。 > …用於 然而’當程式化及讀取給定儲存元件及與給定儲存元件 具有某一程度之耗合的其他儲存元件（例如共享相同字線 或位凡線的儲存元件）時’可發生儲存於儲存元件内之電 明確而言’已儲存電荷位準的偏移發生原因為儲 間的％耦合。由於積體電路製造技術的改良，該問 題隨儲存元件間的办„分、,工Ώ 的二間減小而惡化。該問題最明顯地發生 已於不同時間處加以程式化的兩個相鄰儲存元件群組之 間。將-儲存元件群組程式化為新增電荷位準，其對應於 "、貝料採用第二組f料程式化第二儲存元件群組後， :第-儲存元件群組讀取之電荷位準常常看似不同於由於 儲存70件群組之電荷與第一儲存元件群組之電容福合 而=式化的電何位準。因此，相合效應取決於程式化儲存 兀^之順序’因此，取決於程式化期間穿過字線之順序。 画D串通常（但非始終）從源極側程式化至沒極側，即開 始於源極側字線並以每次一字線之方式前進至汲極側字 126503.doc •17- ^55660 線0 例如，給定儲衫件上之電容耦合效應可由相同字線内 及相同刚D串内的其他儲存元件引起。例如 元 r?第一儲存元件群組之部分，其沿字d ^一貝料1面的其他替代健存元件。儲存元件524及564可 為储存另-資料頁面之第二儲存元件群 存元件544後程式化第^存元件群”，將存在
疋件544之電容輕合。與字線上直接相鄰儲存 存元件524及564)的耦合最強。 ^ 同樣，若在儲存元件544加以程式化，可藉由儲存元件 之程式化影響儲存元件544 ’其位於相同NAND串54〇上。 對於儲存元件544,與NAND串上之直接相鄰儲#元件（其 係儲存元件543及/或545)的耦合最強。例如，若1^八>^〇串 540内之儲存元件係按以下順序程式化：546、545、544、 5 43 ’儲存元件544可受與儲存元件543之麵合影響。一般
而言，相對於儲存元件544以對角線配置之儲存元件，即 儲存元件523、563、525及565，可提供用於儲存元件544 之耦合的大約20% ’而相同字線或NAND串上的直接相鄰 儲存元件524及564以及543及545提供大約80%的柄合。在 某些情況中，耦合可足以將儲存元件之VTH偏移大約〇 5 v ’其足以引起讀取錯誤並加寬儲存元件群組之vth分佈。 圖6至10描述具有增壓結構之非揮發性儲存器的製造。 圖6描述非揮發性儲存器。顯示沿若干NAND串之斷面圖。 對應结構可沿延伸至頁面外的位元線方向以及字線方向向 126503.doc -18· 1355660 右及向左進一步重複。描述被簡化，不必提供所有細節， 描述並未按比例。在提供之組態中，NAND串係以源極側 至源極側及汲極側至汲極側方式交替配置。但是，其他配 置也可以。可將NAND串至少部分形成於基板6〇〇上。在一 方法中’可將NAND串形成於p井區上，其高於p型基板之n 井區。 例如，部分NAND串605包括源極側選擇閘極62〇及622, 其係針對相關聯之NAND串分別連接至（或提供為部分之） 控制線SGS2及SGS1。完整NAND串610包括源極側選擇閉 極626及628 ’其係針對相關聯之NAND串分別連接至（或提 供為部分之）控制線SGS2及SGS1。另外提供儲存元件 630、632、634及636以及汲極侧選擇閘極638。部分nand 串615包括針對相關聯之NAND串連接至（或提供為部分之） 控制線SGD之汲極側選擇閘極642。在一方法中，各nand 串605、610及61 5可位於在不同時間程式化或讀取之記憶 體陣列的不同區塊内。另外，將源極/汲極擴散區提供於 儲存元件與選擇閘極之間’包括源極/汲極擴散區65〇、 652、654、656、658、660、662、664及666。 源極線624係用於對源極側選擇閘極622及626提供電壓 之控制線，而位元線640係用於對汲極側選擇閘極63 8及 642提供電壓之控制線。 圖7描述圖6之一部分的細節。各儲存元件可包括控制閘 極636、浮動閘極639、控制閘極與浮動閘極間的多晶矽層 間介電層637、以及浮動閘極639與基板6〇〇間的絕緣層 126503.doc 19 1355660 64卜 圖8描述沈積一絕緣層後的圖6之非揮發性儲存器。可使 用各種技術沈積絕緣層800。在一方法令，該層橫跨各 NAND串延伸，儘管實務中絕緣層可足以橫跨儲存元件延 伸。一般而言，絕緣層800可與包括儲存元件及選擇閘極 的現有結構之形狀一致。在一方法中，絕緣層8〇〇可包括 由氧化矽、氮化矽及氧化矽（"0N0")形成之三層介電質。
圖9a描述沈積一光阻層9〇5後的圖8之非揮發性儲存器。 圖9b描述選擇性曝露及移除光阻，層9〇5之部分並蝕刻絕緣 層之部分後的圖9a之非揮發性儲存器。在此方法中，使用 用於選擇性曝露光阻之遮罩900，其具有NAND串之源極側 選擇閘極間的開口。一旦選擇性地曝露光阻層9〇5，移除 遮罩900，並使用熟知技術移除光阻之曝露部分。因此， 曝露光阻之移除部分下方的絕緣層之部分。另外，執行蝕 刻以移除絕緣層800之曝露部分，以便分別曝露源極/汲極 區650及654之對應部分91〇及92〇。如上所述，結合圖3， 源極側選擇閘極間的間距可為F之倍數，以減輕用於定位 增壓結構與基板之接點的公差。提供之範例使用源極侧選 擇閘極間距F。蝕刻後，移除光阻層9〇5之剩餘部分，並沈 積導電層。 圖10描述沈積提供增壓結構之一導電層後的圖9b之非揮 發性儲存器。遮罩1〇〇〇可用於在NAND串上沈積導電材 料，例如多晶矽或金屬，如鎢、氮化钽或氮化鈦。可使用 原子層沈積（ALD)、化學汽相沈積（CvD)、物理汽相沈積 126503.doc •20- 1355660 (pvd)、Μ等沈積導電材料。導電材料提供增壓結構（部 分）1010，其在源極/汲極區部分91〇接觸基板，增壓結構 1020，其在源極/汲極區部分92〇接觸基板，以及增壓結構 (部分）1030。一般而言，增壓結構與絕緣層8〇〇之形狀一 致。絕緣層800用於將儲存元件之控制閘極及浮動閘極與 增壓結構絕緣《另外，可在增壓結構之頂部提供一或多個 額外層，例如第二絕緣層， 增壓結構之一優點係其可提供儲存元件之間的屏蔽以 減小耦合效應，因為增壓結構可環繞控制閘極及浮動閘 極，其靠近基板延伸於相鄰儲存元件之浮動閘極間（圖 10)。此設計亦改善從增壓結構至儲存元件之浮動閘極的 耦合。 圖11係具有增壓結構之兩個相鄰NAND串之另一具體實 施例的俯視圖。圖12係圖u的的等效電路圖。在 此具體實施例中，NAND串包括單一源極側選擇閘極，例 如NAND串# 1内之選擇閘極丨〇8及NAND串#2内之選擇閘極 132。在一可能方法中，#1内之增壓結構1115在選 擇閘極108與相鄰儲存元件106間具有與基板1118之接點。 同樣，在一可能方法中，NAND串#2内之增壓結構1145在 選擇間極132與相鄰儲存元件134間具有與基板1148之接 點。 圖13係描述具有單一源極側選擇閘極及增壓結構之三個 NAND串的電路圖。電路圖對應於圖11及12之具體實施 例’且與圖5之電路圖的不同點在於NAND串包括一個源極 126503.doc •21 · 1355660 側選擇閘極而非兩個。此處，NAND串1320包括汲極侧選 擇閘極1322、儲存元件1323至1326、源極側選擇閘極 1327、及具有與基板1331之接點的增壓結構133(^ NAND 串1340包括汲極側選擇閘極1342、儲存元件1343至1346、
源極側選擇閘極1347、及具有與基板1351之接點的增壓結 構1350。NAND串1360包括汲極側選擇閘極1362、儲存元 件1363至1366、源極側選擇閘極1367、及具有與基板1371 之接點的增壓結構1370。藉由選擇閘極將各NAND串連接 至源極線。選擇線或控制線SGS係用於控制源極側選擇閘 極。藉由選擇側閘極1322、1342、1362等内之選擇電晶體 將各種NAND串132〇、1340及1360連接至個別位元線 1321、1341及！361。藉由汲極選擇線或控制線S(}D控制該 等選擇電晶體。可按類似於NAND串之一末端包括雙重選 擇閘極的具體實施例之方式控制NAND串。例如，在一方 法中’增壓結構之充電可經由位元線發生。
圖14描述用於製造具有增壓結構之非揮發性儲存器的程 序。應注意，本文所提供之此流程及其他流程中，執行之 步驟不必按所示順序或作為離散步驟執行。另夕卜，程：提 供高位準概述。步驟1400包括在基板上形成儲存元件及選 擇閘極（圖6)。在-具體實施例+，形成_〇串。步驟 1410包括在儲存元件與選擇閘極間形成源極-汲極區。步 驟1420包括形成控制線。例如，該等步驟可包括护制源極 及汲極側選擇問極之控制線及輕合至源極接點及^線之 控制線。步驟丨430包括在儲存元件及選擇閑極之至少^邛 126503.doc •22· 1355660 分上形成 致絕緣層（圖8)。步驟1440包括形成光阻層 (圖9a)。步驟1450包括（例如）經由遮罩9〇〇選擇性地曝露光 阻層’並移除光阻之曝露部分以曝露絕緣層之部分（圖 9b)。步驟1460包括蝕刻絕緣層之曝露部分，以曝露源極/ 汲極區之部分（圖9b)。步驟1470包括移除剩餘光阻。步驟 1480包括形成一致導電層，其部分接觸源極-汲極區之曝 硌部分（圖10)。亦可將額外絕緣層提供於導電層上。
圖15說明NAND儲存元件之陣列15〇〇的範例，例如圖1至 4、11及12所示。沿各行，將位元線15〇6耦合至用於nand 串1550的汲極選擇閘極之汲極端子1526。沿nand串之各 列，源極線1504可連接NAND串之源極側選擇閑極的所有 源極端子1528 eNAND架構陣肢其作為記憶體系統之部 分的操作之—範例可在美國專利第5,57〇,3 i 5 ; 及6,046,935號中找到。
將儲存元件之陣列劃分為較大數目之儲存S件區塊。如 同快閃EEPROM系統’區塊係抹除單元。即，各區塊包含 一起抹除的最小數目儲存元件。各區塊-般劃分成若干頁 面。一頁面係一程式仆萤> . Λ化早兀。在一具體實施例中，可將個 :二Cl :夕個片段且該等片段可包含在-基本程式化 、夺_人寫入的最小數目之儲存元件》—赤农乂 · 面一般係儲存於—列儲存元件中。 ::資料頁 =段。，包括使用者資料與管:==:多 般。括從區段之使用者資料已經、 (ECC)。控制器之一部 錯誤杈正碼 刀(如下述)在將資料程式化在陣列 126503.doc •23 - 1355660 ^日夺計算咖，並還在從該陣列讀取資料時檢查其。或 • ’該等ECC及/或其他管理資料係不同於其所屬之使 資料的儲存於頁面或甚至不同區塊内。 I㈣者資料之區段通常㈣2個位元組，對應於磁碟 4的一區段之大小。管理資料一般係-額外的16至20位 :’’且。-較大數目的頁面形成一區塊，(例如)從8頁直至 實施:二128或更多頁面，不論何處皆如此…些具體 貫施例中，一列NAND串包含一區塊。 在-具體實施例中’記憶體儲存元件係藉由 一抹除電壓（例如，2〇 ^_ -疋列旰期並在該等源極及位 :雷動時將：選定區塊之字線接地來加以抹除。由 井令纟，未選定字線 '位元線、選擇線及C源極也上 2抹除電壓之一明顯部分。因而將一強電場應 二元件之穿隨氧化物層’並隨著-般藉由一 广⑽㈣機制將該等浮動閘極之電子發射至基板側來 抹除δ亥·#選疋儲存元件之資料 ^ 現者將電子從浮動閉極傳 =以區’降低-選定儲存元件之臨界㈣。抹除可在 圖㈣使❹-列/行解Hr件單元上執行。 "仃解碣器及讀取/寫入電路之非揮發 2憶體系統的方_。依據本發明之—具 用以千订讀取及程式化料元件之_頁 面的讀取/寫入電路。記憶體裝置⑽可包括一或多個2 ^體晶拉1698。記憶體晶粒1698包括錯存元件⑽、控制 電路刪、及讀取/寫入電路祕之二維陣列。在某些具 126503.doc •24· 1355660 體實施例中，儲存元件之陳而丨可& 干乏陣列可為三維。記憶體陣列ι500 係可藉由經由列解碼器163〇 υ <子線及稭由經由行解碼器 1660之位元線定址。讀取/寫人電路祕包括多個感測區 塊議，並允許平行地讀取或程式化儲存元件之頁面 *將控制器1650包括於相同記憶體裝置μ%(例如可移 除儲存卡）内#為-或多個記憶體晶粒工柳。經由 贈在主機與控制器⑽間並經由線⑹味控制器與一或 多個記憶體晶粒1 6 9 8間傳輸命令及資料。 控制電路1610與讀取/寫入電路1665合作，以在記憶體 陣列测上執行記憶體操作。控制電路1㈣包括狀態機 m2、晶片上位址解竭器1614及功率控制模㈣心狀離 機!⑴提供記憶體操作之晶片位準控制。晶片上位址解碼 1^614提供由主機或記憶體控制器所用位址與由解瑪写 1630及166G所用硬體位址間的位址介面。功率控制模組 1616控制在記憶體操作期間供應至字線及位元線之功率及 電壓。 在某些實施方案中，可組合某些組件。在各種設計中， 除儲存元件陣列胸外，—或多個組件（單獨或組合）可視 為-管理電路。例如’一或多個管理電路可包括控制電路 狀態機1612、解碼器1614、163〇及166〇、功率控制 :616、.感測區塊16〇°、讀取/寫入電路祕、控制器祕 #之任一者或一組合。 圖m系使用雙重列/行解褐器及讀取/寫入電路之非揮發 性記憶體系統的方塊圖。提供圖16中所示記憶體裝置祕 I26503.doc -25· 、另配置。此處，由該等各種周邊電路存取記憶體陣列 1 500係在該陣列之相對側上以一對稱方式來實施，使得可 將在各側上的存取線及電路之密度減半。因此，將列解碼 器刀割成列解碼器163〇a及1630B並且將行解碼器分割成 行解碼器1660A及1660B。同樣，將讀取/寫入電路分割成 從底邛連接至位元線之讀取/寫入電路1665A及從陣列15〇〇 之頂。卩連接至位元線之讀取/寫入電路1665β。依此方式， 讀取/寫入模組之密度實質上減半。圖17之裝置還可包括 控制器，如上面關於圖16之裝置所述。 圖18係分割成核心部分（稱為感測模組168〇)及共同部分 1 690之個別感測區塊丨6〇〇的方塊圖。在一具體實施例中， 存在用於各位元線之分離感測模組168〇及用於一組多個感 測模組168〇之一共同部分1690 〇在一範例中，感測區塊將 包括一共同部分1690及八個感測模組168〇。群組内各感測 模組將經由資料匯流排1672與相關聯之共同部分通信。關 於詳細内容，請參考2006年6月29日公佈之美國專利申請 公開案第 2006/0140007號，標題為”N〇n_v〇latile Mem〇ry &
Method with Shared Processing f〇r an Aggregate of Sense Amplifiers"，其以提及方式整體併入本文。 感測模組1680包含感測電路1670，其決定在一連接位元 線中的一傳導電流是否高於或低於一預定臨界位準。感測 模組1680還包括一位元線鎖存器1682，其係用於在連接位 元線上設定一電壓條件。例如，鎖存於位元線鎖存器1682 内的一預疋狀態將會成將連接位元線拉至一指定程式禁 I26503.doc • 26 - 止之狀態（例如VDD)。 ^部分i 690包含處理器1692、一組資料鎖存器 八。於°亥組資料鎖存器1694與資料匯流排1620之間的1/〇 =面1696。處理器1692執行計算。例如，其功能之一係決 =存於感測儲存元件内的f料並將所決定資料倚存於該 組^料鎖存器内。該組資料鎖存器刪係用於儲存在一讀 取操作期間藉由處理器1692所決定之資料位元。其還用於 啫存在程式操作期間從該資料匯流排丨62〇匯入的資料位 二、:所匯入的資料位元表示試圖程式化於記憶ϋ内的寫入 貧料。I/O介面1696在資料鎖存器1694與資料匯流排丨62〇 之間提供一介面。 ;在请取或感測期間，該系統之操作受狀態機i6i2控制， "玄狀態機控制向定址儲存元件供應不同的控制閘極電壓。 在經過對應於記憶體所支援之各種記憶體狀態的各種預定 義控制閘極電壓時’感測模W⑽可在該等電塵之一處跳 脫，並經由匯流排1672從感測模組1680提供輸出至處理器 於該點，處理器1692藉由感測模組之跳脫事件以及 關於左由輸入線i 693從狀態機應用之控制閘極電壓之資訊 的考量決定最終記㈣H其接著計算㈣記憶體狀態 進制編碼，並將最終資料位元健存於資料鎖存器16 % 内在核〜邛为之另一具體實施例中，位元線鎖存器丨682 具有雙重任務能，既作為用於鎖存感測模組“⑼之輸出的 鎖存器，亦作為上述位元線鎖存器。 預計某些實施方案將包括多個處理器丨692。在一具體實 126503.doc •27· 1355660
施例中，各處理器1692將包括輸出線（圖丨5内未描述），以 便將輸出線之各個線或連接在—起。在某些具體實施例 中’該等輸出線係在連接至線或線之前反向。此組態實現 在程式驗證程序期間快速決^程式化程序已完成之時間， 因為接收線或的狀態機可決定所有程式化中位元已到達所 品位準之時間。例如，當各位元已到達其所需位準時，會 將用於該位元之一邏輯零發送至該線或線（或反向一資^ 一）。當所有位元輸出一資料零（或一反向資料一）時，該狀 二機便知道要終止該程式化程序。由於每—處理器與八個 感測模組通信，該狀態機需要對該線或線進行八次讀取， 或可將邏輯添加至處理器！ 6 9 2以累積相關聯位元線之結 果’使得該狀態機㈣要對該線或線進行一次讀取。同 樣’藉由正確選擇該等邏輯位準，該整體狀態機可谓測該 第位元何時改變其狀態並相應地改變演算法。 程式化或驗證期間’將欲程式化之資料從資料匯流排 1620儲存於該組f料鎖存器職内。在狀態機之控制下， 程式操作包含—系列應用於定址神元件之控制閘極的程 式化電麗脈衝。每一程式化脈衝之後可進行一讀回_ 來決定是否已將該儲存元件程式化為所需的記憶體狀態。 處理器1692監視與所需記憶體狀態相關之讀回記憶體狀 態。當該等二狀態一致時，該處理器⑽將該位元線鎖存 器⑽設^成使得將該位元線拉至_指定程式禁止之狀 姑。此舉禁止麵合至該位元線之儲存元件受到進一步程式 化，即使在其抂制閘極上出現程式化脈衝。在其他具體^ 126503.doc -28· 1355660 細例中，該處理器最初載入位元^ ^ ^ ^ ^ ㈣在該驗證程序期間將其以為_==2而該感測 負料鎖存器堆疊i694包含 器堆疊。在一且體實…應於感測模組的-資料鎖存 資料鎖存器。在竿此膏#〇 隹一個 号心^ 不需要）中，將資料鎖存 =施為移位暫存器’以便將儲存於其中之平行資料轉換 為用於資料匯流排162〇串 、 甲貝科且反之亦然。在較佳具
體實施例中’對應於m個儲存元件之讀取/寫人區塊的所有 資：鎖存器可以係鏈結在一起以形成一區塊移位暫存器， 使得可藉由串傳送來輸入或輸出一資料區塊。特定言之， r個讀取/寫人模組庫係、調適成使得其資料鎖存器组之各資 料鎖存n將資料依序移人或移出該資料匯流排，如同其係 用於整個瀆取/寫入區塊之移位暫存器之部分。 關於非揮發性儲存裝置之各種具體實施例的結構及/或 操作之額外資訊可在以下文獻中找到：（丨）2〇〇4年3月25曰 公佈之美國專利申請公開案第2004/0057287號，標題為 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors" ; (2) 2 004年ό月10曰公佈之美國專利申 請公開案第 2004/0109357號，標題為"Non-Volatile Memory And Method with Improved Sensing" ; (3) 2004年 12 月 16 曰 申請之美國專利申請案第11/0 15,199號，標題為"Improved
Memory Sensing Circuit And Method For Low Voltage Operation" ; (4) 2005年4月5曰申請之美國專利申請案第 11/099,133號，標題為"Compensating for Coupling During 126503.doc -29· 1355660
Read Operations of Non-Volatile Memory” ；（5) 2005 年 12 月 28曰申請之美國專利申請案第11/321，953號，標題為
Reference Sense Amplifier For Non-Volatile Memory"。以 上列出的五份專利文件以提及方式整體併入本文。 圖19說明將記憶體陣列組織成用於全部位元線記憶體架 構或用於奇偶記憶體架構之區塊的範例。說明儲存元件陣 列1 500之範例性結構。作為一範例，本文所述的Nand快 閃EEPROM會被分割成1，〇24個區塊。可同時抹除儲存於各 區塊中之資料。在一具體實施例中，區塊係會被同時抹除 的最小儲存元件單元。在此範例中，於各區塊中有8,5 12 行，對應於位元線BL0、BL1、…BL8511。在稱為所有位 元線（ABL)架構（架構191〇)之一具體實施例中，可在讀取 及程式操作期間同時選擇區塊之所有位元線。沿一共同字 線且連接至任一位元線之儲存元件可同時加以程式化。 在提供之範例中，四個儲存元件係串聯連接以形成一 NAND串。雖然顯示每一 NAND串包括四個儲存元件’但 也可使用多於或少於四個儲存元件（例如，16、32、料或 另一數目）。經由汲極選擇閘極將NAND串之一端子連接至 對應位元線，並經由源極侧選擇閘極將另一端子連接至〇 源極。 c 稱為奇偶架構（架構1900)之另一具體實施例中，將位元 線劃分為偶數位元線（BLe)及奇數位元線（Bl〇)。在—奇 偶數位元線架構中，沿著—共同字線並連接至該等奇數位 兀線的儲存元件係在—時間處程式化，而沿著—共同字線 126503.doc -30- 1355660 並連接至偶數位元線的儲存元件係在另一時間處程式化。 Z將資料程式化為不同區塊並同時從不同區塊讀取。在此 fe例中’於各區塊中存在 _ ^ 仔在8,512仃’其會分成偶數行與奇 數行。在此範例中，圖中 ' 圃τ所不的四個儲存元件會串聯連接 以形成一 NAND串。德您同士 儘s圖中顯示出在每一 NAND串之中 包含四個儲存元件，但县 认 —疋了以使用多於或少於四個儲存元 件。 在讀取及程式化操作夕— 乍之，，且態期間，會同時選擇4,256 個儲存元件。該等被選握沾姑六 擇的儲存凡件會具有同一字線及同 :種類的位元線（例如偶數或奇數）。所以，可同時讀取或 私式化會形成一邏輯百 頁的2個資料位元組，並且該記 憶體中的一區塊可Us， — -子至y八個邏輯頁面（四條字線， 母條字線各具有奇數頁 一从 貝面〃、偶數頁面）。對於多狀態儲存 7G件，當每一儲存元件 t语存一位兀資料時，若此等二位元 中的每-位元係儲存於一不同頁面中，則一區塊儲存十六 個邏輯頁面。亦可使用其他大小的區塊及頁面。 對於ABL或奇偶架構’可藉由升高p型井至一抹除電壓 (:如20 V)並將一選定區塊之該等字線接地來抹除儲存元 件。源極與位元線係浮動的。亦可在整個記憶體陣列、分 離區塊、或該記憶體裝置之一部分的另一儲存元件單元上 來執行抹除。電子會從該等儲存元件之浮動閑極被傳輸至 P井區’以便讓該等儲存元件之、變為負數。 在讀取與驗證操作中，潠 口選擇閑極（SGD及SGS)會被連接 至2.5至4.5 V之範圍中的電壓 m而該4未選定之字線（例 126503.doc 1355660 如，當WL2係選定的字線時，便係WLO、\^1與评£3)則會 被升高至一讀取傳遞電壓Vpass(通常係一在4.5至6 V之範 圍t的電壓）以使該等電晶體作為傳遞閘極來操作。將選 定的字線WL2連接至一電壓，其位準係針對各讀取及驗證 操作而指定，以便決定相關儲存元件之一 Vth係高於或係 低於此位準。例如，在用於二位準儲存元件之讀取操作 中，選定字線WL2可接地，以便偵測Vth是否大於〇 v。在 用於二位準儲存元件之驗證操作中，不具有增壓結構，選 定字線WL2與〇·8 V連接，例如，以便驗證Vth是否達到至 少U V。源極及p井處於〇Ve將選^位元線，假定為偶數 位元線（BLe) ’預先充電至（例如）〇7 乂之一位準。若γη高 於字線上之讀取或驗證位準，由於非導電儲存元件與所 關注儲存元件相關聯之位元線（BLe)的電位位準維持高位 準。另一方面，倘若該Vth係低於讀取或驗證位準的=， 那麼因為該導電儲存元件會對該位元線進行放電的關係， 相關位元線（BLe)之電位位準便會降低至低位準，舉例來 說二於〇·5 V。因此’可藉由連接至該位元線之一電虔 比較器感測放大器來偵測該儲存元件之狀態。 依據該技術中熟知的技術執行上述抹除、讀取及驗證操 作。因此’熟悉技術人士可改變許多所說明之細節。亦可 使用該技術中熟知㈣他抹除、讀取及驗證技術。 圖2〇說明當各健存元件儲存二位元資料時用於儲存元件 陣列之範例性臨界電壓分佈。針對抹除之儲存㈣提 -臨界電壓分佈Ε。還描述用於已程式化儲存元件之三個 126503.doc •32· 比 5660 t界電壓分佈A、B及C。在—具體實施例中，E分佈中的 ，電壓係負數而A、B&c分佈中的臨界電麼係正數。 . 同的臨界電壓範圍均對應於該組資料位元的預定 .H式化於儲存元件内的資料與該儲存元件的臨界電壓 準之間的特疋關係取決於該等儲存元件所採用的資料編 /案例如，2004年12月16日公佈的美國專利第6,222,762 7及美國專利巾請公開㈣刺/()255_號制用於多狀 # 態、快閃儲存元件之各種資料編碼方案，其以提及方式整體 ^入本文。在—具體實施例中，使用-格雷碼（Gray code) 指派將資料值指派至臨界電墨範圍，使得若-浮動閘極之 臨界電壓錯誤地偏移至其相鄰實體狀態，則只會影響一位 元。一範例指派” U ”至臨界電壓範圍E(狀態Ε)，”1〇"至臨 界電壓範圍A(狀態A)，"00"至臨界電壓範_(狀態B)而 "〇1”至臨界電壓範圍C(狀態c)。不過，在其他具體實施例 中，未使用格雷碼。儘管顯示四個狀態，但本發明還可與 • 其他多狀態結構一起使用’包括該等包括多於或少於四個 狀態之結構。 亦提供三個讀取參考電壓Vra、Vrb及Vrc來從儲存元件 请取資料。藉由測試一給定儲存元件之臨界電壓係高於或 … 係低於Vra、Vrb及Vrc，系統可決定該儲存元件所處之狀 態。 另外’提供三個驗證參考電壓Vva、Vvb及vvc。當將儲 存元件程式化至狀態A時，該系統將測試該等健存元件是 否具有一大於或等於Vva之臨界電壓。當將儲存元件程式 126503.doc -33- 1355660 化至狀態B時，該系統將測試該等儲存元件是否具有大於 或等於Vvb之臨界電壓。當將儲存元件程式化至狀態c 時，該系統將決定該等儲存元件是否具有大於或等於^ . 之臨界電壓》 .♦ 在—具體實施例中，稱為全序列程式化，可將儲存元件 從抹除狀態E直接程式化至程式化狀態A、c之任一 ^例如’可首先抹除欲程式化的大量儲存元件，以便該 總數内之所有儲存元件處於抹除狀態E中。—系列程式化 •豸衝，例如圖26之控制閘極電壓序列所述，接著用於將儲 存元件直接程式化至狀態A、B或Ce雖然將某些儲存元件 從狀態E程式化至狀態A ’其他儲存元件係從狀態e程式化 至狀態B及/或從狀態』至狀態c。當在WLn上從狀態』程式 T至狀態C時，在WLn]下與相鄰浮動閘極的寄生搞合數 里最大化，因為在WLn下浮動問極上的電荷數量變化虚從 狀態E程式化至狀態a或從狀態』程式化至狀態科的電壓 • ^化相比最大。當從狀態E程式化至狀態B時，與相鄰浮動 閉極之麵合數量減小’但仍較顯著。當從狀態E程式化至 • I態A時’耦合數量進-步減少。因此’隨後讀取WLnd 之各狀態所需的校正數量將隨WLn上相鄰儲存元件之狀離 .· 變化。 〜 圖21說明程式化針對兩個不同頁面儲存資料之一多狀態 儲存元件的—二遍式技術之一範例：一較低頁面與一較高 頁面。描述四個狀態：狀態E (11)、狀態A (1〇)、狀態b (〇〇)及狀態C (01)。對於狀態E，兩頁面均儲存一 ”1”。 126503.doc •34- 1355660 於狀態A，較低頁面儲存一 "〇,，而較高頁面儲存一"”。對 於狀態B，兩頁面皆儲存"〇"。對 對於狀態C，較低頁面儲存 1而較^面儲㈣”。應注意，料已將特定位元圖孝 指派給該等狀態之各狀態，但還可指派不同的位元圖案案 在第-遍程式化中’會依據欲程式化至較低邏輯頁面的 位元來設定儲存元件的臨界電屋位準。若該位元係一邏輯 1 ’則^&界電壓不會變化，因主甘； 為其由於更早時候已抹除 而處於適“大態令'然而，若欲程式化的位元係一邏輯 〇，則儲存元件之臨界位準會增加為狀態八，如箭頭2⑽ 所示。其結束第一遍程式化。 在第二遍程式化中’會依據正在被程式化至較高邏輯頁 面中的位元來設定儲存元件的臨界電壓位準。若較高邏輯 :广係欲儲存一邏輯”"，則程式化不會出現，因為 錯存几件係根據較低頁面位元之程式化而處於㈣ 之一中’二者皆攜帶-較高頁面位元”1”。若該較高頁面 位讀成為-邏輯"〇，，，則偏移臨界電壓。若第一遍造成 儲存元件保留抹除狀㈣’則在第二相位中將儲存元件程 式化’以便臨界電壓增加至狀態c内，如箭頭212〇所示。 若作為第-遍程式化之結果已將儲存元件程式化至狀態 A ’則在第二遍中進一步程式化健存元件，以便臨界電壓 ^加至狀態B内，如箭頭211〇所示。第二遍之結果係將儲 子凡件程式化至指定為針對較高頁面料邏輯Y的狀態 内，而不改變用於較低頁面之資料。在圖2〇及圖Η兩者 中’與相鄰字線上浮動閘極之耗合數量取決於最終狀態。 126503.doc •35· 1355660 在具體實施例中，若寫入足夠的資料以填滿一整頁， 則可建立一系統來執行全序列寫入。若未針對一完整頁面 寫入足夠的資料，則該程式化程序可程式化接收到的資料 . 程式化較低頁面。當接收到後續資料時，系統會接著程式 ’ &較高1面°在另-具體實施例中’系統可採用程式化較 -· 低頁面之模式開始寫入且若後續接收到足夠資料以填滿一 整個（或大多數）字線之儲存元件，則轉換成全序列程式化 模式。2006年6月15日公佈的美國專利中請公開案第 2〇〇6/〇12_號令揭#此一具體實施例的更多細冑，標題 為”Pipelined Programming ofN〇n_v〇latile Mem〇ries 仇岣
Early Data"，其以引用的方式將其完整併入。 圖223至〇揭示用以程式化非揮發性記憶體之另一程序， 其針對任一特定儲存元件，藉由針對先前頁面寫入相鄰儲 存疋件之相對於-特定頁面寫入該特定儲存元件來減小浮 動閘極至浮動閘極輕合效應。在一範例性實施方案中，非 • #發性儲存元件使用四個資料狀態來儲存每-儲存元件之 兩個資料位元。例如’假定狀態Ε係抹除狀態而狀態A' Β .及C係程式化狀態。狀態E儲存資_。狀態a儲存資料 〇1。狀態B儲存資料1〇。狀態⑽存資料〇〇。此係非格雷 .·編碼之範例’其係因為兩個位元在相鄰狀態間變 化。亦可使用資料至實體資料狀態的其他編碼。各儲存元 2儲存…之資料。基於參考的目的，此等資料頁面將 被稱為較兩頁面斑翁彳氏百而.缺 I、較低頁面，然而，亦可為其提供其他 心參考狀態A，較高頁面儲存位元〇，較低頁面儲存位2 126503.doc •36- 丄 i。參考狀態B，較高頁面儲存 子位兀1，較低頁面儲存位元 參考狀態C，兩頁面均儲存位元資料0。 程式化程序係二步驟兹床 . 序。在第-步驟中，程式化較低 貝面。右較低頁面保拷眘粗 W 一 '枓，則儲存元件狀態保持在狀 〜、E。右資料係程式化至0，則 _ _ 則儲存兀件之電壓之臨界值升 南’以便將儲存元件程式仆5灿 ._ , 式化至狀態B，。圖22a因此顯示儲 存疋件從狀態E至狀態B，的程式化。狀態b，係一令間狀離 B，因此，該驗證點係描述為ν*，其低於 在一具體實施例中，在將—儲存元件從狀態E程式化至 之後’則接著相對於其較低頁面程式化其在nand 串内的相鄰儲存元件（WLn+1)。例如，再參見圖5’程式化 用於儲存元件546之較低頁面後，將程式化用於儲存元件 之較低頁面。程式化儲存元件545後，若儲存元件⑷ 具有從狀態E升至狀態Βι之臨界電遷，浮動閉極至浮動間 極輕合效應將升高儲存元件546之明顯臨界電壓。此點將 具有加寬狀態B·之臨界電壓分佈至圖咖之臨界電塵分佈 2250所不之臨界電壓分佈之效應。當程式化較高頁面時將 會修復臨界電壓分佈之此明顯加寬。 圖22c描述程式化較高頁面的程序。若儲存元件處於抹 除狀態E，且較高頁面欲保持幻，則儲存元件將保持狀態 E。若儲存元件處於狀態E，且其較高頁面資料係程式化至 γ ’則儲存兀件之臨界電塵將升高’以便儲存元件處於狀 態A。若儲存元件位於中間臨界電壓分佈225〇且較高頁面 資料係保持在1，則儲存元件將程式化至最終狀態B。若儲 126503.doc •37· 存元件位於中間臨界一 資料〇，則儲在-彼 佈2250且“頁面資料係變為 則储存疋件之臨界電㈣升 於狀態C。圖5 α Α 1文储存疋件處 圖22&至e所述程序減小 合效應，因為僅相鄰儲存元#…予動閘極輕 域亡_从 顯儲存70件之較南頁面程式化將對給定 :子兀 < 明顯臨界電壓具有效應。一替代狀離編 例係在該較离百；签上^ 〜、、、爲碼的範 在兮較面資料為1時從分佈225〇移至狀態C，並且 在該較间頁面賢料為〇時移至 的：=22aic提供相對於四個資料狀態及二個資料頁面 狀離及二’但所教導之概念可應用於具有多於或小於四個 狀匕、及不同於二個頁面之其他實施方案。 圖23¾述-時序圖，其說明用於程式化非揮發性記憶體 之程序厂種可能程式化程序包括四個相位。為簡：起 見在5玄等及其他圖式中，相位之持續時間係顯示為相 等但實務中，各相位之持續時間可根據實驗結果最佳 化另外，使用之特定電壓可根據實驗結果最佳化。指示 之相對電壓位準不必按比例，且提供—高位準指南。 在具體實施例中，如上所述，各NAND串可具有其本 身個別驅動之增壓結構。增壓結構可在程式化、抹除及/ 或讀取操作期間使用，以將電壓耦合至儲存元件。例如， 增壓結構可將顯著數量之電壓耦合至儲存元件之浮動閘 極，以增加總體浮動閘極電容，因為增壓結構給儲存元件 之兩個額外小面（例如側面）提供導體。較高浮動閘極電容 產生較佳滯留及對干擾現象之較高免疫性，因為充電容量 增加且庫倫（Coulomb)阻斷效應減小。另外，由於增壓結 126503.doc -38·
構上之電廢係輕合至儲存元杜，A 仔70件，通常經由字線應用於儲存 元件之電壓可減小耦合電壓私曰 电变之數Ϊ。通常應用之電壓包括 程式電壓VPGM及傳遞電壓VD . 电坚VPASS。例如，耦合至選定儲存 元件之浮動閘極的電壓可由以下等式表達·
(1) VpGMxCRl+V
boost structurexCR2=V
EFFECTIVE 其中CR1係程式電壓VpGM#儲存元件之浮動閘極的輕合比 率’ CR2係增壓結構電壓Vb〇〇ststruc_對浮動閘極之耦 合比率，而Veffective係浮動閘極處的有效或淨電壓。因 此，關於V随CTIVE常數，Vnm可減小Vboost structureX CR2/CR1。在一方法中’可從等式⑴獲得VBOOST STRUCT_。 因此，增壓結構可輔助程式化儲存元件。另外，提供之輔 助的數罝可針對各NAND串獨立地加以設定，其係藉由對 一或多個增壓結構應用固定增壓電壓，接著經由個別位元 線獨立地將增壓結構放電，如下文所詳細說明。放電數量 可由位元線電壓控制。 增壓結構之額外優點係與儲存元件之浮動閘極耦合的一 部分不包含多晶矽層間介電質（例如見圖7之多晶矽層間介 電層637)。此情況係因為提供耦合之增壓結構的部分可靠 近基板及鄰近浮動閘極而延伸（例如見圖1 〇之增壓結構 1 020) ’其中多晶矽層間介電質不在增壓結構與浮動閘極 間。因此’多晶矽層間介電質上的負擔減小。同樣，多晶 石夕層間介電質的厚度可減小。增壓結構之耦合可能較顯 著’因為耦合源自浮動閘極之三個小面（例如自頂部及兩 側）。 126503.doc -39- 1355660 另外，增加之電容將增加浮動閘極上的電子數目，從而 減小惡化之滯留及干擾問題，其可係由於具有極小電容之 浮動閘極内的電荷量化效應引起。 舉例而言’亦可能同時驗證與_字線相關聯之多個儲存 =之程式化狀態，因為各增麼結構之電位可獨立地加以 設定。在此情況中’增壓結構可針對多位準儲存元件之不 同驗證位準將經由字線應用於選定儲存元件之控制閉極的 電屋增大不同數量。例如，傳統上，驗證程序包含經由字 線對儲存元件之控制閘極應㈣證電壓Vva、^或we， 以及決定儲存元件是否開啟。若開啟，儲存元件之〜係 小於驗證電壓。若不開啟’儲存元件之Vth係大於驗證電 屋。此程序針對各驗證電壓重複，因為每次在字線上僅可 應用一個驗證電壓。相比之下，採用本文提供之增M結 構，可在字線上提供固定電壓Vc"erify，並且可改變 V剛st STRUCTURE以針對共同字線上之不同儲存元件同時提 供不同驗證電壓。例如，從增壓結構至控制閘極之耦人可 由以下等式表達： σ (2) Vcg.verify+Vb〇〇st structurexCR3=Vcg effective f ，、中CR3係增壓結構電壓v_sT struc_對儲存元件之 ^制^極的輕合比率，而〜··—在控制閘極處接 =效::爭電壓。ν—之賴合比率係控制閘極由 子線之—心提供日㈣㈣。可針對與㈣ 關聯之N娜串設u_tstructure， 牛相 ,. vCG-EFFECTIVE = Vva ' V…卜冋樣參見圖25。在一方法中’可從等式⑺獲得 126503.doc 1355660
VbOOST structure 0 一般而言’採用程式化操作之逐個位㈣控制，以及多 個狀態之同時驗證，可將程式化·驗證操作之數目從涵蓋 程式化特徵之自然分佈之寬度的數目加程式化窗口減小至 僅涵蓋程式化特徵之自然分佈的寬度之數目。另外，可能 將各程式化脈衝後之驗證操作數目減小至…此程式化^ 作速度增加促進具有增加數目之狀態的多位準儲存元件^ 實施方案’例如每一儲存元件八個狀態或更多。另外，如 上所述，由於增壓結構之屏蔽功能的_合效應之顯著減小 亦係此一多位準儲存元件之致能成分。 此外’可藉由多循環讀取程序内之增壓結構增大讀取程 序’其中在各循環中決定一或多個儲存元件之程式化狀 讀取私序類似於驗證程序，除可能需要多個循環外， 因為預先不知道讀取狀態。藉由與上述驗證程序之類比， 從增壓結構至控制閘極之耦合可由以下等式表達： (3) Vcg-read+Vb〇〇st structurExCR3=Ycg.effective , 其中VCG-READ係給定讀取循環内字線上之電壓。因此可針 同cg-read值相應地設定vB00ST STRUCTURE。同樣參見 圖25°在—方法中’可從等式_#v咖旧撕咖。 另外，程式化、驗證及讀取程序中藉由增壓結構提供之 優’‘、έ可獨立地實現。即，可將增壓結構完全放電，以便其 在或夕個程式化、驗證及讀取程序期間無影響β 明確而έ，圖23描述四個相位：第一增壓相位、第二增 壓相位㉟壓結構放電相位及程式化相位。四個相位之循 126503.doc •41 · 1355660 環針對各程式化脈衝重複。波形2300描述應用於nand串 之源極側的一電壓vS0URCE。此電壓係增壓電壓，因為其 用於增壓增壓結構之電位。例如，Vs〇urce可為大約8至1〇 V。波形23 10描述應用於選擇閘極之電壓，包括、 VSGS2及VSGD。波形2320描述未選定字線上之電壓 波形2330描述選定字線上之電壓Vswl。波形234〇描述於第 一方法中選定NAND串之位元線上的電壓Vbl。波形2345 描述於第二方法中選定NAND串之位元線上的電壓。波形 23 50描述採用第一或第二方法之增壓結構的最終電壓 VBOOST STRUCTURE ° 在第一增壓相位中，增加增壓結構之電位。在一方法 中，源極供應線對一 NAND串之群組係共同的，例如，在 一區塊中，因此各NAND串内之增壓結構係同時增壓至相 同程度。為致能源極電壓Vs〇urce以到達增壓結構，開啟 第一選擇閘極，例如最靠近源極供應線之外選擇閘極，並 關閉第二選擇閘極，例如内選擇閘極。因此，nand串經 組態用以接收增壓電壓。特定言之，將VsGsi設定於足以 打開外選擇閘極之位準。Vsgsi可藉由外選擇閘極之臨界 電壓超過vS0URCE，以開啟電晶體。可藉由針對Vsgs2設定 較低值’例如低於vS0URCE，保持内選擇閘極關閉。可將 Vuwl、VSWL& VBL全部設定為〇 V。波形235〇描述當應用 vS0URCE時如何增加Vb〇〇st structure。源極供應線經由外 選擇閘極及其相關聯之源極/沒極區電箱合至增壓結構。 第一增壓相位可視需要地用於進一步增壓增壓結構之電 126503.doc -42· 1355660 位。在此相位中，應用於字線之較高或升高之電壓Vh丨印 係耦合至增壓結構，以進一步增加其電位。在一可能方法 中，vHIGH=vPASS，即程式化期間之傳遞電壓。此會在增壓 結構於相位中浮動時增壓其至更高電壓。特定言之，藉由 降低VSGS1關閉外選擇閘極，從而確保增壓結構不透過外 ’並增加vUWL及vSWL至VHIGH。因此，關閉 極。波形2350中描述々以 A B00ST STRUCTURE之增
選擇閘極放電 外及内選擇閘 加。 第三相位包含增壓結構之放電。此提供針對各NAND串 獨立控制VB〇〇ST STRUCTURE之能力。在此相位中，當内選擇 問極及沒極側選擇開啟時關閉外選擇閘極。例如，可藉由 分別將vSGS2及vSGD設定至較高位準開啟内選擇閘極及沒 極側選擇閘極（波形2310)。另外，可將VUWL&VSWL保持於 先剛位準，以保持所有儲存元件在放電期間開啟。例如， 此可係所使用的最高讀取位準。可根據應用之位元線電屢 乂儿控制將增壓結構放電至的位準。在第一方法中，如波 形2340所指示’可根據欲將NAND串内之選定儲存元件程 式化至的程式化狀態設定VBL。例如，狀態C可為最高程式 化狀態（具有最高vth)，狀態B可為中間程式化狀態，而狀 態A可為最低程式化狀態。對於狀態c，將vBL設定於較高 位準，以提供增壓結構之較小放電，從將Vb〇〇st struuure 保持在較高位準。對於狀態B，將VBL設定於中間位準，以 k供中間位準之放電，從而將ST STRUCTURE保持於中間 位準。對於狀態a，將VBL設定於較低位準，以提供較高數 126503.doc •43· 1355660 量之放電’從而將vB00ST STRUCTURE保持於較低位準。可根 據特定實施方案設定特定VBL值，包括所使用之％心位 準° vBL特定值之間的間距可為非線性。 在第二方法中，如波形2345所指示，vBL可設定至一固 定振幅脈衝，其中脈衝之持續時間隨欲將NAND _内之選 定储存元件程式化至的程式化狀態變化。明確而言，較長 脈衝可用於較高程式化狀態，例如狀態c，而較短脈衝用 於較低程式化狀態，例如狀態A。因此，可根據應用於 NAND串之汲極側的電壓之位準及/或持續時間設定將增壓 結構放電至的位準。 另外應注意’當隨VPGM隨連續程式化脈衝變化時， BOOST STRUCTURE可變化。較尚VB00ST STRUCTURE可補償較低 VPGM，而較低VBOOST STRUCTURE可補償較高VPGM。由波形 23 50所把述各情況中Vb00ST STRUCTURE降低。在提供之範例 中，針對所有程式化狀態將增壓結構放電至某電荷保留之 位準。在一選項中，對於最高程式化狀態，例如狀態C， 私壓結構根本不必放電。在另一選項中，對於最低程式化 狀態’例如狀態A，增壓結構可完全放電。 第四相位係將VpGM應用於選定字線之程式化脈衝（波形 2330) ° VPGM可隨各連續程式化脈衝以階梯形方式增加（圖 26)。將增壓結構充電至各種資料相依電壓時，位元線現 在可ί NAND串遞送程式或禁止電壓。此處，關閉内及外 U擇閘極可根據使用之特定技術，可將傳遞電壓VpAss 應用於未選定字線（波形2320)。在某些程式化技術中，源 126503.doc -44- 1355660 極側及/或汲極側相鄰未選定字線接收不同於接收VpAss之 其他未選定字線的電壓，例如ov或其他較低電壓。如上 所述，增壓結構上之電壓係耦合至儲存元件之浮動閉極， 以將電子驅動至浮動閘極内並增加臨界電壓。增壓結構增 大藉由選定字線耦合的電壓，以便效應與將較大Vpgm用於 選定字線上及將較大vPASS用於未選定位元線上的情況相 同》然而，避免使用較大Vpgm4Vpass的缺點’例如程式 干擾。或者或此外，增壓結構可減小程式化時間。應注 意，可藉由實驗決定用於所顯示之電壓的最佳值，並且隨 不同記憶體裝置變化。 在第四相位内完成程式脈衝後，字線降低並執行驗證程 序。增壓結構係浮動並藉由此動作向下耗合。 圖24描述一時序圖，其說明用於驗證非揮發性記憶體之 程式化狀態的程序◊波形24〇〇描述Vs〇urce，波形241〇描 述 Vsgsi、VSGS2 及 VsGD，波形 242〇 描述 Vuwl，波形 243〇 描 述Vswl，波形2440及2445描述兩個不同方法中之Vbl，而 波形2450描述VB00ST STRUCTURE。在一具體實施例中，相位 1及2對於圖23之程式化程序相同。相位3亦可類似於圖23 之程式化程序，除VBL可稍微變化外，以便依據選定儲存 元件之驗證位準放電增壓結構。 在第四相位中，藉由升高Vsgsi及VsGS2開啟源極側選擇 閘極如波形2410所示，並將vS0URCE升高至針對欲同時 驗證之儲存元件群組驗證最高程式化狀態所需的最高正電 壓。Vsgd亦係設定成開啟汲極側選擇閘極。為清楚起見， 126503.doc -45· 1355660 偏移將字線電屢Vcgver的應用於欲經由相關 聯之字線驗證的各储存元件。增屋結構之效應係如同依據 儲存π件之特定驗證位準將不同乂⑽咖Y應用於各選定 儲存元件。因此，矸佔田丁 π Μ 了使用不同驗證位準同時驗證儲存元 件導致顯著的時間節省。因此，四個相位之單遍可足以 相對於驗證位準特徵化一字線上所有儲存元件之程式化狀 可同時驗證之狀態群組内的狀態數目取決於相 鄰狀態之VTH分離，增廢結構至浮動閉極電容麵合、以及 輔助閘極上允許電壓的最大範圍。在某些情況中，可使用 遍額外驗° $針對驗證選擇的儲存元件之臨界電壓小 於驗證位準，選定儲存元件將開啟。在此情況中，儲存元 件未到達目標程式化狀態，例如驗證位準，並需要一或多 個額外程式化脈衝。若針對驗證選擇的儲存元件之臨界電 4：大於驗。且位準’選定儲存元件不會開啟’其指示儲存元 件已到達目標程式化狀態，並可鎖定進一步程式化。 另外 VB00ST structure放電如波形2450所指示，Vbl如 波开/ 2445所知不上升。Vbl上升到的位準指示驗證之儲存 70件的％式化條件。特定言之’可如結合圖Μ所說明使用 驗證程序。 圖25係-曲線圖’其描述用於不同程式化狀態之位元線 電壓對時間關係。如上所述，可根據目標驗證位準或讀取 位準》又疋增壓結構之增麼電魔。驗證相位期間，最初將位 凡線放電’並在整合時間期間開始充電至不同位準，直至 一主體偏壓?丨起儲存元件停止充電。.圖25描述Vbl充電至 126503.doc -46- 1355660 台階。可同時感測針對不同目標狀態驗證之位元線，從而 將驗。丑操作數目減小至一或二。特定言之，當儲存元件分 別處於狀態C、狀態B、狀態a及抹除狀態時，曲線25〇〇、 2510 ' 2520及2530表示Vbl。當曲線25〇〇超過跳脫點25〇5 時，相關聯之儲存元件關閉。同樣，當曲線25〗〇超過跳脫 點2515時，相關聯之儲存元件關閉，當曲線252〇超過跳脫 點2525時，相關聯之儲存元件關閉，而當曲線253〇超過跳 脫點2535時，相關聯之儲存元件關閉。儲存元件已到達目 標驗證位準之決定因此可在驗證相位期間執行。同樣，儲 存凡件已到達特定讀取位準之決定可在讀取相位期間執 行。因此，可藉由在驗證或讀取程序期間監視Yu決定儲 存元件之程式化條件。 圖26描述在孝呈式化期帛應用於非揮發性記憶體之控制閉 極的範例性波形。電壓波形26〇〇包括一系列程式脈衝 26U)、2620、2630、2640、265〇、…，其係應用於針對程 式化選擇之字線。在一具體實施例中，程式化脈衝具有電 壓VPGM，其開始於初始位準並針對各連續程式化脈衝增加 増量，如0.5 V，直至到達最大位準。如上所述，可^用 本文所述之增壓結構有利地減小VpGM位準。在程式脈衝間 係驗證脈衝 2615、2625、2635、2645、2655、…。另外 在某些具體實施例中，僅需要使用一個驗證脈衝。在其他 具體實施例中’可存在額外驗證脈衝。驗證脈衝可具有如 先前所述的VCG’VERIFY之振幅（參見圖24)。 圖27描述一時序圖，其說明用於讀取非揮發性記憶體之 126503.doc •47- 1355660 程式化狀態的程序《波形2700描述VS0URCE，波形271 0描 述VSGS丨、vSGS2及VSGD ’波形2720描述Vuwl，波形2730描 述VSWL，波形2740及2745描述於兩個不同方法中之Vbl , 而波形2750描述νΒ00ST STRUCTURE。前兩個相位及第四相位 類似於圖24之驗證程序。相位3亦可類似於圖24之驗證程 序除了位準及/或持續時間VBL可稱微變化，以便依據讀 取位準將增壓結構放電外，其可從驗證位準變化（例如， 參見圖20)。在第四相位中，藉由升高uv_開啟源 極側選擇閘極’如波形271()所描述，並將v咖則升高至 針騎同時讀取之儲存元件群組讀取最高程式化狀態所需 的最高正電壓。VsGD亦係設定成開啟沒極侧選擇問極。為 清楚起見，波形27 10偏移。 讀取程序類似於驗證程序昤 、 枉厅除了針對各讀取位準執行透 過相位之循環外，因為可料并二♦ 衣马了針對多個讀取位準而非單一驗證 位準測試程式化狀態。特定士 疋。之’第一至第三相位可與上 參 文結合程式化及驗證程序所
枉序所述者相同，除了將所有NAND 串放電至相同位準外，A — .. '、體實施例中其係基於用於狀 態A、B或C之讀取位準（彳丨如 ra、Vrb或Vrc)，例如當前嘈 取循環（波形2740)。另外，铱 J ^ 第四相位可與結合圖24之驗證 程序的第四相位所述者如 ...相问’除了選定字線電壓係VCG READ外’其隨各讀取循環 私冷伽你-隹 化。例如’ 具有基 於讀取位準之值。在一方、 八行私 \rr-ni 法令 ’ VcG-READ=Vra、Vrb 或
Vix(圖20) ’而無增壓結 圖28灯、十、产北松* 厅叔供之控制閘極耦合。 圖28描述在非揮發性記 心之程式化、驗證或讀取期間 I26503.doc -48- 1355660 用於未選定位元線之時序圖。如波形28〇〇所指示，可將 Vsgsi及VSGS2保持在〇 V，以保持源極侧選擇閘極關閉。可 將vSGD(波形2800)及Vbl(波形281〇)保持在較低可比位準， 以保持沒極側選擇閉極關閉。因此，未將增壓電壓VS0URCE 輕5至增壓結構’因此Vbqgst strugt聰保持在〇 V。 圖29係一流程圖，其說明用於程式化非揮發性記憶體之 程序的-具體實施例。在-實施方案中，會在程式化之前 抹除儲存元件（以區塊或其他單元來進行）。在步驟29〇〇 中，藉由控制器發出"資料載入"命令，並藉由控制電路 1610接收輸入（圖16)β在步驟29〇5中，從控制器或主機將 指定頁面位址之位址資料輸入至解碼器1614。在步驟291〇 中，將用於該定址頁面之一頁程式資料輸入至用於程式化 之資料緩衝器。將該等資料鎖存於適當鎖存器組中。在步 驟2915中，甴控制器向狀態機1612發出，，程式化,,命令。 由該’’程式化"命令觸發後，在步驟291〇中鎖存的資料將 使用應用於適當字線之圖26之脈衝2610、262〇、263()、 2640、2650、…而程式化至由狀態機1612控制的該等選定 儲存元件中。在步驟2920中，將程式電壓VpGM初始化至開 始脈衝，並將藉由狀態機1612保持之程式計數器pc初始化 為零。在步驟2925中，程式化程序開始（另外參見圖η)。 明確而言，在步驟2930，執行增壓結構之共同增壓。在步 驟2935，可執行增壓結構之額外增壓。在步驟294〇，根據 相關聯選定儲存元件之目標程式化狀態發生增壓結構之個 別放電。在步驟2945，藉由在選定字線上應用VpGM發生選 126503.doc • 49· 1355660 =存元件之程式化。若將邏輯τ儲存在—特定資料鎖 子裔中，其指示應程式化對應儲存元件，則將對應位元線 接地。另—方面，若將邏輯"丨"健存在特定鎖存器十，其 扣不對應儲存元件應該保持在其當前資料狀態，則將對應 位凡線連接至Vdd以禁止程式化。 在步驟2950,驗證程序開始。明確而言，在步驟2955, 執行增Μ結構之共同增壓。在步驟⑽，可執行增壓結構 之額外增壓。在步驟2965’根據可在儲存元件中不同之目 標驗證位準發生增壓結構之個別放電。在步驟MM，藉由 在選疋子線上應用Vcg_verify，並特徵化選定儲存元件之 程式化狀態’例如藉由決定敎儲存元件是否開啟，發生 選定健存元件之驗證（亦參見圖24及25)。若侦測到一選定 儲存元件之目標臨界電壓已達到適當驗證位準，則將儲存 於對應資料鎖存器中的資料變成一邏輯”("。若偵測到臨 界電壓尚未達到適當驗證位準’則不改變儲存在對應資料 鎖存器中的資料。以此方式，不必進一步程式化具有儲存 於其對應資料鎖存器中之一邏輯"Γ，的一位元線。當所有 資料鎖存器儲存邏輯Μ"時，狀態機（經由上述線或型機制） 知道已程式化所有選定儲存元件。 在步驟2975中’決定所有資料鎖存器是否儲存邏輯 τ。若是’程式化程序完成且成功’因為已程式化及驗 證所有選定儲存元件，並在步驟298〇中報告"通過"之狀 態。若在步驟2975中決定並非所有資料鎖存器儲存邏輯 "1" ’則程式化程序繼續。在步驟2985中，會依照一程式 126503.doc -50- 1355660 限制值PCmax來檢查程式計數器pc。程絲制值之一範例 係二十；然而亦可使用其他數目。若程式計數器pc不小於 PCmax，則程式程序已失敗，並在步驟299〇中報告狀態" 失敗"。若程式計數器PC小於PCmax，則將％咖增加步階 大小，並在步驟2995中増加程式計數器pc;。步驟2995後， 程序迴路返回步驟2925，以應用下一程式化脈衝。 圖30係一流程圖，其說明用於讀取非揮發性記憶體之程 序的一具體實施例。讀取程序開始於步驟3〇〇〇，並可包括 若干讀取循環，每一讀取狀態一個。在第一讀取循環中， 步驟3010包括選擇讀取位準，例如Vrc、Vrb或Vra(參見圖 2〇)。當儲存元件包括額外狀㈣’例如八個狀態而非四 個▲，可執行額外讀取循環。在一方法中，程序以最高讀取 狀匕、開始，例如狀態c，其具有讀取驗證位準Vrc。步驟 3〇20包括執行增壓結構之共同增壓，而步驟脑包括執行 增壓結構之額外增壓。步驟3_包括根據當前讀取位準將 增麼結構放電至共同位準。步驟3㈣包括根據當前讀取位 準設定控制閘極電壓Vcg.read，而步驟觸包括對選定字 j應用VCG-READ。步驟3070包括特徵化儲存元件相對於當 月'卜貝取位準之程式化狀態，例如，藉由決定當應用 時儲存元件是否開啟。例如，若儲存㈣未開啟，可Z 結論其處於狀態C。在決策區塊3090，決定是否存 讀取循環。若剩餘-額外循環，程序在步驟3嶋藉由 下δ貝取循環繼續。程序繼續直至不存在額外讀取循产， 讀取循環於此點結束（步驟3〇9〇)。 衣， 126503.doc •51- 1355660 出於例示及說明目的已呈現本發明之前述詳細說明。並 不希望徹底詳盡或將本發明限於所揭示的精確形式。在以 上教導的啟發下，可能有許多修改及變更。所述具體實施 例係選擇’以便清楚地說明本發明之原理及其實際應用， 從而使其他習知此項技術者能以各種具體實施例並採用適 合於所預期特定使用之各種修改來最佳地利用本發明。希 望本發明之範疇由隨附申請專利範圍來定義。 【圖式簡單說明】 圖1係具有增壓結構之兩個相鄰NAND串的俯視圖。 圖2係圖1的NAND串的等效電路圖。 圖3係具有增壓結構之兩個相鄰NAND串之替代具體實施 例的俯視圖。 圖4係圖3的NAND串的等效電路圖。 圖5係描述具有雙重源極側選擇閘極及增壓結構之三個 NAND串的電路圖。 圖6至10描述具有增壓結構之非揮發性儲存器的製造。 圖6描述非揮發性儲存器。 圖7描述圖6之一部分的細節。 - 圖8描述沈積一絕緣層後的圖6之非揮發性儲存器。 圖9a描述沈積-光阻層後的圖8之非揮發性儲存器。 圖9b描述選擇性曝露及務 移除光阻並钱刻絕緣層之部分後 的圖9a之非揮發性儲存器。 圖10描述沈積提供增壓妹爐夕 ^ ⑨、σ構之—導電層後的圖9b之非揮 發性儲存器。 126503.doc •52· 1355660
圖11係具有增壓結構之兩個相鄰N A N v <另一具體實 施例的俯視圖。 圖12係圖11的NAND串的等效電路圖。 圖13係描述具有單一源極側選擇閘極及増壓結構之二個 NAND串的電路圖。 一 圖14描述㈣製造具有增壓結構之非揮發性储存 序。 D征 圖1 5係一 NAND快閃儲存元件陣列之方塊圖。
圖16係使用單一列/行解碼器及讀取/寫入電路之非揮發 性記憶體系統的方塊圖。 X 圖17係使用雙重列/行解牌哭好崎& / # 』仃鮮碼益及讀取/寫入電路之非揮發 性記憶體系統的方塊圖。 圖1 8係描述感測區塊之一具體實施例的方塊圖。 圖19說明將記憶體陣列組織成用於全部位元線記憶體架 構或用於可偶s己憶體架構之區塊的範例。 ' 圖20描述一組範例性臨界電壓分佈。 圖21描述另一組範例性臨界電壓分佈。 圖22a至各龍界„分佈並且說明用於程式化非 揮發記憶體的程序。 圖2 3描述一時序圖，豆鳟日日田 /、說明用於程式化非揮發性記憶體 之程序。 圖24也述-時序圖’其說明用於驗證非揮發性記憶體之 程式化狀態的程序。
圖2 5係一曲線圖，1始# ^ L ^ /、构述用於不同程式化狀態之位元線 126503.doc -53- u55660 電壓對時間闕係。 圖26描述在程式化期間應 極的範例性波形。 用於非揮發性記憶體之控制閘
圖27描述一時序圖 程式化狀態的程序。 其說明用於讀取非揮發性記憶體之 圖28描述在非揮發性記憶體之程式化 用於未選定位元線之時序圖。 圖2 9係一流程圖， 程序的一具體實施例 圖3 0係一流程圖， 序的一具體實施例。 驗證或讀取期間 其說明用於程式化非揮發性記憶體之 〇 其說明用於讀取非揮|性記憶體之程 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 126503.doc •54- 1355660
108 源極側選擇閘極 110 源極側選擇閘極 115 增壓結構 118 基板 120 源極線接點 130 源極側選擇閘極 132 源極側選擇閘極 134 電晶體 134CG 控制閘極 134FG 浮動閘極 136 電晶體 136CG 控制閘極 136FG 浮動閘極 138 電晶體 138CG 控制閘極 138FG 浮動閘極 140 電晶體 140CG 控制閘極 140FG 浮動閘極 142 汲極側選擇閘極 145 增壓結構 148 基板 150 位元線接點 520 NAND 串 126503.doc -55- 1355660
521 位元線 522 汲極側選擇閘極 523 儲存元件 524 儲存元件 525 儲存元件 526 儲存元件 527 源極側選擇閘極 528 源極側選擇閘極 530 增壓結構 531 基板 540 NAND 串 541 位元線 542 汲極側選擇閘極 543 儲存元件 544 儲存元件 545 儲存元件 546 儲存元件 547 源極側選擇閘極 548 源極側選擇閘極 550 增壓結構 55 1 基板 560 NAND 串 561 位元線 562 汲極側選擇閘極 126503.doc ·56· 1355660 563 儲存元件 564 儲存元件 565 儲存元件 566 儲存元件 567 源極側選擇閘極 568 源極側選擇閘極 570 增壓結構 571 基板 600 基板 605 NAND 串 610 NAND 串 615 NAND 串 620 源極側選擇閘極 622 源極側選擇閘極 624 源極線 626 源極側選擇閘極 628 源極側選擇閘極 630 儲存元件 632 儲存元件 634 儲存元件 636 儲存元件 637 多晶矽層間介介電層 638 汲極側選擇閘極 639 浮動閘極 126503.doc .57 · 1355660
640 位元線 641 絕緣層 642 汲極侧選擇閘極 650 源極/汲極擴散區 652 源極/汲極擴散區 654 源極/汲極擴散區 656 源極/及極擴散區 658 源極/汲極擴散區 660 源極/汲極擴散區 662 源極/汲極擴散區 664 源極/汲極擴散區 666 源極/汲極擴散區 800 絕緣層 905 光阻層 900 遮罩 910 對應部分/源極/汲極區部分 920 對應部分/源極/汲極區部分 1000 遮罩 1010 增壓結構（部分） 1020 增壓結構 1030 增壓結構（部分） 1115 增壓結構 1118 基板 1145 增壓結構 126503.doc 58- 1355660
1148 基板 1320 NAND 串 1321 位元線 1322 汲極側選擇閘極 1323 儲存元件 1324 儲存元件 1325 儲存元件 1326 儲存元件 1327 源極側選擇閘極 1330 增壓結構 1331 基板 1340 NAND 串 1341 位元線 1342 汲極側選擇閘極 1343 儲存元件 1344 儲存元件 1345 儲存元件 1346 儲存元件 1347 源極側選擇閘極 1350 增壓結構 1351 基板 1360 NAND 串 1361 位元線 1362 汲極側選擇閘極 126503.doc -59. 1355660
1363 儲存元件 1364 儲存元件 1365 儲存元件 1366 儲存元件 1367 源極側選擇閘極 1370 增壓結構 1371 基板 1500 記憶體陣列/儲存元件 1504 源極線 1506 位元線 1526 没極端子 1528 源極端子 1550 NAND 串 1600 感測區塊 1610 控制電路 1612 狀態機 1614 晶片上位址解碼器 1616 功率控制 1618 線 1620 線/資料匯流排 1630 列解碼器 1630A 列解碼器 1630B 列解碼器 1650 控制器 126503.doc -60- 1355660
1660 行解碼器 1660A 行解碼器 1660B 行解碼器 1665 讀取/寫入電路 1665A 讀取/寫入電路 1665B 讀取/寫入電路 1670 感測電路 1672 資料匯流排 1680 感測模組 1682 位元線鎖存器 1690 共同部分 1692 處理器 1693 線 1694 資料鎖存器/資料鎖存器堆疊 1696 記憶體裝置/1/0介面 1698 記憶體晶粒 1900 架構 1910 所有位元線架構 2100 箭頭 2110 箭頭 2120 箭頭 2250 臨界電壓分佈 2300 波形 2310 波形 126503.doc -61 - 1355660 2320 波形 2330 波形 2340 波形 2345 波形 2350 波形 2400 波形 2410 波形 2420 波形 2430 波形 2440 波形 2445 波形 2450 波形 2500 曲線 2505 跳脫點 2510 曲線 25 15 跳脫點 2520 曲線 2525 跳脫點 2530 曲線 2535 跳脫點 2600 電壓波形 2610 程式脈衝 2615 驗證脈衝 2620 程式脈衝 126503.doc -62 1355660
2625 驗證脈衝 2630 程式脈衝 2635 驗證脈衝 2640 程式脈衝 2645 驗證脈衝 2650 程式脈衝 2655 驗證脈衝 2700 波形 2710 波形 2720 波形 2730 波形 2740 波形 2745 波形 2750 波形 2800 波形 2810 波形 SGS1 控制線 SGS2 控制線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 126503.doc ·63·

Claims (1)

  1. I35566Q 〇961429〇2號專利申請案 日修正替換頁 中文申請專利範圍替換本(100年8月） 十、申請專利範圍： 1. 一種用於程式化非揮發性儲存器之方法，其包含： 組態一 NAND串以接收一增壓電壓，該NAND串包含 複數個儲存元件，該NAND串至少部分形成於一基板 上，一增壓結構沿該NAND串延伸；以及 ^ 對該NAND串之一第一端應用該增壓電壓，該增壓電 壓係沿著該NAND串經由該增壓結構與該基板接觸之一 位置傳到該增壓結構。 φ 2.如請求項1之方法，其中： 經由該NAND串之一源極側施加該增壓電壓至該 NAND串之該第一端。 3. 如請求項1之方法，其中： 該增壓結構沿著該NAND串與該基板在一源極/汲極區 接觸。 4. 如請求項1之方法，其中： 該複數個儲存元件係配置於以下兩者之間：（a)該 • NAND串之該第一端的内及外選擇閘極，以及（b)該 NAND串之一第二端，且該增壓結構沿著該NAND串於一 • / 源極/汲極區處與該基板接觸，且該增壓結構係介於該内 · 及外選擇閘極之間。 5. 如請求項4之方法，其中： 該組態包含開啟該外選擇閘極及關閉該内選擇閘極。 6. 如請求項.1之方法，其中該增壓結構之一電壓係提升以 回應該施加之步驟，該方法進一步包含： 126503-1000810.doc 在該增壓結構之電壓提升時對與該NAND串相關聯之 字線施加一升高之電壓。 如吻求項6之方法，其中該複數個储存元件係配置於以 下兩者之間：（a)該NAND串之該第一端的内及外選擇閘 極，以及（b)該NAND串之一第二端，該方法進一步包 含： - 在應用該升高之電壓時關閉該等内及外選擇閘極。 8. 如請求項6之方法，其進一步包含： 在施加該升高之電壓期間，將該增壓結構至少部分放 電。 9. 如請求項8之方法，其中該複數個儲存元件係配置於以 下兩者之間：（a)該NAND串之該第一端以及（b)該naND 串之一第二端的一選擇閘極，並且該增壓結構之該放電 包含開啟該選擇閘極。 10·如請求項8之方法，其中： 將該增壓結構放電至基於一程式化狀態之一位準，該 等儲存元件之至少一個係程式化至該程式化狀態。 u.如請求項8之方法，其另包含： 藉由控制一電壓之位準及/或期間以控制該增壓結構放 電之一位準，該電壓係施加至一位元線，該於位元線係. 為於該NAND串之一汲極側。 12. —種非揮發性儲存系統，其包含： 一 NAND串，其包含一組儲存元件，該nanD串至少 部分形成於一基板上； 126503-1000810.doc -2 - 1,355660 該NAND串之—第一端的内及外選擇閘極；以及 k C釔構，其沿該NAND串延伸，該增壓結構在沿 該NAND串之介於該等内及外選擇閘極間的—位置與該 基板接觸。 13. 如吻求項12之非揮發性儲存系統，其中： 忒位置包含沿該NAND串之一源極/汲極區。 14. 如靖求項12之非揮發性儲存系統，其中： 該增壓結構包含一延長導電材料。 15. 如請求項12之非揮發性儲存㈣，其中： 將該等内及外選擇閘極提供於該NAND串之一源極 側。 16. 如清求項12之非揮發性儲存系統，其進—步包含： 一或多個控制電路’其與該NAND串通信以執行程式 化操作’該-或多個控制電路應用—增壓電壓，其係經 由該位置傳到該增壓結構。 17. 如請求項16之非揮發性儲存系統，其中： 經由該NAND串之一源極側應用該增壓電塵。 18. 如請求項16之非揮發性儲存系統，其中·· /該組儲存元件係配置於以下兩者之間：⑷内及外選擇 間極，其位於該N娜串之該第-端，以及⑻該NAND 串之一第二端，以及在該-或多個控制電路開啟該外選 擇閘極並關閉該内選擇閘極時應用該增廢電屢。 19.如請求項16之非揮發性儲存系統，其中： 在應用該增歷電壓後’該一或多個控制電路對與該 126503-1000810.doc 1355660 NAND串相關聯之字線應用一升高之電壓，並且該組儲 存元件係配置於以下兩者之間：（a)該等内及外選擇閘 極，其係位於該NAND串之該第一端，以及（b)該NAND 串之一第二端，以及在應用該升高之電壓時該一或多個 控制電路關閉該内及外選擇閘極。 20.如請求項16之非揮發性儲存系統，其中·· 在應用該增壓電壓後，該一或多個控制電路至少部分 將該增壓結構放電，該組儲存元件係配置於以下兩者之 間.（a)該專内及外選擇閘極，其係位於該NAND串之該 第一端，以及（b)位於該NAND串之一第二端的一選擇閘 極，並且該一或多個控制電路藉由開啟位於該nand串 之§亥第一端的該選擇閘極將該增壓結構放電。 126503-1000810.doc 1355.660 一 第096142902號專利申請案 中文圖式替換頁(100年8月）
    圖30 126503-fig-1000810.doc 22-
TW096142902A 2006-11-13 2007-11-13 Non-volatile memory with boost structures and meth TWI355660B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/558,980 US7508710B2 (en) 2006-11-13 2006-11-13 Operating non-volatile memory with boost structures
US11/558,984 US7508703B2 (en) 2006-11-13 2006-11-13 Non-volatile memory with boost structures

Publications (2)

Publication Number Publication Date
TW200834579A TW200834579A (en) 2008-08-16
TWI355660B true TWI355660B (en) 2012-01-01

Family

ID=39365843

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096142902A TWI355660B (en) 2006-11-13 2007-11-13 Non-volatile memory with boost structures and meth

Country Status (2)

Country Link
TW (1) TWI355660B (zh)
WO (1) WO2008063970A2 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8233324B2 (en) * 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
CN109313923A (zh) * 2018-08-29 2019-02-05 长江存储科技有限责任公司 三维存储器件中的存储单元的编程

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
JP3583579B2 (ja) * 1997-06-06 2004-11-04 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JPH11186419A (ja) * 1997-12-25 1999-07-09 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
TW200834579A (en) 2008-08-16
WO2008063970A2 (en) 2008-05-29
WO2008063970A3 (en) 2008-07-31

Similar Documents

Publication Publication Date Title
US8274831B2 (en) Programming non-volatile storage with synchronized coupling
US7508710B2 (en) Operating non-volatile memory with boost structures
US7508703B2 (en) Non-volatile memory with boost structures
US7349258B2 (en) Reducing read disturb for non-volatile storage
KR101519081B1 (ko) 비휘발성 저장소에서 채널 부스팅을 증가시키기 위한 강화된 비트라인 프리챠지 방식
US7262994B2 (en) System for reducing read disturb for non-volatile storage
US8179723B2 (en) Non-volatile memory with boost structures
US7596031B2 (en) Faster programming of highest multi-level state for non-volatile memory
TWI326487B (en) Non-volatile storage system and method for programming non-volatile storage
WO2010036597A1 (en) Improving data retention of last word line of non-volatile memory arrays
TW201017672A (en) Multi-pass programming for memory with reduced data storage requirement
WO2008083131A2 (en) Method for programming with initial programming voltage based on trial
EP2467854A1 (en) Selective memory cell program and erase
EP2067142B1 (en) Faster programming of highest multi-level state for non-volatile memory
TW201324513A (zh) 在非揮發性儲存器之程式化期間之基板偏壓
TW200807421A (en) Method and system for programming non-volatile memory using variable amplitude programming pulses
US8189378B2 (en) Reducing program disturb in non-volatile storage
TWI312155B (en) Last-first mode, method and apparatus for programming of non-volatile memory with reduced program disturb
TWI355660B (en) Non-volatile memory with boost structures and meth
TWI334607B (en) Method and apparatus for reducing the impact of program disturb
US8184478B2 (en) Apparatus with reduced program disturb in non-volatile storage
EP1958206A1 (en) Reducing read disturb for non-volatile storage
TWI352404B (en) Providing local boosting control implant for non-v
TW200822119A (en) Method and system for reverse reading in non-volatile memory with compensation for coupling
TW200822344A (en) Method and system for reducing program disturb in non-volatile storage

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees