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TWI343651B - Semiconductor device and manufacturing method of the same - Google Patents

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TWI343651B
TWI343651B TW095149755A TW95149755A TWI343651B TW I343651 B TWI343651 B TW I343651B TW 095149755 A TW095149755 A TW 095149755A TW 95149755 A TW95149755 A TW 95149755A TW I343651 B TWI343651 B TW I343651B
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TW
Taiwan
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layer
region
diffusion layer
type diffusion
junction
Prior art date
Application number
TW095149755A
Other languages
English (en)
Other versions
TW200742066A (en
Inventor
Seiji Otake
Original Assignee
Sanyo Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co filed Critical Sanyo Electric Co
Publication of TW200742066A publication Critical patent/TW200742066A/zh
Application granted granted Critical
Publication of TWI343651B publication Critical patent/TWI343651B/zh

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Description

第95149755號專利申請案 (99年4月16曰） ‘九、發明說明： <【發明所屬之技術領域】 .本發明係關於"'種使其咖（Electro-Static Discharge，靜電放電）承受量提高的半導體裝 方法。 ^ ^ 【先前技術】 •作為省知半導體裝置之-實施例，為人周知者有下述 春之突波（surge)保護元件。例如’在矩形或大致矩形之焊塾 的四邊附近配置各1個而合計4個的突波保護元件。谭塾 與各突波保護元件之-方電極係利用配線來連接，而流通 突波電流之配線與各突波保護元件之另一方電極係利用配 線來連接。另外，焊塾之電位係經由配線而供給至内部電 路而且，各突波保護兀件係例如為齊納（Zener)二極體、 PM0S二極體或NM0S二極體。依該構造，施加至焊墊的突 波電流，可藉由分散至配置於焊墊周邊之各突波保護元 隹件，而提高突波破壞耐性（參照例如專利文獻〇。 作為s知半導體裝置之一實施例，係以内建有下述之 大波保護元件的絕緣閘極型雙載子電晶體為人所周知。例 如，在作為集極層之P型半導體基板上，形成有作為漂移 層之N型磊晶層。在使用作為内部單元部之N型磊晶層， 形成有作為通道區域之P型擴散層，而在p型擴散層7形 成有作為射極區域之擴散層。又，在使用作為電極焊 墊或場板（field plate)部之N型磊晶層，形成有與作為通 道區域之P型擴散層相同形狀的p型擴散層。依該構造， 318848修正本 5 丄343651 第95149755號專利申請案 則在集極電極施加有ESD * (99年.4月兇日） 々山决 有ESD大波犄，可在晶片整體均等發生 二t avahnche breakdown)。然後，可防止電流集中在 刀之區域’且使其提高晶片整體相對於ESD之突波承 文參照例如專利文獻2)。 石（專利文獻υ日本特開2002-31 3947號公報（第1(M1 頁、第11-13圖） (專利文獻2)日本㈣2__188381號公 6 頁、第1-3圖） 【發明内容】 (發明所欲解決之問題） 在習知半導體裝置中，如上所述，已知有-種在焊墊 周邊配置複數個突波保護元件，而施加在焊墊之突波電流 :刀散至各突波保護元件之構造。依該構造，突波電流會 、充内4電路’防止内部電路遭受破壞。然而，依突波電 «之大小等’並無法只以焊塾周邊之突波保護元件來應對 1 ’且突波電流流人内部電路’内部電路有遭受破壞的 問題。 又在習知半導體裝置中，如上所述，已知有一種例 2集極電極施加有ESD突波時，可在W整體均等發生 大朋潰之構造。依該構造，在施加有聊突波時，由於即 :在内部單元部内亦會發生突崩潰，所以依被施加的· 犬波之大小，會有内部單元部遭受破壞的問題。 (解決問題之手段） ^月在有蓉於上述各情事所研創者，本發明之半導 318848修正本 6 ’ 第95149755號專利申諳案 ==徵在於具有：半導體層；電晶體:：) Ο導體層；構成上述應電晶體之源極區域或汲極區 域之任一區域之擴散層與上述半導體層之第i接面區域； 及保言隻元件:配置於上述咖電晶體之形成區域周圍，且 具有比上述第i接面區域之接面崩潰電壓低之第2接面區 域的保護元件。因而，本發明中，保護元件之第2接面區 域會比M0S電晶體之第1接面區域先崩潰。依該構造，可 保護MOS電晶體不受到過電壓破壞。 又本發明之半導體裝置係具有區劃上述半導體層之 P阳離區域’且上述M〇s電晶體係形成於由上述隔離區域所 區劃之區域’而上述保護元件係利用包圍上述M〇s電晶體 之形成區域周圍的上述隔離區域所形成。因而，本發明中， 保護元件係利用隔離區域所形成。依該構造，因過電壓所 產生的電流係藉由透過隔離區域流入基板而分散。 又，本發明之半導體裝置之特徵在於具有：第一導電 春型半導體基板，第一導電型蟲晶層，在半導體基板上有1 層或複數層；MOS電晶體，形成於上述磊晶層；構成上述 之MOS電晶體之擴散層與上述蟲晶層之第1接面區域；及 保護元件’配置於形成上述MOS電晶體之區域周圍，且具 有比上述第1接面區域之接面崩潰電壓低之第2接面區 域，上述弟2接面區域係由與作為上述m〇s電晶體之背間 極區域來使用的擴散層進行配線連接的第1個第一導電型 擴散層、及形成於上述蟲晶層的第二導電型擴散層所形 成；上述第二導電型擴散層係與和上述半導體基板連接的 318848修正本 1343651 第95】49755號專利申請案 第2個第一導電型擴散層相重疊配置。因而，本發明中， 因過電流所產生的電流係藉由透過與基板連接之第一導電 型擴散層流入基板而分散。 又，本發明之半導體裝置係具有區劃上述半導體層之 離區域’且上述第2個第一導電型擴散層係構成上述隔 離區域之擴散層。因而，本發明中，因過電屢所產生的電 流係透過隔離區域而分散至基板。又，藉由利用隔離區域 即可在各半導體元件形成專用之保護元件。 又’本發明之半導體裝置的特徵在m帛1個第 -導電型擴散層及上述第二導電型擴散層係配合上述隔離 區域之形成區域’而在上述電晶體之形成區域周圍配 置成一環狀。因而’本發明中’藉由利用隔離區域，即可 防止因過電壓所產生的電流在保護元件集中電流。 又’本發明之半導體裝置中，特徵在於二述保護元 件係進行雙載子電晶體動作。因而，本發明中，由於 =件進行雙載子電晶體動作，所以可提高保護元件之電流 ，又’本發明的半導體裝置之製造方法係在第一導電型 之半導體基板上形成1層或複數層之第二導電型蠢晶層， ，形成將上述蠢晶層區分成複數個元件形成區域=二區 上述複數個元件形成區域之—區域形成職電晶 特徵在於：在上述電晶體之形成區域周圍形 一導電型擴散層，且形成—部分之區域與上述 個第—導電型擴散層及構成上述隔離區域的第2個第 318848修正本 8 1343651 • · 第95149755號專利申請索 - (99 年 4 月]6 日） •一導電錢散層之各個相重疊的第二導f型㈣層；在上 •述蟲晶層上利用配線層來連接作為上述肋^晶體之背間 極區域的擴散層與上述第1個第—導電型擴散層。因而， 本發明中’藉由在廳電晶體之形成區域周圍形成保護元 件，即可保護MOS電晶體不受到過電壓破埽。 又’本發明的半導體裝置之製造方法中\以共用步驟 =形成作為上述Mas電晶體之背閘極區域的擴散層與上述 第！個第-導電型擴散層。因而，本發明中，藉由將背開 極用之擴散層與保護元件用之擴散層形成制步驟，即可 減低製造成本。 (發明之效果） 中’在M0S電晶體之周圍’形成有具有比_ 電曰曰肢之接面區域更早崩潰之接面區域的保護元件。藉由 該構& T保遵MOS電晶體不受到過電壓破壞。θ _進二ίΓ” ’形成於M0S電晶體之周圍的保護元件 體動作。藉由該構造’可提高排出因過 電壓所產生的電流之能力。 、、主又，本發明中’具有比M0S電晶體之接面區域更早 ^ m τ、二由隔硪區域與基板連接。 错由該構k，因過電壓所產生 用基板來分散。 基板’而可利 ^ ’本發明巾，㈣比MQS電晶體之接面 =面區域的保護元件，係利用隔離區域所形成 ^ 了在各兀件形成區域之每一個，形成有適於各個 318848修正本 9 上343651 第95149755號專利申請案 半導艘；μ (99年;}月16,曰） 等肢凡件的保護元件。 【實施方式】 、、下參照第1至2圖詳細說明本發明之一實施形態 的半導體裝置。第丨圖係說明本實施形態之半導體裝置用 的°彳面圖。第2圖係說明本實施形態之保護元件特性的示 意圖。 人如第1圖所示，N通道型MOS電晶體！之主要構成係 ,3 P型單晶石夕基板2、N型蟲晶層3、隔離區域4、5、N 型埋設擴散層6、作為汲極區域來使用之N型擴散層7、8、 9、作為背閘極區域來使用之P型擴散層丨〇、丨丨、丨2、13、 作為源極區域來使用之擴散層14、15、16、17、閑極 氧化膜18、及閘極電極19、20、21、22。 N型磊晶層3係形成於P型單晶矽基板2上。另外， 本實施形態中’雖係顯示在基板2上形成有i層之蠢晶層 3的情形，但是並非限定於該情形。例如，亦可在基板上 面疊層有複數個磊晶層。 隔離區域4、5係形成於基板2及遙晶層3。蟲晶層3 係由隔離區域4、5而區分成複數個元件形成區域。例如， 隔離區域4、5係以包圍MOS電晶體1之形成區域的方式而 形成一環狀。 N型埋設擴散層6係橫跨在基板2及以層3之兩區 域所形成。如第1圖所示，N型埋設擴散層6係橫跨在由 隔離區域4、5所區劃的MOS電晶體i之形成區域所形成。 _擴散層7、8、9係形成於蟲晶層31型擴散層7、 318848修正本 10 〜051 • , 第95】49755號專利申請素 g (99年4月】6日） 9仏作為沒極區域來使用。另外，n型擴散層7、9亦可 *在N型擴散層8之周圍形成一環狀。 P型擴散層1〇、11、12、13係形成於磊晶層3。P型 =政層10、U、12、13係作為背閘極區域來使用。另外， 型擴散層10、12亦可為在n型擴散層8之周圍形成一環 ί}欠〇 。又’ Ρ型擴散層1丨、13亦可在Ν型擴散層8之周圍形 成—環狀。 Ν型擴散層14、15係形成於Ρ型擴散層1 〇，而Ν型擴 集1層16、1 7係形成於ρ型擴散層1 2。Ν型擴散層14、丨5、 2 0 1 7仏作為源極區域來使用。如第1圖所示，Ν型擴散 、e 14、15係以與Ρ型擴散層10、11成為相同電位之方式 進仃配線。又，N型擴散層16、17係以與P型擴散層12、 成為相同電位之方式進行配線。另外，N型擴散層丨4、 亦可在N型擴散層8之周圍形成一環狀。又，N型擴散 ^ 15、16亦可為在N型擴散層8之周圍形成一環狀。 •閘極氧化膜18係形成於磊晶層3之表面。 閘極電極19、20、21、22係形成於閘極氧化膜18上。 間極電極19、2G、2卜22係藉由例如多晶㈣、石夕化鹤膜 等而开》成所期望之膜厚。然後，位於閘極電極19、20 ' 21、 22下方的P型擴散層10、12係作為通道區域來使用。另 外，閘極電極19、22亦可形成一環狀。又，閘極電極2〇、 亦可形成一環狀。 ^ L〇COS(Local Oxidation of Silicon，矽的局部氧化） 氣化膜23、24、25係形成於磊晶層3。在LOCOS氧化膜23、 318848修正本 11 1343651 第95H9755號專利申請案 〇. oc (99 年4 月 16.曰） 、之平坦部，其膜厚為例如3000至1 0000 A左右。 P型擴散層26、27係形成於磊晶層3。p型擴散層26、 27係在由隔離區域4、5所區劃之區域中，配置於肌s電 晶體1之形成區域周圍。然後，如第〗圖所示，p型擴散 層26、27係以與M0S電晶體！之背開極電位成為相同電位 之方式進行配線。另外，P型擴散層26、27亦可配合隔離 區域4、5之配置區域，而在職電晶體j之形成區域周圍 配置成一環狀。 N型擴散層28、29係形成於磊晶層3。^^型擴散層28、 29係分別以至少一部分之區域與p型擴散層26、π重疊 的方式形成。而且，N型擴散層28、29係分別以至少一部 分之區域與構成隔離區域4、5之p型擴散層3〇、31重疊 的方式形成。然後’ N型擴散層28、29雖然沒有與蟲晶層 3折上之配線層（未圖示）直接連接，但是可透過蟲晶層巧 質施加汲極電位。另外’ N型擴散層28、29亦可配合隔離 區域4、5之配置區域’而在M〇s電晶體！之形成區域周圍 配置成一環狀。 接著，如粗的實線所示，形成有作為MOS電晶體1之 月閘極區域的P型擴散層n、13與作為汲極區域之N型磊 晶層3的PN接面區域32、33。如上所述，在卩型擴散層 11、13，施加有與源極電位相同電位的背閘極電位。另一 方面，在N型磊晶層3’透過N型擴散層7、8、9施加有 汲極電位。換句話說，在MOS電晶體1之PN接面區域32、 33，施加有逆向偏壓。 318848修正本 12 1343651 • 第95】49755號專利申請案 v (卯年4月16曰） k 又，如粗的實線所示，在M〇S電晶體】之形成區域周 ‘圍，形成有P型擴散層26、27與N型擴散層28、292PN =面區域34、35。如上所述，在p型擴散層26、27，藉由 磊晶層3上之配線層，而施加有與背閘極電位相同電位。 另一方面，在N型擴散層28、29，透過磊晶層3，實質施 加有汲極電位。換句話說，在PN接面區域34、％施加有 與PN接面區域32、33實質相同條件之逆向偏壓。 _ 在此Μ接面區域34、35係以接面崩潰電壓比pN接 :區域32、33低之方式形成。具體而言，具有例如p型擴 散：^、13、26' 27可以共用步驟形成，且以成為相同之 雜質漢度的方式形成的構造。此時，pN接面區域以、託 由於在N型磊晶層3形成有擴散層28、29，故n型區 域側之雜質濃度變高。換句話說，藉由調整N型擴散層28、 29之雜質濃度，㈣接面區域34、35之接面崩潰電壓曰變得 比PN接面區域32、33之接面崩潰電壓低。又，在以不同 暑步驟形成p型擴散層u、_p型擴散層26、27的構造 中’藉由調整P型擴散層n、13、26、27^fm 才:地’ PN接面區域34、35之接面崩潰電壓變得比PN接面 區域32、33之接面崩潰電壓低。另外，抑接面區域以、 35係具有可承受MQS電晶體！動作時所施加之源極—汲極 間電壓的接面崩潰電壓。 藉由該構造，例如在MOS電晶體i之源極電極用的焊 墊^加過電壓’例如負的ESD突波時，在四接面區域犯、 33崩潰之前’ PN接面區域34、％會先崩潰。再者，由於 318848修正本 13 1343651 第95H9755號專利申請案 崩潰電流流通於PN接面區域34、35，故可防止^月面= 域32、33之破壞’而可保護_電晶體】不受到聊突波 破壞。換句話說’對於ESD突波，藉由具有PN接面區域 34 35之保護兀件動作’即可保護祕電晶體卜 而且，具有PN接面區域34、35之保護元件係藉由配 合隔離區域4、5之配置區域而配置？型擴散層託、”及 N型擴散層28、29’即可橫跨在較寬的區域形成pN接面區 域34、35。藉由該構造，由於可防止崩潰電流集中於洲 接面區域34、35’所以可抑制具有㈣面區域3[35之 保護元件的破壞。 ♦ 口再者’具有PN接面區域34、35之保護元件係在由隔 離區域4、5所區劃之元件形成區域内，湘隔離區域卜 5所構成。藉由該構造’保護元件可按照形成於由隔離區 域所區劃之件形成區域的各半導體元件，來決^其接面 崩潰，壓。換句話說’可個別配置適於各自之半導體元件 =保濩7L件，且可保護各半導體元件不受到e汕突波等破 ^例如，即使在源極電極用之焊墊周圍配置£SD突波保 濩7C件訏，亦可復藉由在各半導體元件之形成區域形成上 述保護元件，而更確實地保護半導體元件。又，在各元件 元成區域内’彳藉由利用隔離區域並組裝保護元件，而有 效利用晶片之實際動作區域。 第2圖中，橫軸係顯示pNp電晶體之集極—射極間電壓 (ίο,而縱軸係顯示PNP電晶體之集極_射極間電流（1幻。 另外’第2圖中’係將p型擴散層26、27(參照第】圖）當 14 318848修正本 1343651 第95149755號專利申請案 • (99年4月]6日） •作射極區域，將N型擴散層28、29 (參照第1圖）當作基極 .區域，將P型擴散層30、31、36、37當作集極區域之PNP 電晶體中的資料。 如上所述，形成有PN接面區域34、35之N型擴散層 28、29亦與P型擴散層30、31相重疊所形成。而且，由 於P型擴散層30、31、36、37構成隔離區域4、5，所以 與基板2電性連接。藉由該構造，具有pn接面區域34、 #35之保護元件，可當作由p型擴散層26、27、N型擴散層 28、29及P型擴散層30、31、36、37所構成的PNP電晶 體而.動作。 例如’考慮在MOS電晶體1之源極電極用的焊墊施加 令負的ESD突波之情形。由於pN接面區域崩潰， 因此在PMP電晶體之基極_射極間會有電流流通，而pNp 電晶體會〇N(導通）動作。再者，由於PNP電晶體ON(導通） 動作，朋潰電流會流入基板2。換句話說，具有pN接面區 喊34、35之保護元件由於進行雙載子電晶體動作，故崩潰 電流流入基板2，而於基板2分散。 >此時，如第2圖所示，當在pNp電晶體之集極_射極間 …向偏壓例如VcE成為42⑺時，電晶體就會⑽ ==由於PNP電晶體⑽動作故作為集極區域之p 型擴散層30、3〗、 低，而電流能力提/拖/于傳導度調變’電阻值大幅降 .35之伴：t 說，由於具有抑接面區域 Μ 35之保έ隻兀件進 入基板2之能力提高。 電“動作，故崩潰電流流 3I8S4S修正本 15 第95149755號專利申請案 又，如黛 _ (99年Μ 16.曰） 生。 D乐圖所示’雖然由於在隔離區域4、5流通崩 〉貝電二：故隔離區域4、5及基板2之電位會變動，但是由 :保護兀件進行雙載子電晶體動作，故可抑制隔離區域 ㈣及基板2之電位變動幅度。再者，藉由基板2之電位 又動’即可防止形成於其他元件形成區域之半導體元件誤
另方面，例如，在MOS電晶體1之源極電極用的焊 塾施加有正的ESD突波時，在PN接面區域32、33及PN 面區或34 35轭加順向偏壓。此時，如上所述，在pN 接面區域34、35側’會依N型擴散層28、29而變成低電 Ρ區域又，藉由P型擴散層26、27及N型擴散層28、 29配合隔離區域4、5而配置於較寬的區域，電流路徑寬 H艾見’而在PIV接面區域34、35側會更變成低電阻 區域。依據該構造，由於施加正的ESD突波而產生的電流， 主要會經由PN接面區域34 ' 35而流人基板2。此時，亦 由於具有PN接面區域34、35之保護元件進行雙載子電晶 體動作’故電流流入基板2之能力亦會提高。然後，⑴妾 面區域32、33T防止由於施加正的聊突波而產生的電流 集中而遭受破壞，而可保護M〇s電晶體】。 接著，參照第4至11圖詳細說明，本發明一實施形態 的半導體裝置之製造方法。第4至n圖係說明本實施形態 之半導體裝置之製造方法用的剖面圖。另外，第4至Η 中，係就第1圖所示的半 首先’如第4圖所示，
¥體裝置之製造方法加以說明。 準備Ρ型單晶矽基板2。在基 3]8848修正本 1343651 . , 第95149755號專利申請案 (99 年 4 月 16 .板2上形成氧化矽膜4〇 ’且以在n型埋設擴散層6之形成 .區域上形成開口部的方式，選擇性去除氧化矽膜40。然 後’使用氧化矽膜40當作遮罩，在基板2之表面利用旋塗 法塗敷N型雜質，例如’包含銻（Sb)之液體源41。之後， 熱擴散銻（Sb)，且在形成N型埋設擴散層6之後，去除氧 化矽膜40及液體源41。 接著，如第5圖所示，在基板2上形成氧化矽膜42, 且在氧化矽膜42上形成光阻43。然後，使用公知之光微 影技術，在形成有P型埋設擴散層36、37之區域上的光阻 43形成開口部。之後，從基板2之表面，以加速電壓 至180(keV)、導入量uwon至j 〇xl〇16(/cm2)離子植入 P型雜質，例如硼（B)離子。然後，去除光阻43，且進行熱 擴散，在形成P型埋設擴散層36、37之後，去除氧化矽臈 接著’如第6圖所示’將基板2配置於氣相蟲晶成長 祕置之衫器（啊邮。〇上，且在基板2上形成n型蟲晶 層3。氣相蟲晶成長裝置之主要構成係包含供氣系統、反 應爐、排氣系統、控制系統。本實施形態中，藉由使用縱 ^應爐，即可使其提高蟲晶層之膜厚均句性。依該蟲晶 2 3之形成步驟中的熱處理’N型埋設擴散層6及p型埋 设擴散層3 6、3 7會被熱擴散。 接著使用么知之光微影技術n 擴散層3〇、31。在羞晶層3上形成氧切膜44，且2 料44上形成総L❹公知之光微影技I， 318848修正本 17 1343651 第95149755號專利申請案 (99年4月16.曰） 在形成有N型擴散層28、29之區域上的光阻45形成開口 。然後’仗蟲晶層3之表面，以加速電壓4〇至18〇(keV)、 導入里1.0x10至1.0x10 (/cm)離子植入n型雜質，例 如磷（P)離子。之後，去除光阻45，且進行熱擴散，形成N 型擴散層28、29。另外，N型擴散層28、29之雜質濃度係 被調整成PN接面區域34、35(參照第1圖）之接面崩潰電 壓比PN接面區域32、33(參照第1圖）之接面崩潰電壓低。 接著’如第7圖所示，在氧化矽膜44上形成光阻46。 使用公知之光微影技術，在形成有p型擴散層26、27之區 域上的光阻46形成開口部。然後，從磊晶層3之表面，以 加速電壓 30 至 200(keV)、導入量 i.Oxiqb 至 i〇xi〇18(/cm2) 離子植入P型雜質，例如硼（B)離子。去除光阻46，且進 行熱擴散，在形成P型擴散層26、27之後，去除氧化矽膜 44。另外’ P型擴散層26、27之雜質滚度係調整成㈣接 面區域34、35(參照第1圖）之接面崩潰電麼比pN接面區 域32、33(麥照第1圖）之接面崩潰電壓低。 接著’如第8圖所示，在蟲晶層3之所希望區域形成 LOCOS氧化膜23、24、25。然後，在屋晶層3表面沉積氧 化矽膜、多晶矽膜及矽化鎢膜。使用公知之光微影技術， 選擇性去除氧化石夕膜、多晶石夕膜及石夕化鎮膜，形成問極氧 化膜18及閘極電極丨9、20、2卜22。之後，在使用作為 開極氧化獏18之氧切膜上形成光阻47。❹公知之光 微影技術，在形成有p型擴散層1〇、12之區域上的光阻 4 7形成開口部。然後，從磊晶層3之表面，以加速電愿3 〇 318848修正本 ie. 9〇f\rb^V\ (99 年4 月 16 日： p』 、岭入i h 0xl0〗4至1. 〇xl〇,6(/cm2)離子植入 ¥成、、例如删⑻離子。去除光F且47，且進行熱擴散， 七成P型擴散層10、12。 接者’如第9圖所示’在作為祕氧化膜Μ來使用之 ^石夕膜上形成光阻48。使用公知之光微影技術，在形成 楼，層U、13之區域上的光阻48形成開口部。然 田猫日日層3之表面，以加速電壓3〇至2〇〇(keV)、導 •里1. 0x10至1. 〇xl〇i8(/cm2)離子植入p型雜質，例如 哪（B)離子。去除光阻48，且進行熱擴散，形成p型擴散 層 U、13。 接考，如第1〇圖所示，在作為閘極氧化膜18來使用 之氧化梦膜上形成光阻49。使用公知之光微影技術，在形 成有N型擴散層7、8、9、14、15、16、^之區域上的光 阻49形成開口部。然後，從蠢晶層3之表面，以加速電壓 70 至 19〇(keV)、導入量 1. OxlO14 至 1‘ 0xl016(/cm2)離子植 t N型雜質’例如碌⑻離子。之後，去除光阻心，且進 行熱擴散’形成N型擴散層7、8、9、14、15、16、17。 接著’如第11圖所示’在磊晶層3上，沉積例如 BPSG(Boron Phospho Si 1 icate Glass，硼磷矽酸玻璃）膜、 SOGCSpin On Glass ’旋塗玻璃）膜等’以作為絕緣層5〇。 然後’使用公知之光微影技術’例如，以使用CHF3或cf4 系之氣體的乾式飾刻’在絕緣層5〇形成接觸孔51、52、 53 ' 54、55 ' 56。在接觸孔 51、52、53、54、55、56，例 如’選擇性地形成由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等 19 318848修正本 1343651 第95149755號專利申讀索 所構成之ί呂合金膜1形成源極電極57、58、龍=月=) 60、61及與Ρ型擴散層26連接之電極π。 另外’本實施形態’雖已就以不同步驟形成？型擴散. 層11、13與Ρ型擴散層26、27的情形加以說明，但是並 非限定於該情形。例如，亦可以共用步驟形成？型擴散層 1卜13、26、27。此時’ ρ型擴散層u、13、％、27得二 為依相同條件所形成的擴散層’且成為雜質濃度實質相同 的擴散層。結果，藉由調整N型擴散層28、29之形成條件 例如雜質濃度，即可調整成㈣接面區域34、邪之接面崩麵 潰電壓比PN接面區域32、33之接面崩潰電壓低。換句話 說，由於接面崩潰電壓係由N型擴散層28、29之形成條件 而決定，所以接面崩潰電壓之調整變得容易。其他，在未 脫離本發明之意旨的範圍内’均可做各種的變更。 接著，參照第3圖詳細說明，本發明一實施形態的半 導體裝置。第3圖係說明本實施形態之半導體裝置用的剖 面圖。 如第3圖所示，P通道型M0S電晶體71之主要構成係 包含P型單晶矽基板72、N型磊晶層73、隔離區域74、75、 N型埋6又擴政層7 6、作為、及極區域來使用之ρ型擴散層 7 7、7 8、7 9、作為背閘極區域來使用之n型擴散層8 〇、81、 作為源極區域來使用之P型擴散層82、83、84、85、問極 氧化膜86、及閘極電極87、88、89、90。 N型磊晶層73係形成於ρ型單晶矽基板72上。另外， 本實施形態雖係顯示在基板72上形成有1層之磊晶層73 20 318848修正本 1343651 - , 笫95149755號專利申請索 (99年4月16曰） •的情形’但是並非限定於該情形。例如，亦可在基板上面 .疊層有複數個磊晶層。 隔離區域74、75係形成於基板72及磊晶層73。磊晶 層73係由隔離區域74、75而區分成複數個元件形成區域。 例如，隔離區域74、75係以包圍MOS電晶體71之形成區 域的方式而形成一環狀。 N型埋5又擴散層76係橫跨在基板72及蟲晶層73之兩 隹區域所形成。如圖所示，N型埋設擴散層76係橫跨在由隔 離區域74、75所區劃的MOS電晶體71之形成區域上所形 成d ' P型擴散層77、78、*79係形成於磊晶層73。P型擴散 層77 ' 78、79係作為汲極區域來使用。另外，p型擴散層 77、79亦可在p型擴散層78之周圍形成一環狀。 曰 N型擴散層80、81係形成於磊晶層731型擴散層8〇、 81係作為背閘極拉出區域來使用。另外，N • 1亦可在P型擴散層78之周圍形成一環狀。廣政a 80 /型擴散層82、83、84、85係形成於蟲晶層73。？型 擴散層82、83、84、85係作為源極區域來使用。如圖所示， P型擴散層82、83係以與N型擴散層81成為相同電位之 行配線。又，p型擴散層84、85係以與㈣擴散層 二相同电位之方式進行配線。另外，p =p、型擴散層78之周圍形成-環狀。又 曰 亦可為在P型擴散層78之周圍形成—環狀。 閑極氧化膜86係形成於磊晶層73之表面。 318848修正本 21 丄州651 第95149755號專利申請案 pa , (99 年4 月 16‘日） 閑極電極87、88'89、90係形成於閘極氧化膜8e上。 問極電極87、88、89'9。係以例如多晶石夕膜、石夕化鶴膜等 而水成所期望之膜厚。再者，位於閘極電極8?、別、89、 9〇下方的Ν型擴散層73係作為通道區域來使用。另外， 聞極電極87、9G亦可形成-環狀。又，閘極電極88、89， 亦可形成一環狀。 _ L〇COS(Local 〇xidation of Silicon，矽的局部氧化） 氧化膜91、92、93係形成於蟲晶層73。在L〇C()s氧化膜
91、92、93之平坦部，其膜厚成為例如3000至1 0000 A 左右。 P型擴散層94、95係形成於磊晶層73叶型擴散層94、 系在由隔離區域74、75所區劃之區域中，配置於 电Ba體71之形成區域周圍。再者，如圖所示，p型擴散層 94 ' 95係以與M0S電晶體71之汲極電位成為相同電位之 方式進行配線。另外，P型擴散層94、95亦可配合隔離區 域74、75之配置區域，而在M〇s電晶體71之形成區域周 圍配置成一環狀。 N型擴散層96、97係形成於磊晶層73州型擴散層96、 97 ίτ'为別以至少一部分之區域與p型擴散層重疊 的方式形成。此外，Ν型擴散層96、9?係分別以至少一部 分之區域與構成隔離區域74、75之ρ型擴散層98、99重 豐的方式形成。再者，Ν型擴散層96、97雖然沒有與磊晶 層73上之配線層（未圖示）直接連接，但是可透過磊晶層 73，貫質施加背閘極電位。另外，Ν型擴散層⑽、9?亦可 22 318848修正本 1343651 . 第95]的755號專利申請案 ，配合隔離區域74、75之配置區域，而在M〇s電晶 .形成區域周圍配置成—環狀。 其次，如粗的實線所示，形成有作為M〇s電晶體U 之汲極區域的p型擴散層77、78、79與作為背間極區域之 N型磊晶層73的PN接面區域1〇〇、ι〇1、ι〇2。再者，在p 型擴散層77、78、79，施加有汲極電位。另一方面，在N 型磊晶層73’透過N型擴散層80、81施加有背閘極電位。 #例如，MOS電晶體71中，汲極電位為接地電位，而源極電 位為電源電位。換句話說，在M〇s電晶體71之pN接面區 域100、101、102 ’施加有逆向偏壓。 又，如粗的實線所示，在M0S電晶體71之形成區域周 圍，形成有P型擴散層94、95與N型擴散層96、97之PN 接面區域103、104。如上所述，在P型擴散層94、⑽，藉 由磊晶層73上之配線考而施加有汲極電位。另一方面，在 N型擴散層96、97，透過磊晶層73 ’實質施加有背閘極電 •立。換句話說’在PN接面區域103、1〇4，施加有與⑽接 面區域100、101、102實質相同條件之逆向偏壓。 在此，PN接面區域1 〇3、1 〇4係以接面崩潰電壓比pN 接面區域100、1(H、102低之方式形成。具體而言，烈接 面區域103、104係由於在磊晶層73形成有擴散層96、 97,因此N型區域侧之雜質濃度會變高。換句話說，藉由 凋整N型擴散層96、97之雜質濃度，pn接面區域1〇3、丨〇4 之接面崩潰電壓會變得比PN接面區域丨〇〇、丨〇卜丨〇2之接 面崩潰電壓低。又’藉由調整p型擴散層77、78、79之雜 318848修正本 23 1343651 第95149755號專利申請案 (99年.4月]6曰） 質濃度與P型擴散層94、95之雜質濃度，同樣地，PN接 面區域103、104之接面崩潰電壓會變得比pN接面區域 100、101、102之接面崩潰電壓低。另外，pn接面區域1〇3、 104係具有可承受MOS電晶體71動作時所施加之源極一汲 極間電壓的接面崩潰電塵。 藉由該構造，例如在MOS電晶體71之汲極電極用的焊 墊施加過電壓，例如負的ESD突波時，在PN接面區域1〇〇、 1(H、102崩潰之前’ PN接面區域1〇3、1〇4會先崩潰。再 者’由於崩潰電流流通於PN接面區域丨〇3、1 〇4，故可防 止PN接面區域1〇〇、101、1〇2之破壞，而可保護M〇s電晶 體71不受到ESD突波破壞。換句話說，對於esj)突波，由 於具有PN接面區域1 〇3、i 〇4之保護元件動作故可保護 MOS電晶體7卜 而且，具有PN接面區域103、1〇4之保護元件係藉由 配合隔離區域74、75之配置區域而配置p型擴散層料、 95及N型擴散層96、97,即可橫跨在較寬的區域形成有 PN接面區域1〇3、1G4。藉由該構造，由於可防止崩潰電流 集中於PN接面區域103、1〇4’所以可抑制具有pN接面區 域103、104之保護元件的破壞。 再者，具有PN接面區域1〇3、1〇4之保護元件係在由 P高離區域74、75所區劃之元件形成區域内，利用隔離區域 74、75所構成。藉由該構造，保護元件係可按照形成於由 隔離區域所區劃之元件形心域的各半導體元件，來決定 其接面崩潰電壓。換句話說，可個別配置適於各自之料 318848修正本 24 丄州0：)1 • · 第95]49755號專利申諳案 λ* - , (99 年4 月 16 日） ^ ^ 、呆濩元件，且可保護各半導體元件不受到ESD突 '介等皮取例如，即使在汲極電極用之焊墊周圍配置ESD 突波保護元件時，亦可復藉由在各半導體元件之形成區域 形成上述保護元件，更確實地保護半導體元件。又，在各 几件形成區域内，可藉由利用隔離區域並組裝保護元件， 而有效利用晶片之實際動作區域。 接著’即使在第3圖所示之p通道型M〇s電晶體71中， >亦”使用第1至2圖所說明之N通道型M〇s電晶體j同樣， ”有PN接面區域！ 〇3、j 〇4之保護元件係進行雙載子電晶 ^動作P通道型MGS電晶體了】係將P型擴散層94、95 乍射極區域’將N型擴散層96、當作基極區域，將p 型擴散層98、99'1G5、⑽當作集極區域之pNp電晶體。 例如’考慮在MOS電晶體71之汲極電極用的焊墊施加 有負的ESD突波之情形°由於PN接面區域1〇3、1〇4崩潰， j PNP電晶體之基極_射極間有電流流通，而卿電晶體會 •N動作。再者，由於PNP電晶體⑽動作，崩潰電流會流 )基板:2。換句話說’具有pN接面區域1{)3、⑽之保護 Κτ藉由進行雙載子電晶體動作，崩潰電流會流入基板 72 ’而於基板72分散。 pwp二吏曰用第1圖及第2圖如上所述，由於崩潰電流流通於 士也日日之基極-射極間，故ΡΝΡ電晶體會⑽動作。此 τ由於PNP電晶體⑽動作則作為集極區域之p型擴散層 99 1G5、1 〇6會進行傳導度調變，電阻值會大幅降低， 而電流能力會提高。換句話說，由於具有PN接面區域1〇3、 318848修正本 25 第95149755號專利申請案 104之保護元件谁 ⑽年4.月]6 e) ^ 7〇 進仃又載子電晶體動作，崩潰電流流入基 板72之能力會提高。 吏用第1圖及苐2圖如上所述，雖然由於在隔離 區：74、75流通崩潰電流’隔離區域74、75及基板72 电位S史動，但是由於保護元件進行雙載子電晶體動 作故可抑制隔離區域74、75及基板72之電位變動幅度。 再者依據基板72之電位變動，可防止形成於其他元件形 成區域之半導體元件誤動作。 另一方面，例如，在MOS電晶體71之汲極電極用的焊 墊施加有正的ESD突波時，會在pj\j接面區域1〇〇、、 1 〇2及PN接面區域丨〇3、1 〇4施加有順向偏壓。此時，如 上所述，在接面區域103、104侧，會因N型擴散層96、 97而變成低電阻區域。又，由於p型擴散層94、95及N 型擴散層96、97沿著隔離區域74、75而配置，故電流路 <二兔度會變I，而PN接面區域1〇3、104側會更變成低電 阻區域。依據該構造由於施加有正的ESD突波而產生的電 机’主要會經由PN接面區域103、1 04而流入基板72。此 4 ’亦由於具有PN接面區域103、104之保護元件進行雙 載子電晶體動作，故電流流入基板7 2之能力亦會提高。再 者’ PN接面區域1〇〇、1〇1、102係可防止因由於施加有正 的ESD突波而產生的電流集中而遭受破壞，而可保護m〇s 電晶體71。 接著’參照第12至18圖詳細說明本發明一實施形態的 半導體裝置之製造方法。第12至18圖係說明本實施形態之 318848修正本 26 1343651 第95】49755號專利申請案 .半=置之製造方法用的剖面圖。另外，第】2至：，) .係就弟3圖所示的半導體裝置之製造方法加以說明。 了先’如第12圖所示’準傷p型單晶石夕基板72。在 成氧化梦膜UG，且以在N型埋設擴散層76 /品V上形成開口部的方式，選擇性去除氧化石夕膜 ㈣’使用氧化石夕们1〇當作遮罩，在基㈣之表 /用旋塗.去塗敷N型雜質，例如含錄⑽）之液體源⑴。 身之後_ 擴散録（Sb) ’且在形成N型埋設擴散層之後， 去除氧化矽膜11〇及液體源lu。 接著片如第13圖所示，在基板72上形成氧化石夕膜 ’且在乳化石夕膜112_l形成光阻113。然|，使用公知 之光微影技術’在形成有ρ型擴散層1〇5、ι〇6之區域上的 先阻113形成開口部。之後，從基板72之表面，以加速電 屋 4〇 至 18G(keV)、導入量 UxlG13 至 l.GxlGW/W)離子 植入P型雜質，例如硼⑻離子 '然後，去除光阻⑴，且 >進行熱擴散，在形成P型擴散層1〇5、1〇6之後，去除 矽膜112。 接著，如第14圖所示，將基板72配置於氣相蠢晶成 長裝置之承又态上，且在基板72上形成N型磊晶層。 氣相蟲晶成長農置之主要構成係包含供氣系統、反應爐、 排氣系統、控制系統。本實施形態係藉由使用縱型反應爐， P可使其提巧磊晶層之膜厚均勻性。依據該磊晶層Μ之形 成步驟中的熱處理，N型埋設擴散層76及p型擴散層1〇5、 1 〇6會被熱擴散。 318848修正本 27 1343651 第95149755號專利申請案 (卯年·4月】6曰^ 接著，使用公知之光微影技術，在磊晶層73形成Ρ 型擴放層98、99。在蟲晶層73上形成氧化石夕膜114，且在 氧化矽膜114上形成光阻115。然後，使用公知之光微影 技術，在形成有Ν型擴散層96、97之區域上的光阻115 形成開口部。然後，從磊晶層73之表面，以加速電壓4〇 至 180(keV)、導入量 1. 0><1013至 h 〇xl〇16(/cm2)離子植入 N型雜貝，例如鱗（ρ)離子。之後，去除光阻ns，且進行 熱擴散，形成N型擴散層96、97。另外，N型擴散層96、 97之雜質濃度係調整成pN接面區域1〇3、1〇4 (參照第3 圖）之接面崩潰電壓比PN接面區域1〇〇、ιοί、1〇2(參照第 3圖）之接面崩潰電壓低。 接著，如第15圖所示，在氧化矽膜114上形成光阻 116。使用公知之光微影技術，在形成有p型擴散層94 ' 95之區域上的光阻116形成開口部。然後，從磊晶層73 之表面’以加速電壓30至2〇〇(keV)、導入量丨.〇xl〇ie至 l-〇xl〇18(/cm2)離子植入P型雜質，例如硼（B)離子。之後， 去除光阻116，且離行熱擴散，在形成ρ型擴散層94、95 ，去除氧化矽膜114。另外，ρ型擴散層94、95之雜 質，^係調整成PN接面區域103、104(參照第3圖）之接 面崩潰電壓比抑接面區域100、101、1〇2(參照第3圖）之 接面崩潰電壓低。 接著如第16圖所示，在蟲晶層73之所期望區域开j 成咖氧化膜91、92、93。然後，在蟲晶層73表面V 、氧匕夕膜夕晶石夕膜及石夕化鵁膜。使用公知之光微影技 318848修正本 28 1343651 ‘ * 笫95149755號專利申請案 (99 年 4 月 16 曰） •叮，、擇性去除多晶矽膜及矽化鎢膜，形成閘極氧化膜86 -及閘極電極87、88、89、90。之後，在作為閘極氧化膜86 來使用之氧化矽膜上形成光阻117。使用公知之光微影技 術’在形成有P型擴散層77、78、79、82、83、84、Μ 之區域上的光阻117形成開口部。然後，從磊晶層73之表 面」以加速電壓30至200(keV) '導入量i 〇xl〇ie至丨〇χ l〇18(/Cm2)離子植入Ρ型雜質，例如硼（Β)離子。之後，去 除光阻117 ’且進行熱擴散’形成ρ型擴散層π、、 82 、 83 、 84 、 85 。 接著，如第17圖所示，在作為閘極氧化膜86來使用 之氧化矽膜上形成光阻1丨8。使用公知之光微影技術，在 开ν成有Ν型擴散層8 〇、81之區域上的光阻118形成開口 σ戸* '、：後，彳心蟲晶層7 3之表面，以加速電麼7 〇至 19〇(keV)、導入量].0χ1〇14 至 l.〇xl〇16(/cm2)離子植入 Ν 型雜質，例如磷（Ρ)離子。之後’去除光阻118,且進行熱 #廣散’形成Ν型擴散層80、81。 接著，如第18圖所示，在磊晶層73上，沉積例如 BPSG(Boron Phospho Si 1 icate Glass，硼磷矽酸玻璃）膜、 SOG(Spin〇nGlass，旋塗玻璃）膜等，以作為絕緣層ιΐ9。 f後二使用公知之光微影技術，例如，以使用⑶匕或CF4 π之氣to的乾式蝕刻，在絕緣層〗1 9形成接觸孔1、12卜 122、123、124、125。在接觸孔 12〇、】21、122、123、124、 選擇性地形成由例如M-Si膜、A1_Si_Cu膜、APCu 膜等所構成之銘合金膜’且形成源極電極126、127、沒極 29 318848修正本 1343651 苐95149755號專利申請案 φ 1 〇 (99 年,4 月 16 曰） 電才。8、129、130及與Ρ型擴散層95連接之電極131。 另外，本實施形態雖係就以不同步驟形成ρ型擴散層 94、95與Ρ型擴散層77、78、79的情形加以說明，但是 並非限疋於該情形。例如，亦可以共用步驟形成Ρ型擴散 層 Π、78、79、94、95。此時 ’ Ρ 型擴散層 77、78、79、 94二=係成為由相同條件所形成的擴散層，且成為雜質濃 又只貝相同的擴散層。結果，藉由調整Ν型擴散層9 6、9 7 之形成條件，例如雜質濃度，即可調整成ΡΝ接面區域1〇3、 之接面崩潰電壓比ΡΝ接面區域1〇〇、101、102之接面 崩'貝電壓低。換句話說，由於接面崩潰電壓可依Ν型擴散 層96、97之形成條件而決定，所以接面崩潰電壓之調整變 得容易。其他，在未脫離本發明之意旨的範圍内，均可做 各種的變更。 【圖式簡單說明】 第1圖係說明本發明實施形態之半導體裝置的剖面 圖。 第2圖係說明本發明實施形態之半導體裝置之保護元 件特性的示意圖。 第3圖係說明本發明實施形態之半導體裝置的剖面 圖。 、第4圖係說明本發明實施形態之半導體裝置之製造方 法的剖面圖。 、第5圖係說明本發明實施形態之半導體裝置之製造方 法的剖面圖。 318848修正本 30 M3651 第95M9755號專利申讀$ ^ (99年4月I6曰； 第6圖係說明本發明實施形態之半導體裝置之製造方 法的剖面圖。 第7圖係說明本發明實施形態之半導體裝置之製造方 法的剖面圖。 、第8圖係說明本發明實施形態之半導體裝置之製造方 法的剖面圖。 、第9圖係說明本發明實施形態之半導體裝置之製造方 |法的剖面圖。 第10圖係說明本發明實施形態之半導體裝置之製造 方法的剖面圖。 第11圖係說明本發明實施形態之半導體裝置之製造 方法的剖面圖。 、 第1 2圖係說明本發明實施形態之半導體裝置之製造 方法的剖面圖。 、 罘13圖係說明本發明實施形態之半導體裝置之製造 方法的剖面圖。 苐14圖係說明本發明實施形態之半導體裝置之製造 石法的剖面圖。 方法= 圖圖係說明本發明實施形態之半導體裝置之製造 :16圖係說明本發明實施形態之半導體 造 乃决的剖面圖。 =1 7圖如坭明本發明實施形態之半導體裝置之 乃，去的剖面圖。 31 318848修正本 1343651 第95149755號專利申請案 (99年4月]6曰） 第1 8圖係說明本發明實施形態之半導體裝置之製造 方法的剖面圖。 【主要元件符號說明】 1 N通道型MOS電晶體 2 、72 P型單晶矽基板3、73 N型磊晶層 、5 ' W、75 隔離區域6、76 N型埋設擴散層 18、8 6閘極氧化膜 19 ' 20、21、22、87、88、89、90 閘極電極 Ο 〇 、24、25、9卜 92、93 LOCOS 氧化膜 10、、12、13、26、27、30、3卜 77、78、79、82、83、 α λ 4、85、94、95、98、99、105、106 Ρ 型擴散層 、8、9、14、15、16、17、28、29、80、8卜 96、97 Ν型擴散層 32、33 ' 34、35、100、101、102、103、104 ΡΝ 接面區域 36、37 Ρ型埋設擴散層 40、42、44、110、112、114 氧化矽膜 41 ' Π1液體源 43、45、46、47、48、49、113、115、116、117、118 光阻 50 ' H9絕緣層 51、52、53、54、55 ' 56、120、m、122、123、124、125 接觸孔 57、58、126、127 源極電極 59、60、61、128、129、130 汲極電極 Μ ' 131電極 71 Ρ通道型M0S電晶體 32 318848修正本

Claims (1)

  1. 第95149755號專利申請案 100年1月24日修正替換頁 十、申請專利範圍： -――一— 1. 一種半導體裝置，其特徵在於具有： -----'· 半導體層； M0S電晶體’形成於上述半導體層； 構成上述M0S電晶體之源極區域或沒極區域之任 一區域之擴散層與上述半導體層的第lpN接面區域；及 保護元件，配置於上述M0S電晶體之形成區域周 圍，且具有比上述第1PN接面區域之接面崩潰電壓低之 第2PN接面區域。 2. 如申請專利範圍第1項之半導體裝置，其中，具有區劃 上述半導體層之隔離區域，且 上述M0S電晶體係形成於由上述隔離區域所區劃 之區域，而上述保護元件係利用包圍上述電晶體之 形成區域周圍的上述隔離區域所形成。 3. 一種半導體裝置，其特徵在於具有·· 第一導電型半導體基板； 第二導電型磊晶層，在半導體基板上有丨層或複數 層； 電晶體，形成於上述磊晶層； 構成上述之M0S電晶體之擴散層與上述磊晶層之 第1接面區域；及 保護元件，配置於形成上述M0S電晶體之區域周 圍’且具有比上述第i接面區域之接面崩潰電壓低之第 2接面區域； 318848修正版 33 1343651 第95149755號專利申請案 100年1月24日修正替換頁 Μ:丨刀彿d:您 ~ - · - *— 「1 I M 上述第2接面區域係由與作為上述m〇s電晶體之背 閘極區域來使用的擴散層進行配線連接的第1個第一 導電型擴散層、及形成於上述蟲晶層的第二導電型擴散 層所形成； 上述第二導電型擴散層係與和上述半導體基板連 接的第2個第一導電型擴散層相重疊配置。 4·如申請專利範圍第3項之半導體裝置，其中，具有區劃 上述蟲晶層之隔離區域，且 上述第2個第一導電型擴散層係為構成上述隔離 區域之擴散層。 5. 如申請專利範圍第4項之半導體裝置，其中，上述第1 個第一導電型擴散層及上述第二導電型擴散層係配合 上述隔離區域之形成區域’而在上述M〇s電晶體之形成 區域周圍配置成一環狀。 6. 如申請專利範圍第U 3項之半導體裝置，其中，上述 保護元件係進行雙載子電晶體動作。 7· —種半導體裝置，其特徵在於具有： 第一導電型半導體基板； 第一導電型蠢晶層’在半導體基板上有^或複數 層； 電晶體，形成於上述磊晶層； 構成上述之MOS電晶體之擴散層與上述蟲晶層之 第1接面區域；及 保善7L件’配置於形成上述_電晶體之區域周 318848修正版 34 !343651 圍’且具有比上述第 2接面區域； 第95149755號專利申請案 1〇〇年1月24日修正替換頁 1接面區域之接面崩潰電壓低之第 上述第2接面區域係由與作為上述M〇s電晶體之汲 極區域來使用的擴散層進行配線連接的第丨個第一導 電型擴散層、及形成於上述磊晶層的第二導電型擴散層 所形成； ' 曰 上述第二導電型擴散層係與和上述半導體基板連 接的第2個第一導電型擴散層相重疊配置。 •如申請專利範圍第7項之半導體裝置，其中，具有區劃 上述磊晶層之隔離區域，且 導電型擴散層係為構成上述隔離 上述第2個第 區域之擴散層。 9·如申請專利範圍第8項之半導體裝置，其中，上述第1 個第—導電型擴散層及上述第二導電型擴散層係配合 上述隔離區域之形成區域，而在上述M〇s電晶體之形成 £域周圍配置成一環狀。 10.如申請專利範圍帛7項之半導體裝置，纟中，上述保護 70件係進行雙載子電晶體動作。 n‘-種半導體裝置之製造方法，係在第一導電型之半導體 基板上形成1層或複數層之第二導電型以層，且形成 :上述磊晶層區分成複數個元件形成區域之隔離區 在上述複數個元件形成區域之一區域形成咖 電的體者，其特徵在於： 在上述_晶體之形成區域周圍形成第i個第一 318848修正版 35 1343651
    第95149755號專利申請索 】00年1月24日修正替換貢 V電型擴散層，且形成一部分之區域與上述第1個第一 導電型擴散層及構成上述隔離區域的第2個第一導電 型擴散層之各個相重疊的第二導電型擴散層； 在上述磊晶層上利用配線層來連接作為上述M0S 電晶體之背閘極區域的擴散層與上述第丨個第一導電 型擴散層。 12. 如申請專利範圍第n項之半導體裝置之製造方法，其 甲，以共用步驟來形成作為上述腿電晶體之背間極區 域的擴散層與上述第丨個第一導電型擴散層。 13. —種半導體裝置之製造方法，係在第一導電胃型之半導體 基板上形成1層或複數層之第二導電型磊晶層，且形成 將上述磊晶層區分成複數個元件形成區域之隔離區 域，而在上述複數個元件形成區域之一區域形成咖 電晶體者，其特徵在於： 在上述MOS電晶體之形成區域周圍形成第i個第一 導電型擴散層，且形成一部分之區域與上述第2個第— 導電型擴散層及構成上述隔離區域的第2個第一導電 型擴散層之各個相重疊的第二導電型擴散層； 在上述磊晶層上利用配線層來連接作為上述_ 電晶體之汲極區域的擴散層與上述第丨個第一導電型 318848修正版 36 1343651 第95149755號專利申請案 (99年4月]6曰;i 七、 指定代表圖·· (一） 本案指定代表圖為：第（1)圖。 (二） 本代表圖之元件符號簡單說明： 1 N通道型MOS電晶體 2 P型單晶矽基板 3N型羞晶層 4、5隔離區域 6 N型埋設擴散層 7、8、9、14、15、16、17、28、29 N 型擴散層 10、U、12、13、26、27、30、3卜 36、37 P 型擴散層 18閘極氧化膜 19、20、2卜22閘極電極 23、24、25 LOCOS 氧化膜 32、33、34、35 PN 接合區域 八、 本案若有化學式時，請揭示最能顯示發明特徵的化學式： 4 318848修正本
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932580B2 (en) * 2006-12-21 2011-04-26 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP4609907B2 (ja) * 2008-05-22 2011-01-12 ルネサスエレクトロニクス株式会社 半導体集積回路
US8237832B2 (en) * 2008-05-30 2012-08-07 Omnivision Technologies, Inc. Image sensor with focusing interconnections
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US8749016B2 (en) * 2010-10-06 2014-06-10 Macronix International Co., Ltd. High voltage MOS device and method for making the same
JP5662108B2 (ja) * 2010-11-05 2015-01-28 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP6176817B2 (ja) 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
US8853783B2 (en) * 2012-01-19 2014-10-07 Globalfoundries Singapore Pte. Ltd. ESD protection circuit
JP6011136B2 (ja) 2012-08-09 2016-10-19 富士電機株式会社 半導体装置
CN103681807B (zh) * 2012-09-05 2016-08-03 无锡华润上华半导体有限公司 一种双极结型晶体管及其制作方法
JP6255421B2 (ja) * 2013-01-30 2017-12-27 マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ Ｅｓｄ自己保護を有するｄｍｏｓ半導体デバイスおよびそれを備えたｌｉｎバスドライバ
JP6600491B2 (ja) * 2014-07-31 2019-10-30 エイブリック株式会社 Ｅｓｄ素子を有する半導体装置
JP7024277B2 (ja) 2017-09-20 2022-02-24 株式会社デンソー 半導体装置
FR3103318B1 (fr) 2019-11-15 2021-12-10 St Microelectronics Crolles 2 Sas Circuit intégré comprenant un transistor nldmos et procédé de fabrication d’un tel circuit intégré

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4923600A (en) 1987-08-28 1990-05-08 Lenox Institute For Research, Inc. Water clarification system adapted for removing particulate matter of greater than a predetermined size
JP2579989B2 (ja) * 1988-02-23 1997-02-12 富士通株式会社 静電破壊保護装置
JPH03240272A (ja) * 1990-02-19 1991-10-25 Matsushita Electron Corp 半導体装置
JPH0715010A (ja) * 1993-06-15 1995-01-17 Nissan Motor Co Ltd 半導体装置の保護回路
JPH08148652A (ja) 1994-09-19 1996-06-07 Hitachi Ltd 半導体装置とディスク媒体記憶装置
JP2701758B2 (ja) 1994-10-14 1998-01-21 日本電気株式会社 半導体装置
US5756387A (en) * 1994-12-30 1998-05-26 Sgs-Thomson Microelectronics S.R.L. Method for forming zener diode with high time stability and low noise
US5910664A (en) * 1996-11-05 1999-06-08 International Rectifier Corporation Emitter-switched transistor structures
US6034413A (en) 1997-02-27 2000-03-07 Texas Instruments Incorporated High speed biCMOS gate power for power MOSFETs incorporating improved injection immunity
JP3348711B2 (ja) * 1999-12-03 2002-11-20 セイコーエプソン株式会社 半導体装置およびその製造方法
US6466423B1 (en) 2000-01-06 2002-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Electrostatic discharge protection device for mixed voltage application
US20010010954A1 (en) * 2000-01-21 2001-08-02 Geeng-Lih Lin Method of forming an ESD protection device
US6413806B1 (en) * 2000-02-23 2002-07-02 Motorola, Inc. Semiconductor device and method for protecting such device from a reversed drain voltage
US20010043449A1 (en) * 2000-05-15 2001-11-22 Nec Corporation ESD protection apparatus and method for fabricating the same
JP4065104B2 (ja) 2000-12-25 2008-03-19 三洋電機株式会社 半導体集積回路装置およびその製造方法
US6833590B2 (en) 2001-01-11 2004-12-21 Renesas Technology Corp. Semiconductor device
JP2002313947A (ja) 2001-04-12 2002-10-25 Fuji Electric Co Ltd 半導体装置
JP2002314065A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2003188381A (ja) 2001-12-21 2003-07-04 Denso Corp 半導体装置
JP4228586B2 (ja) * 2002-05-21 2009-02-25 富士電機デバイステクノロジー株式会社 半導体装置
US6949424B2 (en) 2003-08-28 2005-09-27 Texas Instruments Incorporated Single poly-emitter PNP using DWELL diffusion in a BiCMOS technology
JP4423466B2 (ja) * 2004-02-17 2010-03-03 富士電機システムズ株式会社 半導体装置
US7202531B2 (en) * 2004-04-16 2007-04-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7045830B1 (en) 2004-12-07 2006-05-16 Fairchild Semiconductor Corporation High-voltage diodes formed in advanced power integrated circuit devices
JP4906281B2 (ja) * 2005-03-30 2012-03-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置
TW200739876A (en) 2005-10-06 2007-10-16 Nxp Bv Electrostatic discharge protection device

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Publication number Publication date
US7906811B2 (en) 2011-03-15
JP2007294614A (ja) 2007-11-08
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