JP2014096590A - 保護デバイスおよび関連する作製方法 - Google Patents

Abstract

【課題】保護デバイスおよび関連する作製方法を提供する。
【解決手段】保護デバイスは、第１のバイポーラ接合トランジスタと、第２のバイポーラ接合トランジスタと、第１のツェナーダイオードと、第２のツェナーダイオードとを含む。第１のツェナーダイオードのカソードは第１のバイポーラトランジスタのコレクタに結合され、第１のツェナーダイオードのアノードは第１のバイポーラトランジスタのベースに結合される。第２のツェナーダイオードのカソードは第２のバイポーラトランジスタのコレクタに結合され、第２のツェナーダイオードのアノードは第２のバイポーラトランジスタのベースに結合される。第１のバイポーラトランジスタのベースおよびエミッタは第１のインターフェースにおいて結合され、第２のバイポーラトランジスタのベースおよびエミッタは第２のインターフェースにおいて結合される。
【選択図】図１

Description

本明細書に記載の主題の実施形態は、概して電子デバイスに関し、より詳細には、静電放電保護デバイスおよび関連する作製方法に関する。

最新の電子デバイス、特に集積回路は、静電放電（ＥＳＤ）事象に起因する損傷の危険にさらされている。ＥＳＤ事象の間、電子デバイスの１つ以上の端子にデバイスの設計電圧を超える電圧が提供されるおそれがあり、これは、デバイスのその後の動作を損なう可能性がある。たとえば、ＥＳＤ事象の間の電子デバイスの端子における電圧が、デバイスの１つ以上の構成要素の絶縁破壊電圧を超え、それによって、可能性としてそれらの構成要素に損傷を与える場合がある。したがって、電子デバイスはＥＳＤ事象の間の電気デバイスにわたる過剰な電圧からの保護を提供する放電保護回路を含む。しかしながら、既存の放電保護回路はラッチアップの影響を受けやすいか、または、そうでなければスナップバック挙動を呈する場合があり、静電保護回路内の寄生によって設計電圧において電流が伝導し続け、それによって、ＥＳＤ事象後、放電保護回路の機能が損なわれる。

以下の図面と併せて考察して詳細な説明および請求項を参照することで、より完全に本主題を理解することができる。これらの図面では全般にわたり同様の参照符号は類似の要素を示しており、図面は必ずしも原寸に比例して描かれてはいない。

本発明の一実施形態に応じた例示的な電子デバイスの概略図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。 本発明の一実施形態に応じた、図１の電子デバイスとともに使用するのに適した保護デバイス構造体を作製するための例示的な方法の断面図。

下記の詳細な記載は本来説明のみを目的とし、本主題の実施形態またはこれらの実施形態の適用および使用を限定することを意図しない。本明細書において使用される場合、「例示的な（ｅｘｅｍｐｌａｒｙ）」という単語は、「例、事例、または説明としての役割を果たす」ことを意味する。例示として本明細書に記載される全ての実施例は、必ずしも他の実施例よりも好適であるまたは優位であるとは解釈されない。さらに、上記技術分野、背景技術、または以下の詳細な説明で提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。

本明細書に記載の主題の実施形態は、ＥＳＤクランプ回路のトリガ電圧とスナップバック電圧との間の電圧差を低減することによってラッチアップの影響をより受けにくい静電放電（ＥＳＤ）保護デバイスおよび関連する回路に関する。本明細書において使用される場合、トリガ電圧は、印加される電圧がトリガ電圧を超えるときにＥＳＤクランプが電流の伝導を開始するようにする電子デバイスの入出力インターフェースに印加される閾値電圧差を参照するものとして理解されるべきであり、一方でスナップバック電圧は、印加される電圧がその電圧を下回って降下するときにＥＳＤクランプが電流の伝導を停止するようにする電子デバイスの入出力インターフェースに印加される後続の電圧差である。これに関連して、トリガ電圧とスナップバック電圧との間の差が相対的に小さい（すなわち、スナップバック電圧がトリガ電圧に実質的に等しい）とき、ＥＳＤクランプは印加される電圧がトリガ電圧を下回って降下すると電流の伝導を停止するため、ＥＳＤクランプは実効的に非スナップバッククランプであるか、または別様には非スナップバック挙動を呈する。たとえば、スナップバック電圧が電子デバイスの設計電圧よりも大きいとき、ＥＳＤクランプは、印加されている電圧が動力サイクルなしに設計電圧に戻ると電流の伝導を停止する。いくつかの実施形態では、本明細書に記載のＥＳＤ保護デバイスは、トリガ電圧に等しいスナップバック電圧を有する。加えて、本明細書に記載のＥＳＤ保護デバイスは双方向性であり、いずれの極性のＥＳＤ事象からの電圧のクランピングも可能である。さらに、ＥＳＤ保護デバイスは、ＥＳＤデバイスが垂直に積層または他の様態でカスコードされ、所望のトリガ電圧および／またはスナップバック電圧を達成することを可能にする垂直分離を提供するシリコン・オン・インシュレータ（ＳＯＩ）基板上に作製されてもよい。

ここで図１を参照すると、例示的な電子デバイスパッケージ１００は、１つ以上のパッケージインターフェース１０２、１０４と、パッケージインターフェース１０２、１０４に結合されている機能回路１０６と、インターフェース１０２、１０４に結合されている保護回路１０８とを含む。いくつかの実施形態において、機能回路１０６および保護回路１０８は、基板１１０上に形成、作製、取付、または他の様態で提供されて共通のデバイスパッケージ内に封入され、電子デバイス１００が得られる。これに関連して、他の実施形態では、基板１１０はその上に作製される機能回路１０６および保護回路１０８の両方を有する共通の半導体基板として実現されてもよく、一方で他の実施形態では、基板１１０は、機能回路１０６および保護回路１０８がはんだ付け、固定、または他の様態で取り付けられているパッケージ基板（たとえば、リードフレーム、回路基板など）として実現されてもよい。図１は、説明を目的とし記述を容易にするための、電子デバイス１００の簡略化された表現であり、図１は本主題の用途または範囲を限定するようには決して意図されていないことが理解されるべきである。したがって、図１は構成要素間の直接電気接続を図示しているが、代替的な実施形態は、実質的に同様に機能しながら、介在する回路素子および／または構成要素を採用してもよい。

パッケージインターフェース１０２、１０４は概して、電子デバイス１００内に封入されている機能回路１０６との間の物理入出力インターフェースを表す。実施形態に応じて、パッケージインターフェース１０２、１０４の各々は、個々のピン、パッド、リード、端子、はんだボール、または電子デバイス１００への別の適切な物理インターフェースとして実現されてもよい。１つ以上の実施形態に応じて、第１のパッケージインターフェース１０２の設計（または意図される）電圧は、第２のパッケージインターフェース１０４の設計電圧よりも大きい。たとえば、第１のパッケージインターフェース１０２は、電子デバイス１００に対する正基準（または供給）電圧入力として実現されてもよく、第２のパッケージインターフェース１０４は、電子デバイス１００に対する負基準（またはグランド）電圧入力として実現される。したがって、限定ではなく説明を目的として、第１のパッケージインターフェース１０２は、本明細書において代替的に高電圧端子という呼び方をする場合があり、第２のパッケージインターフェース１０４は本明細書において代替的に低電圧端子という呼び方をする場合がある。

機能回路１０６は概して、電子デバイス１００に対する所望の機能を提供するように構成される電子デバイス１００の構成要素を表す。これに関連して、実施形態に応じて、機能回路１０６は、処理回路（たとえば、１つ以上の処理コア、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサなど）、論理回路、個別部品、アナログおよび／もしくはデジタル構成要素、または、電子デバイス１００に対する所望の機能を提供するように構成される他のハードウェア構成要素および／もしくは回路の任意の適切な組み合わせとして実現されてもよい。例示的な実施形態において、機能回路１０６は、機能回路１０６の所望の動作を促進する供給電圧を受け取るためにパッケージインターフェース１０２、１０４に結合される。

なお図１を参照すると、保護回路１０８は、機能回路１０６の絶縁破壊電圧を超えるデバイス端子１０２、１０４間の電圧差から機能回路１０６を保護するために高電圧端子１０２と低電圧端子１０４との間に接続される。示されている実施形態において、保護回路１０８は、デバイス端子１０２、１０４間の電圧差が保護回路１０８のトリガ電圧を超えるときに電流の伝導を開始するＥＳＤ電圧クランプとして機能する。これに関連して、保護回路１０８のトリガ電圧は、機能回路１０６の供給電圧（または別の設計電圧）よりも大きいが、機能回路１０６の絶縁破壊電圧よりは小さいように選択される。このように、端子１０２、１０４間の電圧差がトリガ電圧を超えると、保護回路１０８は電流を伝導し、それによって機能回路１０６がさらされている電圧差をクランピングし、それによって、ＥＳＤ事象の間に機能回路１０６が機能回路１０６の絶縁破壊電圧を超える電圧差にさらされる可能性が低減する。

例示的な実施形態では、保護回路１０８は、一対のバイポーラ接合トランジスタ（ＢＪＴ）素子１２０、１２２と、一対のダイオード素子１２４、１２６とを含む。示されているように、第１のＮＰＮバイポーラトランジスタ素子１２０は、高電圧端子１０２に結合されているエミッタ電極と、高電圧端子１０２においてエミッタ電極に結合されているベース電極と、第２のＮＰＮバイポーラトランジスタ素子１２２のコレクタ電極に結合されているコレクタ電極とを有する。下記により詳細に説明するように、例示的な実施形態において、バイポーラトランジスタ素子１２０、１２２のコレクタ電極は共通のドープ領域を使用して実現される、すなわち、バイポーラトランジスタ素子１２０、１２２は半導体基板内に形成される共通のコレクタ電極領域を共有する。第２のバイポーラトランジスタ素子１２２のエミッタ電極は低電圧端子１０４に結合され、第２のバイポーラトランジスタ素子１２２のベース電極は低電圧端子１０４においてエミッタ電極に結合される。第２のダイオード素子１２４のアノードは第２のバイポーラトランジスタ素子１２２のベース電極に結合され、第２のダイオード素子１２４のカソードは第２のバイポーラトランジスタ素子１２２のコレクタ電極に結合される。このように、後により詳細に説明するように、コレクタ電極におけるどのような電圧が第２のバイポーラトランジスタ素子１２２をオンにするかを制御するために、第２のダイオード素子１２４は第２のバイポーラトランジスタ素子１２２のコレクタ電極とベース電極との間に接続される。同様に、第１のダイオード素子１２６のアノードは第１のバイポーラトランジスタ素子１２０のベース電極に結合され、第１のダイオード素子１２６のカソードは第１のバイポーラトランジスタ素子１２０のコレクタ電極に結合される。

例示的な実施形態において、ダイオード素子１２４、１２６は、保護回路１０８が双方向性になり、端子１０２、１０４との間でいずれの方向においても電流を伝導するようにツェナーダイオード素子として実現される。言い換えれば、保護回路１０８は、高電圧端子１０２における電圧が第１のトリガ電圧を上回る分だけ低電圧端子１０４における電圧を超えるときは高電圧端子１０２から低電圧端子１０４へ電流を伝導し、低電圧端子１０４における電圧が第２のトリガ電圧を上回る分だけ高電圧端子１０２における電圧を超えるときは低電圧端子１０４から高電圧端子１０２へ電流を伝導する。説明を目的として、高電圧端子１０２から低電圧端子１０４へと電流を伝導するためのトリガ電圧差は、本明細書においては代替的に順方向トリガ電圧と称される場合があり、低電圧端子１０４から高電圧端子１０２へと電流を伝導するためのトリガ電圧差は、本明細書においては代替的に逆方向トリガ電圧と称される場合がある。順方向トリガ電圧は第１のダイオード素子１２６の順方向バイアス電圧と第２のダイオード素子１２４の逆方向バイアス（またはアバランシェ降伏）電圧との和に対応し、一方で逆方向トリガ電圧は第２のダイオード素子１２４の順方向バイアス電圧と第１のダイオード素子１２６の逆方向バイアス（またはアバランシェ降伏）電圧との和に対応する。

図２〜図１１は、本発明の例示的な実施形態に応じた、図１の電子デバイス１００内の保護回路１０８として使用するのに適した保護デバイス構造２００を作製するための方法を断面図で示す。半導体デバイスの製造において様々な工程が既知であるため、簡潔にするために、多くの従来の工程は本明細書においては簡潔に記載するにとどめるか、または既知の工程の詳細を示さず全体を省略する。さらに、本主題は本明細書においてＮＰＮバイポーラ接合トランジスタ素子の文脈において説明され得るが、本主題はＮＰＮバイポーラ接合トランジスタ素子に限定されるようには意図されず、（たとえば、ドープ領域の導電性を交換することによって）ＰＮＰバイポーラ接合トランジスタ素子について等価な様式で実装されてもよいことは諒解されたい。

図２を参照すると、例示的な実施形態において、半導体材料の支持（またはハンドル）層２０２と、支持層２０２上にあるか、または他の様態でその上に重なっている絶縁体材料の絶縁層２０４と、絶縁層２０４上にあるか、または他の様態でその上に重なっている半導体材料の層２０６とを有する、ＳＯＩ基板２０１のような半導体基板上に保護デバイス構造体２００が作製される。下記により詳細に説明するように、例示的な実施形態において、半導体材料の層２０６は、その上にさらなる半導体材料をエピタキシャル成長させるために利用され、したがって、限定ではないが簡便にするために、半導体材料の層２０６は本明細書において代替的にシード層と称される場合がある。例示的な実施形態において、層２０２、２０６の各々の半導体材料はシリコン材料として実現され、「シリコン材料」という用語は、本明細書においては、半導体産業において一般的に使用される相対的に純粋なシリコン材料、および、ゲルマニウム、炭素などのような他の材料を混合されたシリコンを包含するために使用される。代替的に、層２０２、２０６の１つ以上は、ゲルマニウム、ガリウムヒ素などとして実現されてもよく、かつ／または、層２０２、２０６の１つ以上は異なる半導体材料の層を含んでもよい。一実施形態に応じて、絶縁層２０４は半導体基板２０１の表面下領域内に形成される酸化物層として実現され、これは埋め込み酸化物（ＢＯＸ）層としても既知である。たとえば、絶縁層２０４は半導体材料のウェハ（たとえば、層２０６）を酸化し、その後、支持層２０２に接合して、支持層２０２とシード層２０６との間に酸化物材料の埋め込み層を提供することによって形成されてもよい。例示的な実施形態において、支持層２０２およびシード層２０６は各々低濃度ドープされる。たとえば、シード層２０６は

の範囲内のＰ型ドーパント濃度を有するＰ型シリコン材料として実現されてもよい。同様に、支持層２０２も、シード層２０６と同じ（または異なる）導電性決定不純物型によってドープされてもよい。例示的な実施形態において、支持層２０２は、

の範囲内のＮ型ドーパント濃度を有するＮ型シリコン材料として実現される。本明細書に記載の作製プロセスは、利用される半導体材料の基板によって制約されず、本明細書に記載の作製プロセスはまた、バルク半導体基板からデバイスを作成するのに使用されてもよいことは理解されたい。

図３を参照すると、例示的な実施形態において、保護デバイス構造体２００の作製は、保護デバイス構造体２００の周縁部分をマスクして、シード層２０６の導電性の反対である導電型を有する、シード層２０６内の半導体材料のドープ領域２０８を形成することによって継続する。ドープ領域２０８は、フォトレジスト材料のようなマスキング材料２１０を用いて保護デバイス構造体２００をマスクすることによって形成され、マスキング材料は、ドープ領域２０８に使用されることになるシード層２０６の内側部分を露出させる注入マスクを提供するようにパターニングされる。その後、約５０キロ電子ボルト（ｋｅＶ）〜約２０００ｋｅＶの範囲内のエネルギーレベルにおいて

の範囲内のドーパント濃度でシード層２０６内に、矢印２１２によって示されている、アンチモンイオンまたはリンイオンのようなＮ型イオンを注入することによってドープ領域２０８が形成される。示されている実施形態において、ドープ領域２０８の（後続の熱アニーリングまたは任意の他の拡散の後の）深さはシード層２０６の厚さに対応し、それによって、ドープ領域２０８は絶縁層２０４まで延在し、当該絶縁層に当接または他の様態で接する。たとえば、１つ以上の実施形態に応じて、シード層２０６の厚さは（特定の用途の必要に応じて）約１マイクロメートル（またはミクロン）〜約４ミクロンの範囲内にあり、ドープ領域２０８は、シード層２０６の厚さに対応する１ミクロン〜約４ミクロンの範囲内の厚さを有する。

ドープ領域２０８が形成された後、保護デバイス構造体２００の作製は、マスキング材料２１０を除去し、ドープ領域２０８の上に重なる、所望の厚さおよびドープ領域２０８と反対の導電型を有する半導体材料のドープ領域を形成または他の様態で提供することによって継続し、結果として図４に示されている保護デバイス構造体２００がもたらされる。たとえば、シード層２０６上にシリコン材料をエピタキシャル成長させ、層２１４をエピタキシャル成長させるのに使用される反応物質にホウ素イオン（または他のＰ型イオン）を添加することによってシリコン材料をｉｎ−ｓｉｔｕドーピングすることによって、Ｐ型エピタキシャル層２１４が形成されてもよい。１つ以上の実施形態において、エピタキシャル層２１４は、

の範囲内のＰ型ドーパント濃度を有する。例示的な実施形態において、エピタキシャル層２１４は、約３ミクロン〜約９ミクロンの範囲内の厚さまで成長され、この厚さは特定の用途の必要に応じて変化してもよい。

ここで図５を参照すると、エピタキシャル層２１４が形成された後、作製プロセスは、エピタキシャル層２１４の部分をマスクし、エピタキシャル層２１４内に反対の導電型を有する半導体材料のドープシンカ領域２１６、２１８、２２０を形成することによって継続する。ドープシンカ領域２１６、２１８、２２０は、内側ドープシンカ領域２１８に使用されることになるエピタキシャル層２１４の内側（または中央）部分、および、続いて形成されるディープ・トレンチ・アイソレーション領域に当接する周縁ドープシンカ領域２１６、２２０に使用されることになるエピタキシャル層２１４の周縁部分を露出させる注入マスクを提供するようにパターニングされているマスキング材料２２２を用いて保護デバイス構造体２００をマスクすることによって形成される。たとえば、Ｎ型シンカ領域２１６、２１８、２２０がＮ型埋め込み領域２０８まで延在して当接し、それによってＮ型シンカ領域２１６、２１８、２２０をＮ型埋め込み領域２０８に電気的に接続するように、エピタキシャル層２１４の厚さに対応する（後続の熱アニーリングまたは任意の他の拡散の後の）深さを有するＮ型シンカ領域２１６、２１８、２２０を提供するために、約２０００ｋｅＶ〜約３０００ｋｅＶの範囲内のエネルギーレベルにおいて

の範囲内、より好ましくは

の範囲内のドーパント濃度でエピタキシャル層２１４内に、矢印２２４によって示されている、リンイオンまたはヒ素イオンのようなＮ型イオンを注入することによって、Ｎ型シンカ領域２１６、２１８、２２０が形成される。示されているように、Ｎ型シンカ領域２１６、２１８、２２０は、Ｐ型エピタキシャル層２１４を、それぞれのバイポーラ接合トランジスタ素子（たとえば、バイポーラ接合トランジスタ素子１２０、１２２）を内部に形成される別個のＰ型領域２１３、２１５に区分化する。たとえば、下記により詳細に説明するように、バイポーラトランジスタ素子１２０は第１のＰ型領域２１５内に作製されてもよく、バイポーラトランジスタ素子１２２は第２のＰ型領域２１３内に作製されてもよい。

Ｎ型シンカ領域２１６、２１８、２２０が形成された後、作製プロセスは分離領域を形成することによって継続し、結果として図６に示されている保護デバイス構造体２００がもたらされる。例示的な実施形態において、作製プロセスは、絶縁体材料のディープ分離領域２２６、２２８を提供するためにディープ・トレンチ・アイソレーション（ＤＴＩ）を実行することによって、保護回路を隣接する半導体デバイスから分離する。たとえば、ディープ分離領域２２６、２２８を形成するために、エピタキシャル層２１４の周縁部分およびシード層２０６を露出させるために続いてパターニングされるマスキング材料を用いて保護デバイス構造体２００の内側部分がマスクされ、これはその後、埋め込み層２０４が露出するまでエッチングされ、その後、トレンチを充填するために酸化物材料のような絶縁体材料がトレンチ内に堆積されるか、またはトレンチの露出面上に成長されてもよく、結果としてディープ分離領域２２６、２２８がもたらされる。ディープ分離領域２２６、２２８が形成された後、作製プロセスは、シャロー・トレンチ・アイソレーション（ＳＴＩ）を実行することによって、Ｎ型シンカ領域２１６、２１８、２２０の上側部分およびＰ型エピタキシャル領域２１３、２１５の隣接する部分内に絶縁体材料のシャロー分離領域２３０、２３２、２３４、２３６を形成することによって継続する。シャロー分離領域２３０、２３２、２３４、２３６を形成するために、シャロー分離領域２３０、２３２、２３４、２３６が、エピタキシャル層２１４の、Ｎ型シンカ領域２１６、２１８、２２０に隣接する部分の上に重なって形成されるように、周縁Ｎ型シンカ領域２１６、２２０と、内側シンカ領域２１８の、エピタキシャル層２１４に隣接する部分（内側シンカ領域２１８の中央部分はマスクされたままにしながら）と、Ｐ型エピタキシャル領域２１３、２１５の、Ｎ型シンカ領域２１６、２１８、２２０に隣接する部分とを露出させるようにパターニングされているマスキング材料を用いてエピタキシャル層２１４の部分がマスクされる。Ｎ型シンカ領域２１６、２１８、２２０の露出した部分およびＰ型エピタキシャル層２１４の隣接する部分が、その後、所望の深さ（エピタキシャル層２１４の厚さよりも浅い）までエッチングされ、トレンチを充填するために酸化物材料のような絶縁体材料が堆積されてもよく、結果としてシャロー分離領域２３０、２３２、２３４、２３６がもたらされる。１つ以上の例示的な実施形態に応じて、シャロー分離領域２３０、２３２、２３４、２３６の深さは約０．０５ミクロン〜約１ミクロンの範囲内、より好ましくは、０．２ミクロン〜０．５ミクロンの範囲内である。示されている実施形態において、シャロー分離領域２３０、２３２、２３４、２３６は、下記により詳細に説明するように、Ｎ型シンカ領域２１６、２１８、２２０が保護デバイス構造体２００のトリガ電圧に影響を及ぼすのを防止するためにＮ型シンカ領域２１６、２１８、２２０の垂直境界を越えて側方に延在する。

ここで図７を参照すると、ディープおよびシャロー分離領域が形成された後、保護デバイス構造体２００の作製は、Ｐ型エピタキシャル領域２１３、２１５の内側部分をマスクして、Ｎ型シンカ領域２１６、２１８、２２０内にＮ型ウェル領域２３８、２４０、２４２を形成することによって継続する。Ｎウェル領域２３８、２４０、２４２は、シンカ領域２１６、２１８、２２０を露出させる注入マスクを提供するようにパターニングされているマスキング材料２４４を用いて保護デバイス構造体２００をマスクすることによって形成される。示されているように、残りのマスキング材料２４４がディープトレンチ分離領域２２６、２２８およびＰ型エピタキシャル領域２１３、２１５の内側部分をマスクし、一方で注入マスクの側方端部はそれぞれのシンカ領域２１６、２１８、２２０によってＰ型エピタキシャル領域２１３、２１５の境界からずれており、それによって、続いて形成されるＮウェル領域２３８、２４０、２４２がそれぞれのシンカ領域２１６、２１８、２２０から側方に伸張する。言い換えれば、Ｎウェル領域２３８、２４０、２４２の横幅はＮ型シンカ領域２１６、２１８、２２０の横幅よりも広い。その後、シャロー分離領域２３０、２３２、２３４、２３６の深さよりも深いがＮ型シンカ領域２１６、２１８、２２０の深さよりも浅い（後続の熱アニーリングまたは任意の他の拡散の後の）深さを有するＮウェル領域２３８、２４０、２４２を提供するために、Ｎ型シンカ領域２１６、２１８、２２０のドーパント濃度以下、好ましくは

の範囲内であるドーパント濃度で約１０００ｋｅＶ〜約２０００ｋｅＶの範囲内のエネルギーレベルにおいてエピタキシャル層２１４内に、矢印２４６によって示されている、リンイオンまたはヒ素イオンのようなＮ型イオンを注入することによって、Ｎウェル領域２３８、２４０、２４２が形成される。１つ以上の例示的な実施形態に応じて、Ｎウェル領域２３８、２４０、２４２の深さは０．３ミクロンよりも深い。

ここで図８を参照すると、Ｎウェル領域２３８、２４０、２４２が形成された後、保護デバイス構造体２００の作製は、Ｎウェル領域２３８、２４０、２４２をマスクして、Ｎ型シンカ領域２１６、２１８、２２０の間のＰ型エピタキシャル領域２１３、２１５の内側部分内にＰ型ウェル領域２４８、２５０を形成することによって継続する。Ｐウェル領域２４８、２５０を作製するために、Ｎウェル領域２３８、２４０、２４２およびディープトレンチ分離領域２２６、２２８をマスクしながらＰ型エピタキシャル領域２１３、２１５の内側部分を露出させる注入マスクを提供するようにパターニングされているマスキング材料２５２を用いて保護デバイス構造体２００がマスクされる。図８の示されている実施形態において、周縁シャロー分離領域２３０、２３２の内側部分を露出させるために、注入マスク２５２の側方端部は周縁シャロー分離領域２３０、２３２の側方境界からずれており、それによって、続いて形成されるＰウェル領域２４８、２５０は、Ｎウェル領域２３８、２４２との間で電流が流れるのを阻害するためにシャロー分離領域２３０、２３２の下で側方に伸張する。その後、シャロー分離領域２３０、２３２の深さよりも深いがエピタキシャル層２１４の厚さよりも浅い（後続の熱アニーリングまたは任意の他の拡散の後の）深さを有するＰウェル領域２４８、２５０を提供するために、Ｐ型エピタキシャル領域２１３、２１５のドーパント濃度よりも大きい、好ましくは

の範囲内であるドーパント濃度で約１００ｋｅＶ〜約５００ｋｅＶの範囲内のエネルギーレベルにおいてエピタキシャル層２１４の露出した内側部分内に、矢印２５４によって示されている、ホウ素イオンのようなＰ型イオンを注入することによって、Ｐウェル領域２４８、２５０が形成され、それによって、より低濃度にドープされたＰ型エピタキシャル層２１４の少なくとも一部分が、Ｐウェル領域２４８、２５０とＮ型埋め込み領域２０８との間に垂直に残る。１つ以上の例示的な実施形態に応じて、Ｐウェル領域２４８、２５０の深さは０．３ミクロンよりも深い。Ｐウェル領域２４８、２５０は、下記により詳細に説明するように、保護デバイス構造体２００のそれぞれのバイポーラ接合トランジスタ素子（たとえば、バイポーラ接合トランジスタ素子１２０、１２２）のベース電極として機能する。

ここで図９〜図１０を参照すると、Ｐウェル領域２４８、２５０が形成された後、作製プロセスは、保護デバイス構造体２００を適切にマスクし、Ｐウェル領域２４８、２５０および内側Ｎウェル領域２４０内にシャローＮ型領域２５６、２５８、２６０を形成し、Ｐウェル領域２４８、２５０内にシャローＰ型領域２７０、２７２、２７４、２７６を形成することによって継続する。Ｎ型領域２５６、２６０はそれぞれのバイポーラ接合トランジスタ素子（たとえば、バイポーラ接合トランジスタ素子１２０、１２２）のエミッタ電極として機能し、Ｎ型領域２５８はバイポーラ接合トランジスタ素子のコレクタ電極コンタクト領域として機能し、Ｐ型領域２７０、２７６はそれぞれのバイポーラ接合トランジスタ素子のベース電極コンタクト領域として機能し、Ｐ型領域２７２、２７４はそれぞれのツェナーダイオード素子（たとえば、ツェナーダイオード素子１２４、１２６）のアノードとして機能する。これに関連して、Ｎ型エミッタ領域２６０、Ｐ型ベース領域２５０、２７６およびＮ型埋め込みコレクタ領域２０８は保護デバイス構造体２００の第１のバイポーラ接合トランジスタ素子（たとえば、バイポーラトランジスタ素子１２０）として機能し、一方で第２のＮ型エミッタ領域２５６、第２のＰ型ベース領域２４８、２７０およびＮ型埋め込みコレクタ領域２０８は保護デバイス構造体２００の第２のバイポーラ接合トランジスタ素子（たとえば、バイポーラトランジスタ素子１２２）として機能する。内側Ｎウェル領域２４０は第１のバイポーラ接合トランジスタ素子のベース電極とコレクタ電極との間でツェナーダイオード素子（たとえば、ツェナーダイオード素子１２６）を提供するためにＰ型アノード領域２７４と組み合わさってカソードとして機能し、一方で、Ｎウェル領域２４０はまた、第２のバイポーラ接合トランジスタ素子のベース電極とコレクタ電極との間でツェナーダイオード素子（たとえば、ツェナーダイオード素子１２４）を提供するためにＰ型アノード領域２７２と組み合わさってカソードとして機能する。これに関連して、ツェナーダイオード素子のカソードは共通のドープ領域を使用して実現されてもよい。しかしながら、本明細書に記載の主題は共通のまたは共有されたカソード領域を有するツェナーダイオードには限定されないことに留意されたい。たとえば、代替的な実施形態において、周縁Ｎウェル領域２３８、２４２のいずれかおよび／または両方が、（たとえば、それぞれのＰウェル領域２４８、２５０の、それぞれの周縁Ｎウェル領域２３８、２４２に近接した周縁部分内にそれぞれのＰ型アノード領域を形成することによって）それぞれのツェナーダイオード素子のカソードとして利用されてもよい。

例示的な実施形態において、シャローＮ型およびＰ型領域を形成する前に、離間されたケイ化物遮断領域２６４が、Ｐウェル領域２４８、２５０の上に重なって形成される。これに関連して、シリサイド遮断領域２６４は、Ｐウェル領域２４８、２５０の、隣接するシャローＮ型およびＰ型領域の間の部分上にシリサイド材料が続いて形成されることを防止する。シリサイド遮断領域２６４は、１つ以上の酸化物材料および／または１つ以上の窒化物材料のような、１つ以上のシリサイド遮断材料を含む。たとえば、一実施形態において、シリサイド遮断領域２６４は、酸化物材料の層（ウェハ上の他のデバイスのゲート絶縁体として機能してもよい）を形成し、酸化物材料の上に重なる窒化物材料の層を形成し、Ｐウェル領域２４８、２５０の上に重なっている残りのシリサイド遮断材料を無傷のままにしながらＰウェル領域２４８、２５０の、シャローＮ型およびＰ型領域に使用されることになる部分を露出させるために酸化物および窒化物材料をエッチングすることによって形成される。シリサイド遮断領域２６４が形成された後、シャローＮ型領域２５６、２５８、２６０が、図９に示されているようにＰウェル領域２４８、２５０の中央部分、および内側Ｎウェル領域２４０のシャロー分離領域２３４、２３６の間の中央部分を露出させるようにパターニングされているマスキング材料２６６を用いて保護デバイス構造体２００をマスキングすることによって形成される。その後、シャロー分離領域２３０、２３２、２３４、２３６の深さよりも浅い（拡散の後の）深さを有するＮ型領域２５６、２５８、２６０を提供するために、

の範囲内であるドーパント濃度で約２０ｋｅＶ〜約１００ｋｅＶの範囲内のエネルギーレベルにおいて領域２４０、２４８、２５０の露出した内側部分内に、矢印２６８によって示されている、リンイオンまたはヒ素イオンのようなＮ型イオンを注入することによって、Ｎ型領域２５６、２５８、２６０が形成される。たとえば、１つ以上の実施形態に応じて、シャローＮ型領域２５６、２５８、２６０の深さは約０．０５ミクロン〜約０．３ミクロンの範囲内である。

図１０を参照すると、同様に、シャローＰ型領域２７０、２７２、２７４、２７６が、Ｐウェル領域２４８、２５０の、内側Ｎウェル領域２４０に近接した部分、および、Ｐウェル領域２４８、２５０の、シャローＮ型領域２５６、２６０およびシャロー分離領域２３４、２３６の間の部分を露出させるようにパターニングされているマスキング材料２７８を用いて保護デバイス構造体２００をマスキングすることによって形成される。マスキング材料２７８がパターニングされた後、シャロー分離領域２３０、２３２、２３４、２３６の深さよりも浅い（拡散の後の）深さ（たとえば、約０．０５ミクロン〜約０．３ミクロンの範囲内）を有するＰ型領域２７０、２７２、２７４、２７６を提供するために、

の範囲内のドーパント濃度で約２ｋｅＶ〜約５０ｋｅＶの範囲内のエネルギーレベルにおいてＰウェル領域２４８、２５０およびＰ型エピタキシャル領域２１３、２１５の露出した部分内に、矢印２８０によって示されている、ホウ素イオンのようなＰ型イオンを注入することによって、シャローＰ型領域２７０、２７２、２７４、２７６が形成される。

図１０に示されているように、注入マスクの側方端部はＰウェル領域２４８、２５０の側方境界から内側Ｎウェル領域２４０に近接してずれており、それによって、Ｎウェル領域２４０に近接してＰウェル領域２４８、２５０内に形成されるＰ型アノード領域２７２、２７４は、Ｐウェル領域２４８、２５０を越えて、Ｐ型エピタキシャル領域２１３、２１５の、それぞれのＰウェル領域２４８、２５０とそれぞれのＮウェル領域２４０との間で側方に配置されている部分へと側方に伸張する。言い換えれば、Ｐ型アノード領域２７２、２７４の少なくとも一部分はそれぞれのＰ型ベース電極ウェル領域２４８、２５０内に形成されて、当該ウェル領域に電気的に接続され、それぞれのＰ型アノード領域２７２、２７４の少なくとも一部分は、Ｐ型エピタキシャル領域２１３、２１５の、それぞれのＰウェル領域２４８、２５０と内側Ｎウェル領域２４０との間の部分内に形成される。結果として、それぞれのＰ型アノード領域２７２、２７４と内側Ｎウェル領域２４０との間の分離距離２８２、２８４は、それぞれのＰウェル領域２４８、２５０と内側Ｎウェル領域２４０との間の分離距離よりも小さい。Ｐ型アノード領域２７２の、Ｐウェル領域２４８を越える側方の伸張と、Ｎウェル領域２４０の、シャロー分離領域２３４を越える側方の伸張との間の側方間隔２８２が、第２のツェナーダイオード素子（たとえば、第２のツェナーダイオード素子１２４）のアバランシェ降伏（または逆方向バイアス）電圧を制御し、一方で、Ｐ型アノード領域２７４とＮウェル領域２４０との間の側方間隔２８４が、第１のツェナーダイオード素子（たとえば、第１のツェナーダイオード素子１２６）のアバランシェ降伏（または逆方向バイアス）電圧を制御する。これに関連して、側方間隔２８２、２８４は、印加された電圧が保護デバイス構造体２００のトリガ電圧を超えた後の、それぞれのバイポーラ接合トランジスタ素子を通じて流れる電流の比を制御する。たとえば、Ｐ型アノード領域２７２とＮウェル領域２４０との間の分離距離２８２が増大すると、Ｐ型エピタキシャル領域２１３の、領域２４０、２７２の間の部分を通じて流れる電流の量が減少する。それぞれのＰ型アノード領域２７２、２７４とＮウェル領域２４０との間の分離距離２８２、２８４が減少すると、それぞれのツェナーダイオード素子の逆方向バイアス電圧が減少する（それによって、その極性方向における保護デバイス構造体２００のトリガ電圧が減少する）が、トリガ電圧に対するスナップバック電圧が増大する（または代替的には、スナップバック電圧におけるトリガ電圧間の電圧差が減少する）。逆に、それぞれのＰ型アノード領域２７２、２７４とＮウェル領域２４０との間の分離距離２８２、２８４が増大すると、それぞれのツェナーダイオード素子の逆方向バイアス電圧が増大する（それによって、その極性方向における保護デバイス構造体２００のトリガ電圧が増大する）が、トリガ電圧とスナップバック電圧との間の電圧差も増大する。１つ以上の実施形態に応じて、順方向において非スナップバック挙動を呈する保護デバイス構造体２００を提供するために、Ｐ型アノード領域２７２とＮウェル領域２４０との間の分離距離２８２は実質的に０に等しく、Ｐ型アノード領域２７４とＮウェル領域２４０との間の分離距離２８４は約１ミクロン以下であり、結果として、順方向スナップバック電圧が保護デバイス構造体２００の順方向トリガ電圧に実質的に等しくなる。これに関連して、図１０に示されているように、Ｐ型アノード領域２７２はＮウェル領域２４０に当接または他の様態で接していてもよい。

ここで図１１を参照すると、シャローＮ型およびＰ型領域が形成された後、保護デバイス構造体２００の作製は、ベースおよびエミッタ電極領域２５６、２６０、２７０、２７６上にコンタクト２９０を形成し、それぞれのバイポーラ接合トランジスタ素子のそれぞれのベースおよびエミッタ電極領域２５６、２６０、２７０、２７６間に電気的接続を提供し、それぞれのバイポーラ接合トランジスタ素子のベースおよびエミッタ電極と、保護デバイス構造体２００を含む電子デバイスのそれぞれの物理インターフェース２８６、２８８との間に電気的接続を提供することによって完了してもよい。コンタクト２９０は、シリサイド形成金属の層をベースおよびエミッタ電極領域２５６、２６０、２７０、２７６の露出面に適応的に堆積し、たとえば、高速熱アニーリング（ＲＴＡ）によって保護デバイス構造体２００を加熱して、シリサイド形成金属を露出したシリコンと反応させて、シリサイド遮断領域２６４によってマスクされていない電極領域２５６、２６０、２７０、２７６の上部に金属シリサイド層２９０を形成することによって、形成される金属シリサイド層として実現されてもよい。コンタクト２９０が形成された後、作製プロセスは、保護デバイス構造体２００の上に重なる絶縁体材料２９２の層を形成し、コンタクト２９０を露出させるために絶縁体材料２９２の、ベースおよびエミッタ電極領域２５６、２６０、２７０、２７６の上に重なっている部分を除去し、露出したベースおよびエミッタコンタクト２９０の上に重なる導電性材料２９４を形成することによって継続する。絶縁体材料２９２は、従来の様式で保護デバイス構造体２００の上に重ねて適応的に堆積される、酸化物材料のような層間絶縁体材料として実現されてもよい。絶縁体材料２９２の、ベースおよびエミッタ電極領域２５６、２６０、２７０、２７６の上に重なっている部分は、ベースおよびエミッタコンタクト２９０の上に重なる空洞領域を提供するために異方性エッチャントを使用して絶縁体材料２９２をエッチングすることによって除去され、導電性材料２９４は、保護デバイス構造体２００の上に重なっている金属材料を、絶縁体材料２９２の厚さ以上の厚さまで適応的に堆積することによって空洞領域内に形成されてもよい。導電性材料２９４は、それぞれのバイポーラ接合トランジスタ素子の電極領域２５６、２６０、２７０、２７６と電子デバイスのそれぞれの物理インターフェース２８６、２８８との間に電気的接続を提供するためにパターニング、ラウティング、または他の様態で形成されてもよい。

ここで図１および図１１を参照すると、例示的な実施形態において、保護回路１０８は保護デバイス構造体２００として実現され、第１の物理インターフェース２８８は高電圧端子１０２（たとえば、正基準電圧端子、供給電圧端子など）として実現され、第２の物理インターフェース２８６は低電圧端子１０４（たとえば、負基準電圧端子、グランド電圧端子など）として実現される。これに関連して、Ｎ型領域２６０は第１のバイポーラトランジスタ素子１２０のエミッタとして機能し、Ｐ型領域２７６（およびＰウェル領域２５０）は第１のバイポーラトランジスタ素子１２０のベースとして機能し、埋め込みＮ型領域２０８は第１のバイポーラトランジスタ素子１２０のコレクタとして機能し、一方でＰ型領域２７４は第１のツェナーダイオード素子１２６のアノードとして機能し、Ｎ型ウェル領域２４０は第１のツェナーダイオード素子１２６のカソードとして機能する。Ｎ型領域２５６は第２のバイポーラトランジスタ素子１２２のエミッタとして機能し、Ｐ型領域２７０（およびＰウェル領域２４８）は第２のバイポーラトランジスタ素子１２２のベースとして機能し、埋め込みＮ型領域２０８は第２のバイポーラトランジスタ素子１２２のコレクタとして機能し、一方でＰ型領域２７２は第２のツェナーダイオード素子１２４のアノードとして機能し、Ｎ型ウェル領域２４０は第２のツェナーダイオード素子１２４のカソードとして機能する。

上述のように、端子１０４、２８６における電圧に対する端子１０２、２８８における電圧が保護回路１０８の順方向トリガ電圧（領域２４０、２７４によって提供されるツェナーダイオード素子１２６の順方向バイアス電圧と領域２４０、２７２によって提供されるツェナーダイオード１２４の逆方向バイアス電圧との和）を超えると、ベース電極２７０の電圧が第２のバイポーラトランジスタ素子１２２のエミッタ電極２５６に対して上昇してＥＳＤクランプをオンにするか、または他の様態で起動し、第２のバイポーラトランジスタ素子１２２を通じて流れる電流を散逸させ、これによって、ＥＳＤ事象から生じる電流が機能回路１０６を通じて流れることを防止する。逆に、端子１０４、２８６における電圧が保護回路１０８の逆方向トリガ電圧（領域２４０、２７２によって提供されるツェナーダイオード素子１２４の順方向バイアス電圧と領域２４０、２７４によって提供されるツェナーダイオード１２６の逆方向バイアス電圧との和）の分だけ端子１０２、２８８における電圧を超えると、ベース電極２７６の電圧が第１のバイポーラトランジスタ素子１２０のエミッタ電極２６０に対して低下してＥＳＤクランプをオンにするか、または他の様態で起動し、第１のバイポーラトランジスタ素子１２０を通じて流れる電流を散逸させ、これによって、ＥＳＤ事象から生じる電流が機能回路１０６を通じて流れることを防止する。上述のように、第２のダイオード素子１２４のアノード領域２７２とカソード領域２４０との間の分離距離２８２が増大すると第２のダイオード素子１２４の逆方向バイアス電圧が増大する（それによってトリガ電圧が増大する）が、保護回路１０８のトリガ電圧とスナップバック電圧との間の電圧差も増大し得る。これに関連して、分離距離２８２が相対的に小さい（たとえば、約１ミクロン未満）とき、保護回路１０８の順方向トリガ電圧と順方向スナップバック電圧との間の電圧差は実質的に０に等しく、保護回路１０８は順方向（たとえば、端子１０４、２８６に対する端子１０２、２８８における正電圧）において非スナップバック挙動を呈する。分離距離２８２が増大されると、順方向トリガ電圧はスナップバック電圧よりも大きい割合で増大し、それによって、保護回路１０８がスナップバック挙動を呈し始めるようになる。これに関連して、非スナップバック挙動を維持しながら順方向トリガ電圧を増大させるために、複数個の保護デバイス構造体２００が、（たとえば、一個の保護回路１０８のバイポーラトランジスタ素子１２０のエミッタを別個の保護回路１０８のバイポーラトランジスタ素子１２２のエミッタに結合することによって）垂直に積層され、端子１０２、１０４の間でカスコードまたは他の様態で電気的に直列にされてもよい。分離距離２８４はまた、所望の逆方向トリガ電圧および／または逆方向（たとえば、端子１０２、２８８に対する端子１０４、２８６における正電圧）における非スナップバック挙動を提供するように調整されてもよい。これに関連して、分離距離２８４は、特定の用途の必要に適合するように、分離距離２８２よりも大きいか、または他の様態で異なってもよい。

簡潔にするために、半導体および／または集積回路作製に関連する従来の技法、ＥＳＤ保護方式、および本主題の他の機能的態様は本明細書においては詳細に説明されていない場合がある。加えて、特定の専門用語は本明細書においては参照のみを目的として使用されている場合もあり、したがって、限定であるようには意図されていない。たとえば、「第１の」、「第２の」という用語、および、構造を指す他のこのような数に関する用語は文脈において明確に指示されていない限り、並びまたは順序を暗示してはいない。上記の記載はまた、ともに「接続」または「結合」されている要素もしくはノードまたは特徴に言及している。本明細書において使用される場合、別途明確に述べられていない限り、「接続される」とは、１つの要素が別の要素に直接的に結び付けられている（または直接的にそれと通信する）ことを意味し、必ずしも機械的にではない。同様に、別途明確に述べられていない限り、「結合される」とは、１つの要素が別の要素に直接的にまたは間接的に結び付けられている（または直接的にもしくは間接的にそれと通信する）ことを意味し、必ずしも機械的にではない。したがって、図面内に示されている概略図は回路素子および／または端子間の直接電気接続を図示している場合があるが、代替的な実施形態は、実質的に同様に機能しながら、介在する回路素子および／または構成要素を採用してもよい。

結論として、例示的な本発明の実施形態に応じて構成されるシステム、デバイス、および方法は以下のようになる。

保護回路のための装置が提供される。保護回路は、第１のコレクタ、第１のエミッタ、および第１のベースを有する第１のバイポーラ接合トランジスタと、第２のコレクタ、第２のエミッタ、および第２のベースを有する第２のバイポーラ接合トランジスタであって、第２のコレクタは第１のコレクタに結合されている、第２のバイポーラ接合トランジスタと、第１のカソードおよび第１のアノードを有する第１のダイオードであって、第１のカソードは第１のコレクタに結合されており、第１のアノードは第１のベースに結合されている、第１のダイオードと、第２のカソードおよび第２のアノードを有する第２のダイオードであって、第２のカソードは第２のコレクタに結合されており、第２のアノードは第２のベースに結合されている、第２のダイオードとを備える。一実施形態において、第１のエミッタは第１のベースに結合され、第２のエミッタは第２のベースに結合される。別の実施形態において、保護回路は、第１のエミッタおよび第１のベースに結合されている第１の物理インターフェースと、第２のエミッタおよび第２のベースに結合されている第２の物理インターフェースとをさらに備える。さらなる実施形態において、第１のバイポーラ接合トランジスタ、第１のダイオード、第２のバイポーラ接合トランジスタおよび第２のダイオードはデバイスパッケージ内に封入されており、第１の物理インターフェースはデバイスパッケージの高電圧端子を備え、第２の物理インターフェースはデバイスパッケージの低電圧端子を備える。例示的な実施形態において、第２のアノードと第２のカソードとの間の分離距離は１ミクロン以下である。一実施形態において、第２のアノードは第２のカソードに当接する。一実施形態において、第２のアノードと第２のカソードとの間の分離距離は、第１のアノードと第１のカソードとの間の分離距離よりも小さい。また別の実施形態において、第１のコレクタおよび第２のコレクタは共通のドープ領域を備える。一実施形態において、保護回路は、第１のカソードの下方にあって第１のカソードに当接するシンカ領域をさらに備え、シンカ領域は第１のカソードと同じ導電型を有し、第１のコレクタおよび第２のコレクタはシンカ領域の下方にあって同じ導電型を有する埋め込み領域を備え、シンカ領域は埋め込み領域に当接する。また別の実施形態において、第１のカソードおよび第２のカソードは共通のドープ領域を備える。別の実施形態において、第２のアノードと第２のカソードとの間の分離距離は、第１のアノードと第１のカソードとの間の分離距離に等しくない。

別の実施形態において、半導体基板上に保護デバイス構造体を作製する方法が提供される。方法は、半導体基板上に第１のバイポーラ接合トランジスタを形成するステップと、半導体基板上に第２のバイポーラ接合トランジスタを形成するステップであって、第２のバイポーラ接合トランジスタは第１のバイポーラ接合トランジスタの第１のコレクタに結合されている第２のコレクタを有する、形成するステップと、半導体基板上に第１のダイオードを形成するステップであって、第１のダイオードは第１のコレクタに結合されている第１のカソード、および、第１のバイポーラ接合トランジスタの第１のベースに結合されている第１のアノードを有する、形成するステップと、半導体基板上に第２のダイオードを形成するステップであって、第２のダイオードは第２のコレクタに結合されている第２のカソード、および、第２のバイポーラ接合トランジスタの第２のベースに結合されている第２のアノードを有する、形成するステップとを含む。一実施形態において、第１のダイオードを形成するステップは、第１のベース内に第１のアノードの少なくとも一部分を形成するステップを含み、第２のダイオードを形成するステップは、第２のベース内に第２のアノードの少なくとも一部分を形成するステップを含む。さらなる実施形態において、第２のダイオードを形成するステップは、第２のアノードと第２のカソードとの間の分離距離が１ミクロン以下になるように第２のベースから伸張する第２のアノードを形成するステップを含む。一実施形態において、方法は、第１のバイポーラ接合トランジスタの第１のエミッタと第１のパッケージインターフェースとの間に第１の電気的接続を提供するステップと、第２のバイポーラ接合トランジスタの第２のエミッタと第２のパッケージインターフェースとの間に第２の電気的接続を提供するステップとをさらに含む。また別の実施形態において、第１のバイポーラ接合トランジスタを形成するステップは、第２の導電型を有する埋め込み層の上に重なる、第１の導電型を有する第１の領域内に第１の導電型を有する第１のウェル領域を形成するステップと、第１のウェル領域内に第２の導電型を有する第１のエミッタ領域を形成するステップとを含み、第２のバイポーラ接合トランジスタを形成するステップは、埋め込み層の上に重なる、第１の導電型を有する第２の領域内に第１の導電型を有する第２のウェル領域を形成するステップと、第２のウェル領域内に第２の導電型を有する第２のエミッタ領域を形成するステップとを含み、第１のダイオードを形成するステップは、側方で第１の領域と第２の領域との間に第２の導電型を有する第３のウェル領域を形成するステップと、第３のウェル領域に近接して第１のウェル領域内に第１の導電型を有する第１のアノード領域を形成するステップであって、第１のアノード領域は第１のウェル領域と第３のウェル領域との間で第１の領域まで側方に伸張する、形成するステップとを含む。さらなる実施形態において、第２のダイオードを形成するステップは、第３のウェル領域に近接して第２のウェル領域内に第１の導電型を有する第２のアノード領域を形成するステップであって、第２のアノード領域は第２のウェル領域と第３のウェル領域との間で第２の領域まで側方に伸張する、形成するステップを含む。

また別の実施形態において、保護デバイス構造体のための装置が提供される。保護デバイス構造体は、第１の導電型を有する半導体材料の埋め込み領域と、埋め込み領域の上に重なる、第２の導電型を有する半導体材料のエピタキシャル層と、エピタキシャル層内の第２の導電型を有する第１のウェル領域と、第１のウェル領域内の第１の導電型を有する第１のエミッタ領域と、エピタキシャル層内の第２のウェル領域と、第２のウェル領域内の第１の導電型を有する第２のエミッタ領域と、埋め込み領域に結合される、第１の導電型を有する第３のウェル領域と、第３のウェル領域と第１のウェル領域との間のエピタキシャル層の第１の部分内の、第２の導電型を有する第１のアノード領域であって、当該第１のアノード領域は第１のウェル領域に当接する、第１のアノード領域と、エピタキシャル層の第２の部分内の、第２の導電型を有する第２のアノード領域であって、当該第２のアノード領域は第２のウェル領域に当接する、第２のアノード領域とを備える。一実施形態において、エピタキシャル層の第２の部分は第３のウェル領域と第２のウェル領域との間にある。別の実施形態において、第２のアノード領域は第３のウェル領域に当接する。

前述の詳細な説明の中で少なくとも１つの例示的な実施形態を提示してきたが、膨大な数の変形形態が存在することが理解されるべきである。本明細書に記載される１つ以上の例示的な実施形態は、権利を請求する主題の範囲、適用性または構成を限定することを決して意図していないことも理解されるべきである。そうではなく、前述の詳細な説明は、説明された１つ以上の実施形態を実行するための有意義な指針を当業者に提供するものである。本願の出願時点で既知の均等物および予見される均等物を含む、特許請求の範囲によって画定される範囲から逸脱することなく、要素の機能および構成におけるさまざまな変更を行うことができることが理解されるべきである。したがって、明らかに逆の意図がない限り、上述の例示的な実施形態の詳細または他の限定は特許請求の範囲内に読み込まれるべきではない。

Claims (20)

1. 保護回路であって、
   第１のコレクタ、第１のエミッタ、および第１のベースを有する第１のバイポーラ接合トランジスタと、
   第２のコレクタ、第２のエミッタ、および第２のベースを有する第２のバイポーラ接合トランジスタであって、前記第２のコレクタは前記第１のコレクタに結合されている、第２のバイポーラ接合トランジスタと、
   第１のカソードおよび第１のアノードを有する第１のダイオードであって、前記第１のカソードは前記第１のコレクタに結合されており、前記第１のアノードは前記第１のベースに結合されている、第１のダイオードと、
   第２のカソードおよび第２のアノードを有する第２のダイオードであって、前記第２のカソードは前記第２のコレクタに結合されており、前記第２のアノードは前記第２のベースに結合されている、第２のダイオードとを備える、保護回路。
2. 前記第１のエミッタは前記第１のベースに結合され、
   前記第２のエミッタは前記第２のベースに結合される、請求項１に記載の保護回路。
3. 前記第１のエミッタおよび前記第１のベースに結合されている第１の物理インターフェースと、
   前記第２のエミッタおよび前記第２のベースに結合されている第２の物理インターフェースとをさらに備える、請求項１に記載の保護回路。
4. 前記第１のバイポーラ接合トランジスタ、前記第１のダイオード、前記第２のバイポーラ接合トランジスタおよび前記第２のダイオードはデバイスパッケージ内に封入されており、
   前記第１の物理インターフェースは前記デバイスパッケージの高電圧端子を備え、
   前記第２の物理インターフェースは前記デバイスパッケージの低電圧端子を備える、請求項３に記載の保護回路。
5. 前記第２のアノードと前記第２のカソードとの間の分離距離は１ミクロン以下である、請求項４に記載の保護回路。
6. 前記第２のアノードは前記第２のカソードに当接する、請求項５に記載の保護回路。
7. 前記第２のアノードと前記第２のカソードとの間の分離距離は、前記第１のアノードと前記第１のカソードとの間の分離距離よりも小さい、請求項４に記載の保護回路。
8. 前記第１のコレクタおよび前記第２のコレクタは共通のドープ領域を備える、請求項１に記載の保護回路。
9. 前記第１のカソードの下方にあって該第１のカソードに当接するシンカ領域をさらに備え、該シンカ領域は前記第１のカソードと同じ導電型を有し、
   前記第１のコレクタおよび前記第２のコレクタは前記シンカ領域の下方にあって同じ導電型を有する埋め込み領域を備え、
   前記シンカ領域は前記埋め込み領域に当接する、請求項８に記載の保護回路。
10. 前記第１のカソードおよび前記第２のカソードは共通のドープ領域を備える、請求項１に記載の保護回路。
11. 前記第２のアノードと前記第２のカソードとの間の分離距離は、前記第１のアノードと前記第１のカソードとの間の分離距離に等しくない、請求項１に記載の保護回路。
12. 半導体基板上に保護デバイス構造体を作製する方法であって、該方法は、
    前記半導体基板上に第１のバイポーラ接合トランジスタを形成するステップと、
    前記半導体基板上に第２のバイポーラ接合トランジスタを形成するステップであって、該第２のバイポーラ接合トランジスタは前記第１のバイポーラ接合トランジスタの第１のコレクタに結合されている第２のコレクタを有する、形成するステップと、
    前記半導体基板上に第１のダイオードを形成するステップであって、該第１のダイオードは前記第１のコレクタに結合されている第１のカソード、および、前記第１のバイポーラ接合トランジスタの第１のベースに結合されている第１のアノードを有する、形成するステップと、
    前記半導体基板上に第２のダイオードを形成するステップであって、該第２のダイオードは前記第２のコレクタに結合されている第２のカソード、および、前記第２のバイポーラ接合トランジスタの第２のベースに結合されている第２のアノードを有する、形成するステップとを含む、方法。
13. 前記第１のダイオードを形成するステップは、前記第１のベース内に前記第１のアノードの少なくとも一部分を形成するステップを含み、
    前記第２のダイオードを形成するステップは、前記第２のベース内に前記第２のアノードの少なくとも一部分を形成するステップを含む、請求項１２に記載の方法。
14. 前記第２のダイオードを形成するステップは、前記第２のアノードと前記第２のカソードとの間の分離距離が１ミクロン以下になるように前記第２のベースから伸張する前記第２のアノードを形成するステップを含む、請求項１３に記載の方法。
15. 前記第１のバイポーラ接合トランジスタの第１のエミッタと第１のパッケージインターフェースとの間に第１の電気的接続を提供するステップと、
    前記第２のバイポーラ接合トランジスタの第２のエミッタと第２のパッケージインターフェースとの間に第２の電気的接続を提供するステップとをさらに含む、請求項１２に記載の方法。
16. 前記第１のバイポーラ接合トランジスタを形成するステップは、
    第２の導電型を有する埋め込み層の上に重なる、第１の導電型を有する第１の領域内に前記第１の導電型を有する第１のウェル領域を形成するステップと、
    前記第１のウェル領域内に前記第２の導電型を有する第１のエミッタ領域を形成するステップとを含み、
    前記第２のバイポーラ接合トランジスタを形成するステップは、
    前記埋め込み層の上に重なる、前記第１の導電型を有する第２の領域内に前記第１の導電型を有する第２のウェル領域を形成するステップと、
    前記第２のウェル領域内に前記第２の導電型を有する第２のエミッタ領域を形成するステップとを含み、
    前記第１のダイオードを形成するステップは、
    側方で前記第１の領域と前記第２の領域との間に前記第２の導電型を有する第３のウェル領域を形成するステップと、
    前記第３のウェル領域に近接して前記第１のウェル領域内に前記第１の導電型を有する第１のアノード領域を形成するステップであって、該第１のアノード領域は前記第１のウェル領域と前記第３のウェル領域との間で前記第１の領域まで側方に伸張する、形成するステップとを含む、請求項１２に記載の方法。
17. 前記第２のダイオードを形成するステップは、前記第３のウェル領域に近接して前記第２のウェル領域内に前記第１の導電型を有する第２のアノード領域を形成するステップであって、前記第２のアノード領域は前記第２のウェル領域と前記第３のウェル領域との間で前記第２の領域まで側方に伸張する、形成するステップを含む、請求項１６に記載の方法。
18. 保護デバイス構造体であって、
    第１の導電型を有する半導体材料の埋め込み領域と、
    前記埋め込み領域の上に重なる、第２の導電型を有する半導体材料のエピタキシャル層と、
    前記エピタキシャル層内の前記第２の導電型を有する第１のウェル領域と、
    前記第１のウェル領域内の前記第１の導電型を有する第１のエミッタ領域と、
    前記エピタキシャル層内の第２のウェル領域と、
    前記第２のウェル領域内の前記第１の導電型を有する第２のエミッタ領域と、
    前記埋め込み領域に結合される、前記第１の導電型を有する第３のウェル領域と、
    前記第３のウェル領域と前記第１のウェル領域との間の前記エピタキシャル層の第１の部分内の、前記第２の導電型を有する第１のアノード領域であって、該第１のアノード領域は前記第１のウェル領域に当接する、第１のアノード領域と、
    前記エピタキシャル層の第２の部分内の、前記第２の導電型を有する第２のアノード領域であって、該第２のアノード領域は前記第２のウェル領域に当接する、第２のアノード領域とを備える、保護デバイス構造体。
19. 前記エピタキシャル層の前記第２の部分は前記第３のウェル領域と前記第２のウェル領域との間にある、請求項１８に記載の保護デバイス構造体。
20. 前記第２のアノード領域は前記第３のウェル領域に当接する、請求項１８に記載の保護デバイス構造体。
    

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