TWI342615B - A multiple time programmable (mtp) memory cell and a method for operating the same - Google Patents

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1342615 九、發明說明： 優先楢主祺 本申請案主張2006年8月23曰申請的美國專利申請 案號1 1/508,771、2006年8月2日申請的美國專利申請案 號11/498,672、以及2006年4月21日申請的美國臨時專 利申請案號60/739,770之優先權。 【發明所屬之技術領域】 本發明之實施例有關於一種多次可程式化（MTp)記憶 體元件。 【先前技術】 在此併入作為參考之美國專利號6,271，56〇教示：使 用與互補金屬氧化物半導體（CMOS)相容的電壓而可程式化 之浮動閘極崩潰式PM0S(FAM0S)元件結構作為非揮發性 儲存元件。該浮動閘極P型金屬氧化物半導體（pM〇s)係被 設置與作為寫入致能開關之一 N型金屬氧化物半導體 (NMOS)電晶體争聯。 +在此併入作為參考之美國專利號6，157,574教示：使 用藉由加入浮動閘極多晶矽-多晶矽式耦合電容器以致能抹 除操作、而在多次可程式化（MTp)模式中卩cm〇s相容電

壓而可程式化之FAMOS元#紝婼 A 疋件，、·。構。抹除操作是藉由將負 電愿脈衝施加至該耗合電宏II夕矣曰Μ 电合态之夕晶矽-2板而被實施。替 代方式是，該抹除操作可以藉由將高的正錢施加至容納 1342615 該浮動閘極元件之η型井而達成。 在此併入作為參考之美國專利號6 137,723教示將 .閘極氧化物使用至用於抹除操作之ρ型井輕合電容器。此 種方法而要一額外隔離井（第3井），以將該（施加至ρ型井 之）負單元抹除電壓與基板（其在CM〇s技術中典型地為ρ 型）隔離。替代方式是，該抹除操作可以藉由將高的正電壓 施加至容納浮動閘極元件之n型井而達成。此施加至該包 φ 含與該存取電晶體串聯之FAMOS元件之η型井之高的正 抹除電壓受限於低於以下之電壓：ρ+Ν二極體之接面崩潰 電壓、或閘極氧化物（PMOS存取元件）之崩潰電壓、或ρ+Ν ，與Ν + Ρ二極體串聯組合（NM〇s存取元件）之崩潰電壓。此 、將對於作為MTP使用之現有單元之應用限制於：需要低於 約12V抹除電壓之比較薄的（小於1〇nm，3 3V輸入/輪出…〇) 元件）之閘極氧化物。 由於許多CMOS技術使用且將繼續使用5V的1/〇元 參 件’其所具有閘極介電質之厚度在10-1 5nm之範圍中（這將 需要約12V至約18V之抹除電壓），因此明顯地需要一種 可以承受高的正抹除電壓之MTP元件。 【發明内容】 本發明之此等實施例是有關於多次可程式化（Μτρ)記 憶體單元。根據本發明之一實施例，一 Μτρ記憶體單元包 括：一浮動閘極PM0S電晶體、一高電壓NMOS電晶體、 以及一η型井電容器。該浮動閘極pM〇s電晶體包括：一 8 1342615 源極’其構成該記憶體單元之第一端子、一沒極、以及一 閘極。該高電壓NMOS電晶體包括：連接至接地之一源極、 連接至PMOS電晶體之汲極之一延伸汲極、以及構成該記 憶體單元之第二端子之一閘極。該η型井電容器包括：連 接至PMOS電晶體之閘極之一第一端子、以及構成該記憶 體單元之第三端子之一第二端子。該浮動閘極PMOS電晶 體可以儲存一邏輯狀態。可以將該等電壓之組合施加至： 該記憶體單元之第一、第二、以及第三端子，以程式化、 禁止程式化、讀取、以及抹除由該浮動閘極PM〇s電晶體 所儲存之邏輯狀態。 根據此卓特定實施例，s亥浮動閘極PM〇s電晶體之問 極形成於閘極氧化物層上，其所具有之厚度範圍為丨〇_ 1 5nm ’且較佳為至少12nm。 該高電壓NMOS電晶體之閘極形成於閘極氧化物層 上。根據本發明之一實施例，為了製成該高電壓nm〇s電 晶體，高電壓NM0S電晶體之延伸汲極藉由一場氧化物區 或-介電區’而與該高電壓NMOS t晶體之閘極氧化物隔 離。 像本發明之一實施例，使用於儲存一邏輯狀態之浮 動閘極電晶體(亦稱為記憶體電晶體)包 :鄉!如：。型基板)中的第一導電型式之一井(例如㈣ =井）、成長於該n型井上之—閉極氧化物層；在該氧化 =成該浮動問極之__多3層。㈣三導❹“彼 0 -之源極與汲極區(例如，p+區)是藉助於亦掺雜該浮 丄342615 動閘極多W P+之離子植人’而形成於該井中…通道處 形成於該源極與沒極區之間，—閘極氧化物層形成於該通 道區之上’以及一浮動閘極形成於該閘極氧化物層上。 根據-實施例，該使用以存取記憶體電晶體之高電廢 電晶體亦形成於該基板中。更特定而言，該高電壓電晶體 包括：形成於該基板材料中之第一導電型式之第一井（例 士 11型井），與第二導電型式之第二井（例如，一 p蜇 鲁仏言亥高電壓電晶體之沒極是藉由該第一井而形成，並且 該咼電壓電晶體之源極形成於該第二井中。該通道區界定 於源極區與汲極區之間，其中該通道是在該第二井中。一 ，閘極氧化物層形成於該通道之上，其㈣閘極形成於該閘 、極氧化物層上。一矽化物層形成於汲極區（更特定而言，形 成於至汲極區之一歐姆連接上）、閘極與源極_基板連接區 域上，以形成一接觸表面。一隔離材料將該矽化物層與閘 極隔離。根據一實施例，該隔離材料為至少部份地形成於 φ °玄第一井中之一場氡化物。在另一實施例中，該隔離材料 為例如使用遮罩操作而形成於該第一井之_部份上之介電 質。 根據一實施例，該用於將該記憶體電晶體之閘極耦接 至接地之電容器包括：形成於該基板中第一導電型式之— 井（例如 n型井）、成長於該井上之閘極氧化物、以及 沉積於該閘極氧化物上以形成耦合電容器頂板之閘極多晶 矽層。該等間隔分開之第一與第二擴散區（例如，N+區）、 即井接頭是藉助於亦掺雜該多晶矽之離子植入而形成。此 10 1342615 實施例提供u p+捧雜之浮動閘極（儲存元件）之一部份、以 及以N+掺雜之浮動閉極（控制閘極）之另一部份，而此兩部 份藉由例如在場氧化物上之矽化物而短路。 根據本發明之另一實施例，該耦合電容器形成於〇型 井中’閘極氧化物成長於該井上，以及該閘極多晶石夕層沉 積於該閘極氧化物_L，以形成電容器頂板。該等間隔分開 之第一與第二擴散區（例如，P+區）是藉由亦掺雜多晶矽閘 極之離子植入而形成。亦提供該N +接頭接點（其藉由具有 。又置、P+與N +區之接點之石夕化物或金屬而短路至p +擴散） 以接觸該η型井。本實施例提供設置在該兩個n型井區上 之P+掺雜的浮動閘極。 根據另一實施例’該耦合電容器形成介於：閘極多晶 碎與（如果在製程中可供利用之）第二多晶矽層之間。 此發明内容之用意並非在於完全說明本發明的實施 例。本發明之其他與替代實施例以及特性、觀點及優點， 將由以下詳細說明、圖式、以及申請專利範圍而更為明顯。 【實施方式】 圖1顯示多次可程式化（mtp)pmos浮動閘極為主的非 揮發性記憶體單元100之橫截面=如同於圖1中所示，該 MTP記憶體單元1 00包括：一記憶體電晶體1 20、一耦合 電容器140、以及一高電壓存取電晶體1 60。 該記憶體電晶體120包括：該等各形成於η型井1 2 ! 中、而間隔分開之Ρ型源極與汲極區122與124。該^型 1342615 井121再形成於p型基板丨〇2中。一通道區丨26界定介於 源極區1 22與汲極區1 24之間。一閘極氧化物層1 28形成 於該通道區126上’以及一多晶矽閘極13〇形成於閘極氧 化物1 28上。由於該閘極丨30被隔離，其通常稱為一浮動 閘極。一 η型區123亦形成於n型井121之中，其相鄰於 ρ型源極區122(可能接觸，但不一定要接觸）。該η型區123 提供一至η型井121之歐姆體連接，因而η型井121連接 至Vpp端子（如果其不存在’則η型井1 2 1會浮接）。一矽 化物層132形成於該ρ型與η型區122與123之上，因此 形成用於Vpp端子之接觸區域。一石夕化物層134亦形成於 ρ型汲極區1 24之上。可以使用在現代CMOS技術中所慣 用之側壁間隙壁將源極/汲極植入與閘極分開，以防止擴散 至閘極矽化物而短路，但為了簡單說明起見，其在圖中並 未顯示。該浮·動閘極1 3 0可以選擇地以石夕化物覆蓋、或者 可以藉由傳統（矽化物阻隔）裝置而在此區域之外形成碎化 物。在所顯示之實施例中，記憶體電晶體丨2〇為一浮動閘 極PMOS電晶體，該記憶體電晶體12〇亦可稱為儲存電晶 體，因為它可以被程式化以儲存一邏輯狀態。 電容器140包括形成於n型井141中的間隔分開之N 型擴散區143與145(亦以井接頭著稱），該井形成於p型 基板102中。一通道區146界定於N型區143與145之間。 一閘極氧化物層148形成於該通道區146上，並且一多晶 石夕閘極層1 5 0形成於閘極氧化物1 4 8上，以形成搞合電容 器頂板。一矽化物層153形成於η型區143之上，並且一 12 1342615 矽化物層155形成於n型區145 離(ST!)製程，部氧化(L〇c〇s)製程、以二=渠隔 LOCOS製程等所形成之場氧化物(F〇x)區〗心二 與記憶體電晶體⑶隔離。在所顯示之實施例；， 電谷器140為一個空乏型-姓 剂W S兀件’且亦可以被稱為― n型井電容器。還有一個 ~ “ 场氧化物（F〇X)區136將高電壓存 取電晶體160金記情贈觉日舳 一 4體電晶體120隔離。

佳是將η型井141與η型并φ ω _ 較 1電性隔離，而不會接觸至] η型井141或121。類仞沾 , 頰似地 Ρ型井194較佳是將η型 井21 ,、η型井171電性隔離，而較佳是不會接觸打型井 121或171。ρ型井192肖194的内含可以藉由防止在相鄰 η型井141或121、以及相鄰η型井121 $ ΐ7ι之間之穿 透，而允許施加較高電愿。因為其功能，Ρ型井192與194 可以被稱為隔離井。 δ己憶體電晶體120之Ρ +掺雜閘極區13〇與耦合電容器 几件之Ν+掺雜閘極區15〇可以藉由一矽化物排除阻隔而選 擇地受到保護’以改善單元保持時間。如果採用此方法， 則該浮動開極t Ν+與Ρ+掺雜區，可以藉由該主動元件區 外之矽化物而連接。 圖5與6係顯示使用於圖丨與2實施例中之替代電容 益140’與140”。請參考圖5，電容器14〇，包括形成於n型 井141中的間隔分開之ρ型擴散區143，與145，，該η型井 141形成於ρ型基板102中。提供_額外Ν+區144作為至 η型井141之歐姆接觸。一矽化物層153形成於η型區ι44 13 1342615 與P型區M3,之上’且物層155形成於p型區⑷， 之上’而將該兩個區域短路。在_ 5之實施例中，電容器 ⑷為加強型PM0S元件，並且亦可以稱為n型井電容器。 記憶體電晶體120之Ρ +掺雜閘極區13〇與耦合電容器 元件之Ρ +掺雜閘極區150’可以藉由一矽化物排除阻隔而 選擇性地受到保護’以改善該單元保持時間。目5在149 顯示此種矽化物排除阻隔。圖6類似於圖5，但並不包括 矽化物排除阻隔149。

间電壓存取電晶體160包括：ρ型井161與11型井171。 <·玄η型井1 7 1形成電晶體1 60之没極，而以η型區} 74提 供至矽化物接觸區1 76之一歐姆體連接。一 n型源極區形 成於Ρ型井161中。通道區166界定介源極區162 與η型井汲極區171之間。一閘極氧化物層丨68形成於p 型井之一部份上、與η型井171之一部份上（包括其彼此相 鄰之部份上），並且一閘極1 80形成於閘極氧化物丨68上， 而造成閘極180是在通道166上。一 ρ型區163亦形成於 Ρ型井161中，且在η型源極區162之旁（可能接觸，但不 一定要接觸）。ρ型區163提供至ρ型井161之歐姆體連接， 以致於ρ型井12 1連接至接地（如果其不存在的話，則該ρ 型井161會浮接）。請注意的是，說明一端子為連接或連結 至接地’其亦意味著包括其連接或連結至非常接近接地之 電壓、但稍為偏離接地電壓的此種端子。一矽化物層i 65 形成於η型與ρ型區162與163上，因而形成被顯示為連 接至接地之接觸區域。一矽化物層1 76形成於η型區1 74 1342615 上。場氧化物（FOX)區178形成於η型井171中，而將石夕 化物接觸區176(其為用於汲極171之接點）與閘極丨8〇隔 離。此隔離使得該存取電晶體丨6〇可以承受在抹除操作期 間所發生之較高電壓。 在此所顯示實施例中，該高電壓存取電晶體丨6〇為高 電壓NMOS元件。該高電壓存取電晶體160亦可以稱為高 電C選擇電晶體。因為其延伸之沒極1 71，該存取電晶體 鲁 160亦可以稱為高電壓延伸汲極NMOS電晶體。 以上所提及之矽化物區132、134、153、155、165、 以及176係提供對於矽之該等低電阻接觸區域。該等區域 通*疋自行對準，這意味著所曝露矽之任何非介電區將被 • 矽化。此外，多晶矽閘極180將可能被矽化，但為了簡單 起見，此並未被顯示，且此對於本發明之此等實施例並不 重要。在根據本發明之此等較佳實施例中，閘極丨3〇與】5〇 特別並未被石夕化，以防止電荷可能從此等閘極茂漏至相對 • 應之源極與汲極區，且因此可以改善此單元之保持特性。 然而，雖然非較佳的，亦可以有該閘極15〇被矽化之實施 例。 根據本發明之此等實施例，各閘極氧化物層128、148 乂及1 68所具有閘極氧化物之厚度較佳與元件之 極乳化物厚度相同；該$ CM〇s元件被使用作為且有< 之操作電壓的輸入/輸出介面元件。換句話說，用於該等 ^ 128、148、以及168之厚度較佳是對於5V , 〇兀件之製程為固有的厚度。這使得元# 12〇、“Ο、」 1342615 及160可以使用標準CMOS製程來製成。更特定而言，根 據本發明之該等實施例，各閘極氧化物層！ 28、i 48、以及 I68所具有的厚度是在範圍為l〇_l5nm(即，1〇〇_丨5〇入）中。 各該等閘極氧化物層128、148、以及168之厚度較佳為至 少Unm(即，至少120A)。據信本發明之此等實施例將以 厚度達到大約20nm(即，200A)之閘極氣化物運作，以使得 此等貫施例可以使用於具有甚至更高的I/O電壓之元件。 n型井電谷器1 4 0之頂板1 5 〇藉由例如跡線1 3 7，而電 陡連接至s己憶體電晶體之閘極1 3 0。並無至記憶趙電晶體 120之浮動閘極13〇之接點。該電容器14〇將該浮動閘極 】30電谷性地麵接至接地（其並無需為正好〇v)，因而當將 高抹除電壓（例如，14_20V)施加至Vpp端子時，電子係穿 隧離開浮動閘極130。亦如同於圖！中所示，該記憶體電 晶體120之p型汲極區124是例如藉由跡線138(經由歐姆 體連接174)而電性連接至高電壓存取電晶體16〇之n型汲 極區1 7 1。 根據本發明之此等實施例，該ΜΤΡ記憶體單元包括三 個立而子。電谷器端子（Vcap)是藉由η型井電容器之〇 型擴散區143而形成。程式化端子（Vpp)藉由記憶體電晶體 120之p型源極區122而形成。控制端子（Vc)、亦稱為選 擇或存取端子，是藉由高電壓存取電晶體16〇之閘極 而形成。 使用以下所顯示的表丨，以總結Μτρ記憶體單元⑺〇 之操作。 16 1342615 表1

操作 Vpp(V) Vc(V) Vcaoi V) 程式4匕 〜5-10V 〜5V 〜5V 禁止程式化 〜0-1 0V 0V 並無限制 讀取 〜IV 〜5V 0V 抹除 〜14-20V 0V 0V 為了程式化該MTP記憶體單元，應將程式化電壓位準 施加至Vpp端子，且應將選擇電壓位準施加至ye端子與 Vcap端子。該選擇電壓應足夠高而將存取電晶體16〇導通。 忒程式化電壓位準應足夠高，以導致在浮動閘極pM〇S記 憶體電晶體120中之通道穿透。該穿透電流再產生熱電子 而注入於浮動閘極1 30上，且陷在該處以將pM〇s記憶體 電晶體120導通。 該Vpp電壓可以從外部施加或在晶片上產生。此所增 加之Vpp可以縮短程式化該單元所需時間。該Vpp之大小 亦可以為浮動閘極記憶體電晶體丨2〇之通道丨26長度之函 數。 為了禁止單元1 00之程式化，該Vc端子應連接至接 地GND。該記憶體單元丨〇〇可以藉由將相當低之讀取電壓 (例如’大約1V)施加至Vpp端子而讀取，而vc端子接收 該選擇電壓位準。 為了抹除記憶體單元1〇〇，將可能為程式化電壓位準 17 1342615 至少兩倍之抹除電壓施加至Vpp端子，而同時將此％端 子與Vcap端子連接至接地（GND)。目此，根據此等特定實 施例’使用此Vpp端子以程式化該記憶體單元丨〇〇,且抹 除該記憶體單元100 ^根據本發明此等特定實施例，該程 式化電Μ位準大約為5_I〇v，並且該抹除電壓位準大約為 14:20V。該抹除操作可以導致連接至制Vpp匯流排之所 有單儿之同時抹除。根據此等特定實施例，該選擇電壓位 準大約為5 V。 此圖1中的高電壓NM〇s存取電晶體16〇是由對於 CMOS元件為固有之單元所製成，即、n型井、p型井、、 , 源極、汲極、閘極氧化物、以及閘極。然而，如同以下說 明’其並無需如此。 勢 圖2說明此根據本發明替代實施例之Μτρ記憶體單元 200 ’其使用替代的高電壓NM〇s存取電晶體16〇，。由於 在圖1與2中大部份元件都相同，因此，使用共同參考號 φ 碼以表示共同元件。記憶體單元200與記憶體單元ι〇〇間 重大差異在於，在圖2中之高電壓存取電晶體16〇，並不包 括FOX區178以將矽化物區176(以及因此汲極174)與閘 極氧化物168、以及在p型井161中的通道166之部份隔 離’而是包括用於相同目的之介電區i 79。該介電區丨79 可以例如為二氧化石夕或氮化石夕’但並不限於此。雖然介電 貝179對於製程可以為固有的，但是使用遮罩操作以形成 介電質1 79可能並非固有的。亦可以使用該用於防止在閘 極1 30與1 50上形成矽化物之相同遮罩步驟以將該介電質 18 1342615 如同以上說明，本發明此等實施例使用高電壓電晶體 (例如，160或160，）作為存取電晶體。如同以上提及為 了抹除該等單元丨00/2〇〇，將比較高的電壓（例如，大約MV) 施加至Vpp端子，以形成跨記憶體元件之閘極氧化物128 之電壓降，其足以用於F〇wler_N〇rdheim穿隧。然而在 存取電晶冑160/160,之情形中，將高電壓施加橫跨由下列

疋件所形成之串聯連接：由記憶體電晶體i 2〇之η型井工2 ι 與Ρ+區124所形成之二極體、以及由存取電晶體16〇之Ν + 區174、η型井171、以及ρ型井161所形成之二極體。此 在製程中本來固有之標$ M〇s電晶體將無法承受此種高 抹除電壓。這就是為什麼使用該等高€壓電日日日冑16_〇, 作為該等存取電晶體之原因。更特^而言，在抹除期間，

该存取電晶體被斷開，而導致在存取電晶體16〇/16〇，之延 伸輕度掺雜汲極171出現比較高的電壓（例如，i5v)。為了 該存取電晶體160/160,可以運作，在電流抵達在p型井ΐ6ι 令的通道i66之前’在矽中必須降低一些電壓。如果該矽 化物U6 一直延伸至閘極氧化㈣168，則所有電流都將 流經該矽化物m(因為其低的電阻），且將會有很小之電 堅降藉由在》玄p型井161中的通道166之前將該石夕化物 分開（使用在圖！中之F0Xm，或圖2中之介電質Μ)， 將電流強迫至比較高電阻之⑦中。藉由適當設計該未石夕化 品或之長度貝j在抹除操作期間，在該p型彳1 6 i中的通 道166之部份邊緣之電壓相較於沒極電壓是比較低的（例 19 1342615 如，至5V)。 該高電壓MOS電晶體，如同在此所使用的用語，為 —種電晶體能夠在至少一個端子（例如，汲極）上、較在製 程中本來固有之標準NMOS及/或PMOS電晶體，可以承 文較高電壓（而不會崩潰）。以上說明兩種不同型式之高電 壓NMOS存取電晶體（160與16〇，）(>熟習此技術人士瞭解， 本發明之範圍亦包含使用替代型式之高電壓NMOS(或 pM〇S)元件，作為用於浮動閘極非揮發性記憶體單元之存 取電晶體，且因此本發明之此等實施例並不受限於在此所 揭示之兩種元件。 圖3為本發明之mtp記憶體單元100/2〇〇之概要圖。 在圖3中所示者為：浮動閘極PM〇s記憶體電晶體1 20、 向電壓NMOS存取電晶體160與160’、以及η型井CMOS 電容器140。浮動閘極PMOS電晶體120包括：形成Vpp 端子的一源極、連接至高電壓NMOS存取電晶體160與160, 之沒極的一汲極、以及連接至η型井CMOS電容器140之 端子的一浮動閘極。該n型井CMOS電容器之另一端子形 成Vcap端子。該高電壓NM〇s存取電晶體16〇/16〇，具有： 連接至接地之一源極；連接至浮動閘極pM0S記憶體電晶 體1 20之汲極的一汲極（如同以上剛提及）；以及構成端 子之一閘極。 圖4說明本發明之該等Μτρ記憶體元件如何地可以被 組織於一陣列或列中（其可以為—頁、或此頁之一部份）。 如同所顯示，在一列中的該等單元1〇〇/2〇〇之Vcap端子是 20 1342615 藉由Vpp匯/;IL排或頁線而連接在一起。此外，將一列中的 该等單元100/200之Vcap端子連接在一起。反之，該等單 元100/200 iVc端子並不連接在一起。為了化在一列中之 單—單元，將程式化電壓位準（例如，大約7V)施加至Vpp 端子，並且將選擇電壓位準（例如，大約5V)施加至被程式 化之單το 100/200之Vc端子與Vcap端子，而該未被程式 化之所有單元之Vc端子應連接至接地。如果想要一次程 式化多個單元100/200(即，並聯之單元），則可以將選擇電 壓位準施加至一列中之多於一個單元1〇〇/2〇〇。藉由將該 等選擇電壓位準依序地施加至該列中之Vc端子與Vcap端 子，而可以依序地程式化該等單元1〇〇/2〇〇。 如同在此技術中所知，當將讀取電壓位準（例如，大 約1V)施加至該單元100/200之Vpp端子時，可以使用感 測放大器（未圖示），藉由感測在該單元1〇〇/2〇〇之pM〇s 記憶體電晶體120汲極之電壓，而讀取此一單元之内容。 一次可以讀取多於一個單元100/200，例如，一次可以讀 取整個列或頁之單元。該感測放大器之電晶體之沒極將需 要承受高電壓’且因此可以類似於存取電晶體丨6〇/丨6〇，之 方式而形成（但由於較低電流需求，可以具有較小之尺寸）。 可以將該等單元100/200之多個列設置成並聯，以致 於亦形成該等單元1 00/200之多個行。該與—列連接之Vpp 匯流排因此可以作為一列或頁選擇匯流排。在一行中的各 單元100/200之Vc端子可以連接在一起，以形成一行選擇 匯流排。 21 1342615 關於如何將該等記憶體單元之陣列組態、程式化、以 及讀取之其他範例細節係揭示於美國專利?虎6,〇55，185、 6,081,451 ^ 6,118,691，6,122,204，6,130,840 ^ 6,137 721 . 6,137,722 ^ 6,137,723 . 6,1375724 . 6,141,246 ^X^ 6,157,574 中，其各在此併入作為參考。 雖然，在以上已經說明本發明之各種實施例’但應瞭 解其呈現僅作為例子，且並非為限制。對於熟習有關技術 籲 A 士而為明顯的是，可以在形式與細節上做各種改變，而 不會偏離本發明之精神與範圍。 本發月在以上藉助於功能建構方塊而被描述以說明 • &等特定功能之表現與其關係。此等功能建構方塊之邊界 、 為:方便說明而經常被任意界定。除非另外說明，都可以 界定替代的邊界，只要可以適當地實施此等所設定的功能 與其關係即可。任何此等替代的邊界是在所主張本發明之 精神與範圍中。 % 本發明之廣度與範圍不應受限於任何上述的範例實施 例而應僅依據以下申請專利範圍與其等同物而界定。 【圖式簡單說明】 圖1為根據本發明之一實施例之多次可程式化（MTp) 記憶體元件； 圖2為根據本發明之另—實施例之多次可程式化（Μτρ) 記憶體元件； 圖3為於圖丨與2中所示Μτρ記憶體元件之概要圖； 22 1342615 圖4說明如何可以將本發明之MTP記憶體元件組織於 一陣列中；以及 圖5與6說明可以與圖1與2之實施例一起使用之替 代的耦合電容器。

【主要元件符號說明】 100 ΜΤΡ記憶體單元 102 Ρ型基板 120 記憶體電晶體 121 η型井 122 Ρ型源極區 123 η型區 124 ρ型汲極區 126 通道區 128 閘極氧化物 130 多晶石夕閘極 132 矽化物層 134 矽化物層 135 場氧化物（FOX)區 136 場氧化物（FOX)區 137 跡線 138 跡線 140 耦合電容器 141 η型井 23 1342615 143 Ν型區 1435 ρ型區 144 Ν+區 145 Ν型區 145’ ρ型區 146 通道區 148 閘極氧化物 149 矽化物排除阻隔 150 頂板 153 石夕化物層 155 石夕化物層 160 高電壓存取電晶體 16(Γ 高電壓NMOS存取電晶體 161 Ρ型井 162 η型源極區 163 ρ型區 165 矽化物層 166 通道區 168 閘極氧化物 171 η型汲極區 174 歐姆體連接 176 矽化物層 178 場氧化物（FOX)區 179 介電區 24 1342615 180 閘極 192 P型井 194 P型井 200 MTP記憶體單元

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Claims (1)

1. 、申請專利範圍 1 · ~種多次可程式化（MTP)記憶體單元，其係包括： —浮動閘極電晶體，其係包含構成該記憶體單元的一 山 端子之一源極、一汲極、以及一閘極； ^呵電壓電晶體’其係包含一源極、連接至該浮動閘 j電阳體的汲極之一延伸汲極，以及構成該記憶體單元的 第一端子之一閘極；以及

   —電谷益，其係包含連接至該浮動閘極電晶體的閘極 之第—端子，以及構成該記憶體單元的一第三端子之一 第二端子； 其中，該洋動閘極電晶體可以儲存一邏輯狀態；以及 /、中，可以將該等電壓之組合施加至該記憶體單元之 言亥莖 _ 、一、以及第三端子，以程式化、禁止程式化、 -gv,

   以及抹除戎由該浮動閘極電晶體所儲存之邏輯狀態口 〇〇 .如中π專利勒*圍第1項之多次可程式化（MTP)記憶體 單疋，其中該高電壓電晶體之源極係連接至接地。 3 ·如申叫專利範圍帛丨項之多次可程式化(Μτρ)記憶體 早疋’其十該浮動閘極電晶體之閘極係形成於具有厚度範 圍大約I 0_至大，約】5nm之_閘極氧化物層上。 4.如申°月專利範圍第1項之多次可程式化(MTP)記憶體 皁兀’其中該浮動閘極電晶體之閘極係形成於具有厚度至 少12nm之—閘極氧化物層上。 …5.如申請專利範圍帛1項之多:欠可程式化(MTP)記憶體 單兀其中忒尚電壓電晶體之閘極係形成於一閘極氧化物 26 層上.rL 含《月9·姆麵 U及 - 與該γ電壓電晶體之延伸及極是藉由一場氧化物區而 而電聲電晶體之閘極氧化物層隔離。 申凊專利範圍第1項之多次可程式化（ΜΤΡ)記憶體 几，其中 X π電壓電晶體之閘極係形成於該閘極氧化物層上； • ㉟電二：電壓電晶體之延伸汲極係藉由-介電區，而與該 ° 髮电晶體之閘極氧化物層隔離。 單元★申5月專利$IL圍第6項之多次可程式化（ΜΤΡ)記憶體 其中該介電區包含一個氮化矽區或一個二氧化矽區。 ， 單_ ，女申％專利範圍第1項之多次可程式化（MTP)記憶體 疋，其中 子，為了程式化該單元，將一程式化電壓施加至該第一端 且將—選擇電壓施加至該第二與第三端子； • ^ 了禁止程式化該單元，將該第：端子連接至接地； 為了喟取該單元，將一讀取電壓施加至該第一端子、 將該選摆番两# ^ ^ ' 5 i* j, 1 &加至该第二端子、以及將該第三端子連接 接地；以及 為了抹除該單元’將—抹除電壓施加至該第一端子、 ;5亥第二與第三端子連接至接地。 單元9，1申請專利範圍第8項之多次可程式化(MTP)記憶體 〃、中该抹除電壓為該程式化電壓之至少兩倍。 27 1 〇.如申請專利範圍第8項之多次可程式化（MTP)記憶 1342615 晶、齋替換頁丨 體單元，其中 該程式化電壓大約為5 -1 0伏特； 該讀取電壓大約為1伏特；以及 該抹除電壓大約為14-20伏特。 1 1 · 一種多次可程式化（MTP)記憶體單元，其係包括： 一第一電晶體，用於儲存一邏輯狀態，該第一電晶體 包含： 於一基板中的一第一導電形式之一井； 於該井中的一第二導電形式之間隔分開之源極區與汲 極區， 於該井上之一閘極氧化物層；以及 於該閘極氧化物層上之一閘極； 一第二電晶體，用於存取儲存在該第一電晶體上之邏 輯狀態，該第二電晶體包含： 於該基板中的一第一導電型式之一第一井； 於該基板中之一第二井； 於該第一井中之一汲極區； 於該第二井中且與該汲極區間隔分開之一源極區； 於該第一和第二井上之一閘極氧化物層；以及 於該閘極氧化物層上之一閘極； 提供該沒極區一接觸表面之一石夕化物層；以及 將該矽化物層與該閘極隔離之一隔離材料；以及 一電容器包括： 於該基板中之一井； 28 1342615 於該電容器的井上之該閘極氧化物層； 於該閘極氧化物層上之一閘極。 12. 如申請專利範圍第1 1項之多次可程式化（MTP)記憶 體單元，其更包括： 於該基板中之該第二導電型式之一第一隔離井，其形 成介於該第一電晶體之該第一導電型式之該井、與該電容 器之該第一導電型式之該井之間；以及 於該基板中之該第二導電型式之一第二隔離井，其形 成介於該第一電晶體之該第一導電型式之該井、與該第二 電晶體之該第一導電型式之該第一井之間。 13. 如申請專利範圍第12項之多次可程式化（MTP)記憶 體單元，其中 該第二導電型式之該第一隔離井係於該基板中，其形 成介於該第一電晶體之該第一導電型式之該井、與該電容 器之該第一導電型式之該井之間，但不與其接觸；以及 該第二導電型式之該第二隔離井係於該基板中，其形 成介於該第一電晶體之該第一導電型式之該井、與該第二 電晶體之該第一導電型式之該第一井之間，但不與其接觸。 14. 如申請專利範圍第1 1項之多次可程式化（MTP)記憶 體單元，其中該隔離材料包括一場氧化物。 15. 如申請專利範圍第1 1項之多次可程式化（MTP)記憶 體單元，其中該隔離材料包括一介電質。 16. 如申請專利範圍第1 1項之多次可程式化（MTP)記憶 體單元，其中 ^ 29 1342615 §9.月9.娜替换頁 邊第一電晶體之源極係形成該記憶體單元之一第一端 子； 該第二電晶體之閘極係形成該記憶體單元之一第二端 子；以及 或電容器包括該記憶體單元之一第三端子； 其中’可以將該等電壓之組合施加至該記憶體單元之 該等第—、第二、以及第三端子，以程式化、禁止程式化、 讀取、以及抹除該記憶體單元。 I7.如申請專利範圍第1丨項之多次可程式化（MTP)記憶 體單元，其中 該第一導電型式包括η型；以及 該第二導電型式包括ρ型。 18.如申請專利範圍第Η項之多次可程式化（ΜΤΡ)記憶 體單元，其中該等閘極氧化物層所具有厚度之範圍為大約 10nm至大約1 5nm。

   ^ 19·如申請專利範圍第1 1項之多次可程式化（MTP)記憶 體單兀’其中該等閘極氧化物層所具有厚度至少為12nm。 2〇· 一種用於操作-多次可程式化(MTP)記憶體單元之 方法，其中該記憶體單元包括： 一浮動閘極電晶炉》 觉 曰篮其包括形成該記憶體單元之一第 一端子之—源極、一 ，及極、以及一閘極； 一高電壓電晶體，1 4』 /、匕括一源極、一連接至該浮動閘 -電日日體之汲極之一延伟，、B Μ 一楚_ 及極、以及形成該記憶體單元之 一弟一鸲子之一閘極；以及 30 一電容器 一第一端子， 二端子； 曰修正替換頁 ’其包括連接至該浮 以及形成該記憶體單 動閘極電晶體之閘極之 元之一第三端子之一第 該方法包括以下步驟： 藉由將-程式化電磨施加至該第一端子、且將一選擇 電C ::加至忒第一與第三端+，而程式化該記憶體單元； “由將°亥第-端子連接至接地’而禁止程式化該記憶 體單元； 藉由將一讀取電壓施加至該第一端子、將該選擇電壓 施加至該第二端子、以及將該第三端子連接至接地，而讀 取該記憶體單元；以及 藉由將一抹除電壓施加至該第一端子、且將該第二與 第二端子連接至接地，而抹除該記憶體單元 2 1.如申請專利範圍第2〇項之方法，其中將該高電壓電 晶體之源極連接至接地。 22.如申請專利範圍第2〇項之方法，其中該抹除電壓為 該程式化電壓之至少兩倍。 2 3 ·如申請專利範圍第2 〇項之方法，其中 該程式化電壓大約為5 _丨〇伏特； S玄項取電壓大約為1伏特；以及 6玄抹除電壓大約為1 4 - 2 〇伏特。 31 1342615 . 含。月' 日‘料替換頁 biS〇 ) 1 十一、圖式： 如次頁 32 1342615 00- 賴吨铖潁！！·-锶&y«汝

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