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TWI229441B - Semiconductor integrated circuit and functional block thereof - Google Patents

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TWI229441B
TWI229441B TW090114016A TW90114016A TWI229441B TW I229441 B TWI229441 B TW I229441B TW 090114016 A TW090114016 A TW 090114016A TW 90114016 A TW90114016 A TW 90114016A TW I229441 B TWI229441 B TW I229441B
Authority
TW
Taiwan
Prior art keywords
circuit
clock
frequency
functional
functional circuit
Prior art date
Application number
TW090114016A
Other languages
English (en)
Inventor
Shinya Hasegawa
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of TWI229441B publication Critical patent/TWI229441B/zh

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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G—PHYSICS
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Description

1229441 7772pifl 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種智慧財產電路（i喊 property，IP)之設計，且特別是有關於一種同步兩路 以進行使用由驅動内建於LSI之IP功能電路的二’士晰 (local clock)以及驅動系統匯流排之系統時脈所 ^雔^ 系統的不㈣脈訊號之Π>舰電路與系統 ^ 訊號傳送。 辨<間的 【先前技術】 此外，本發明之0>功能電路與同步電路為 將Π>(功能電路)使用於LSI之設計中 = IP功能電路與同步電路之半導體積體電路。為匕各内建 排無關兩種。與系統匯流二流 /、系、、糾脈步運作。Ip電路 /、 步於系f祕與局部時脈來純運作拍對象’其同 如第1圖所示的JP雷 設計成與物4電路2本身係 匯流排1❺LSI設計中，丄因此在具有特定系統 時脈與局部時脈的頻率==用1P電路2時’若系統 舊使用。 财並無不同的話，IP電路2便可以照 1229441 7772pifl 但是，由於IP供應商(IP vendor)需要準備對應到各種 不同系統匯流排的IP電路，故會使IP供應商的效率降低。 為了解決此問題，如第2圖所示，習知可以使用與系 流排無關的IP電路設計。 ^ 、 如第2圖所示，IP電路3僅有與局部時脈同步的電路 所構成，並透過橋接電路(bridge block)4連接到系統】流 排1，以吸收系統時脈與局部時脈的差異。亦即，汗= 3與橋接電路4所構成的電路5係與系統時脈 到系統匯流排1。 在此，橋接電路4係用來進行與局部時脈同步的1? 流排以及與系統時脈同步的系統匯流排丨之間 皇 遞，亚，包括分別與局料脈以及系統時脈同步的電^。 ，是，例如第3圖之虛線與破折線所示，一般而古， 具有複數㈣脈之局料脈的上升緣與下降緣並彡^以^ 不同的模式(mode)來盘季續日年脈同牛,,., 、 休…時脈冋步。此外，因為局部時 :立與低準位間的連續時間(durati〇n —也必項 叶^力f⑼有各種不_長度，故橋接電路4的設 汁也就叆仔十分困難。 又 此，=mip電路之在使用者所開發出來的。因 接電路可以吸㈣脈的相 L為了橋 會讓開負擔，同時也 如上所述’在習知的Ιρ設計巾’若進行與系統匯流排 1229441 7772pifl 5又计，Ip供應商必須準備分別對應到各種不同 =匯;此外，如要進行與系統匯流排無關的 U’可以吸㈣統時脈與局料脈之相里 性之稷雜橋接電路的負擔加在Ιρ再顧者的身上。” 【發明内容】 明為了解決上述之問題，本發明之目的在於夢由 將糸統時脈取入IP內，而你Tri工；^丄 你#、楮田 負擔可以減輕。再利用者開發橋接電路之 本發明之ίΡ(功能電路)係在於内建私 LSI衍生產品的開發，當再利用規格基準的(sp=與 based) IP 的時候，择由牌而 ^ ^ specification 功能電路整合一體為時脈之同步電路與 乂將系統日守脈取入IP Φ， 用僅考慮系統時脈的簡單橋接電路吏 地將前述之IP整合於LSIt。者可以輕易 只犯而知兩正的再利用从 具體而言，本發明提供—種功能電路盘=°人兮 能電路之半導體積體電路，台彡 一種包含该功
^ IP 決定動作時脈。其中同步電路係|έ /的傳送，以 時脈，以確定由系統時脈之IP 脈與局部 定動作時脈。 路的存取日守間，來決 較佳而言，上述之同步電路係藉由輪入系統時脈與局 1229441 7772pifl 邵時脈 + i 生由糸統日守脈之功能電路的存取姓 來決定該動作醜。祕，在 _取、，束减’ 於系㈣Μ而h 卜# 束訊號係藉由使用同步 輸出與頻率指定訊號*產生。 W數.。之 此外’本發明提供—種功能 ，半導體積體電路，包括系統匯流排，力;; ，，電路，同步於一局部時脈二電γ f糸統匯流排與Ιρ魏電路之間進行訊號的傳送，以決定 動作時脈’並且IP魏電路與同步電路係—體化。、 此外，_Lit之㈤步電路並不依㈣紐赌的種類， 在系統匯流排與IP功能電路之間進行訊號的傳送，以決 動作時脈。 、 較仏而σ上述之系統時脈的頻率係藉由輸入頻率指 定訊號到該同步電路而加以改變。 、+& 此外，藉由給予系統時脈之頻率，而自動地產生暫存 器轉移等級(RTL)的設計資料。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 ° 【實施方式】 在本發明之實施例中，IP為内建於LSI之具有特定功 能（specific function)的功能電路，其為一種智慧財產 (intellectual property);並且，在LSI與其衍生產物 (derivatives)的開發之際，針對關於需要長時間開發之功能 1229441 7772pifl 電路的設計之所有資料以智慧开 產品之開發中再重新加以利用。4來移轉，而於新 假如使用在以下之實施例 與它的同步電路所構成的Ip以及二=電路、以及 則將做為IP之功能電路於LSI^行生/ 口路的W的話， 用之際，可以謀求_„>料^ 發的再利 效利用，並且可以達到降低開發成本。9慧財產之有 ^_域料料細咖树明之實施例。 1 n ^ i圖到第7圖係緣示第—實施例中將IP功能電路盘 ?^步_二體化的IP(功能電路)設計是意圖式。|先了 以第4圖來說明第—實施例之正設計的概要。 如第4 _示之Ip辑’取人純魏如局部時脈 功Γ電路)20連接到僅與系統時脈同步的橋接電 ^亚且由IP 20與橋接電路30所構成的電路40連接 到與系統時脈同步的系統匯流排。 ^如第4圖所示之本發明的IP設計，因為在ip 2〇内部 ，統時脈與局部時脈為同步，故與習知的橋接電路4(參考 第$圖）並不相同。因為在本發明的橋接電路3〇中，僅考 慮系統時脈的問題，因而橋接電路的設計便可以更加容 易，也可以縮短開發所花費的時間。 接著，以第5圖來說明第一實施例所描述之Ip 2〇的 構成。如第5圖所示，ip 20係由同步於局部時脈之Ip功 能電路(IP functional circuit)21以及取入系統時脈而同步於 1229441 7772pifl 局部時脈的同步電路22所構成。 在u又。十IP 20的階段，系統時脈的頻率並不知道。因 •利用系、、先日守脈頻率指定訊號（frequency specifying signal) Α[η:0](η為自然數），將系統時脈的資訊(例如預定的 日^脈數)取入到内建於ΪΡ 20的同步電路22。藉由透過頻率 指定訊號A[n:G]，而使ΙΡ 2〇之系統時脈與局部時脈加以 匹配(match) ’而可以設計出對應到各種不同祕時脈之頻 率的IP設計。 、 系統時脈之頻率指定訊號A[n:0]可以從使用IP 2〇之 LSI的外部接腳(extemal pin)、LSI之内部的拉升元件 (mt_l邮-叩）（用來連接到内部電源電壓準位細_1 power supply voltage levd))、拉降元件_!如 到 接地端）、或者橋接電路30:傳送。系統時脈之 號雄啦從橋接電路3G來傳送的話，對^ = 時脈為可變的⑽。 #射i糸統 接著，使料6®與第7圖來說㈣含於 步電路22(參考第5圖)之動作。在第6圖的最上端係2 能魏21(參考第5圖)係由暫存器扣細〇所 圖之弟2列到=4列緣示為存取各暫存器之時脈波形厂音 圖。在此纽雜為使傳❹丨彡、賴流排 ^不= 取的時脈職。 擔料暫存器存 例如，如第6圖之第2列到第4列所示的波形，從使 1229441 7772pifl 用1p之LSI輸入的讀取/寫入訊號以及晶片選擇訊號(chi select signal)，其與局部時脈同步來進行暫存器之讀取 入動作，在此讀取/寫入動作之結束時間點，存取結束訊號 (access end signal)傳回LSI。由此一連串的動作，來構: 存器的讀取/寫入週期。 曰 例如 ▼ 弟〇圖所示之時序圖的波形，在習知之橋接電 路4，在系統時脈與局部時脈之間取得複雜的同步，而: 須產生必要的時脈波形給暫存器存取(例如第3圖所示）。 對此，在第一實施例中，使用系統時脈與頻率指定訊號， 而可以產生暫存器存取時所需要的必須時脈波形。化 第7圖繪示具有上述功能之IP功能電路21以及其同 步電路整合為-體之IP2G的具體構成範例電路示意圖❿ 20係由時序計數器(timing c〇unter)5〇、比較電路(⑶卿虹 circuit)60以及藉由局部時脈來動作之Ip功能電路所構 成0 如第7圖所示’時序計數器5〇利用晶片選擇訊號而啟 動，之後便開始計數系統時脈。接著使用比較電路6〇來比 車又日守序计數益50之计數值(c〇unting㈤此)與頻率指定訊發 Α[η:0]。當比較結果到達—定的判斷基準 ^ 送出存取結束訊號。 才便 另-方面’輸人晶片選擇訊號與位址㈣訊號等，以 進行對第5圖所示之做為處理對象的Ip功能電路21(暫 ^的存取動作’紅與局部時脈同步來執行Ip功能電路 21之資料輸出入週期(暫存器的讀取/寫入週期 1229441 7772pifl 稭此 、一 傳入的頻率指定訊號A_， 統時脈計數值以及以局部時脈來動 :_輪出人週期結束的時間點一致 日:^子：結束訊號(access en“ign侧 元成-連串的IP功能電路21之資料輸出入週期。 而^11" 1時’因為局部時脈為已知’故取人以此時脈 币^的主要訊號的時序也為已知。因此，如第7圖所示之
入頻率指定訊號A[n:0]，以系統時脈之 :十數1為基準來確定存取時間。例如，藉由推 束訊號傳回LSI之時戽，TP % π 有效時間來調整。 可以以取人晶片選擇訊號的
篇二實施你I 接著’以第8 11來朗在第二實施例之頻率指定訊穿 二理。此外’以第6圖來說明在第—實心 :使用辭心定訊號Α[η:0]將系統時脈取入IP 2〇(參考 並產生以局料脈來動作之IP功能電路21之時
^而，頻率指定訊號A[n:0]之動作並非只是整合在 刪设計時未知㈣統時脈與已知的局料脈的情 ^ 、又而έ，在以2系統時脈(two-way clock)操作的 系、、先中對於1系統時脈頻率的變化，來整合其他1系a 之時脈的時序的情形也是有效的。 …、 例如，如策8圖所示，在以_、_、〇1〇、〇u血 來交化頻率指定訊號Α[η:0]，而相對應之系統時脈為 12 1229441 7772pifl 20=HZ、40MHz、60MHz、80MHz 與 100MHz 之變化的情 形時，使用分別對應頻率指定訊號A[n:0]可以讓局部時脈 之時序追隨系統時脈。 在内建上述IP的LSI之動作，如LSI之操作摸式中， 例如藉由降低系統時脈的頻率，可以具有低消耗電力操 作。在包含低消耗電力操作模式的情形下是特別有效。 …此外，頻率指定訊號Α[η:0]並不一定只有系統時脈的 頻率，例如在頻率指定訊號A[n:〇]中，也可以很容易地包 έ關於構成系統時脈的矩形波(叫uare wave)之高準位與低 準位間的比例等，以及關於系統時脈之形狀的變化等之資 訊。 、 如第一與第二實施例之說明，在設計〇>之際，因為未 知的設計資料只有系統時脈，在再利用IP進行LSI開發的 守侯假如有包括糸統時脈之LSI的規格(specification)、 做為智慧財產而移轉的IP以及頻率指定訊號A[n:0]的話， 至少在暫存器轉移等級(register transistor level，RTL)之 LSI黾細輔助自動化設計(c〇nipUter aided design)是可以實 行的。 貝 此外，本發明並不侷限於上述之實施例。進行將時脈 受換成2系統取入1系統之時脈的同步化電路，以及存取 結束訊號同步於系統時脈訊號而從IP送出的電路等等，可 以使用第7圖之說明以外的電路或方法來實施。其他在不 脫離本發明知要旨的範圍之内，可以以各種不同的變化來 加以貫施。 13 1229441 7772pifl /如上所述，藉由本發明之IP設計的話，在IP内進行 系統喊與局部時脈的同步化，而對於系統匯流排與正之 1 進行訊號傳送知橋接電路的設計，若僅要考慮系統時脈
的洁’橋接電路的設計便會變得很容易；而在開發内建IP k LSI以及其衍生產品時，Ip與其週邊功能電路之再利用 性也可以提高。 ，然本發明已以較佳實施例揭露如上，然其並非用以 =毛明，任何熟習此技藝者，在不脫離本發明之精神 當可作些許之更動與潤飾，因此本發明之保護 圍备視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖繪示習知之IP設計示意圖。 圖。第目、、曰不智知之與系統匯流排無關之P設計示意 ^圖 贿職局部日植之__示意圖； 圖 第4圖、^本發明第—實施狀Ip設制概念示意 圖 第/圖缘示本發明第—實施例之逆的構成示音圖. 圖1 會示系統時脈與暫存器存取的時序波形示意 第7圖繪示IP之具體構成的電路示音 示意^睛林發㈣二實齡㈣神^訊號的動作 14 1229441 7772pifl 【主要元件符號說明】 1系統匯流排 2 IP電路 10 3 IP 4橋接電路 5 IP電路 系統匯流排 20 IP 30橋接電路 40電路 21 IP功能電路
22同步電路 50時序計數器 60比較電路 70 IP功能電路
15

Claims (1)

1229441 7772pifl 十、申請專利範圍： L一種功能電路，包括： 一系統匯流排，同步於一系統時脈； 據財產(―細⑽P零rty，IP)功能電路，為依 而特製之可再利用積體電路，且同步於-局: _ 乂笔路在5玄糸統匯流排與該ip功能電路之μ、& 行訊號的傳送，以決定一動作時脈，“路之間進 脈，8糾脈錢局部時 來決定該該1p功能電路的-存取時間， 2·如申明專利範圍第丨項所述功能電路，其 私路係If由輸人H統時脈與該局料脈 =脈之㈣功能電路的一存取結束訊號，來 3·如申請專利範圍第2項所述之功能電路，发 取結束喊係||由使肖同步於該线雜而細之一^子 器與-比較電路，並比較該計數器之輸出與—頰率指 號而產生。 曰疋机 4·如申請專利範圍第1項所述之功能電路，发 步電路並不依據該系統匯流排的種類，在該系統匯二， 該IP功能電路之間進行__送，以決_^^與 5·如申請專利範圍第1項所述之功能電路，其 統時脈的頻率並不固定在特定的頻率。 乂糸 16 1229441 7772pifl 6·如申請專利範圍第5項所述之功能電路，其中該系 統時脈的頻率，藉由輸入一頻率指定訊號到該同步電路'、 而不固定在特定的頻率。 7·如申請專利範圍第1項所述之功能電路，其中藉由 給予該系統時脈之頻率，而自動地產生暫存器轉移^ (RTL)的設計資料。 ' 8·—種功能電路，包括·· 一系統匯流排，同步於一系統時脈； 冬慧財產(intellecture property，IP)功能電路，為依 據需求没計而特製之可再利用積體電路，且同步於一^ 時脈；以及 局々 ^ 一同步電路，在該系統匯流排與該IP功能電路之間進 仃汛號的傳达，以決定一動作時脈，並且該正功能電路盥 该同步電路係一體化。 9. 如申請專利範圍第8項所述之功能電路，其中該同 路並不依據㈣統匯流排的種類，在該祕匯流排與 或ip功能電路之間進行訊號的傳送，以決定該動作時脈。 10. 如申請專利範圍第8項所述之功能電路，其中該系 統時脈的頻率為可變。 / 11·如申Μ專利範圍第1G項所述之功能電路，其中該 系、、杨脈的頻率係藉由輸入一頻率指定訊號到該同步電路 而加以改變。 12·—種半導體積體電路，包括·· 一功能電路，其中該功能電路包括： 17 1229441 7772pifl ’ / Ai、4 AJ/JA. y 一智慧財產（inteliecture property，Ip)功能電路 依據需求設計而特製之可再利用積體電路，且同步丄為 部時脈；以及 / 、 局 一同步電路，在該系統匯流排與該IP功能電路 進行訊號的傳送，以決定一動作時脈， 間 其中該同步電路係藉由輸入該系統時脈與該戶士 :’以確定由言亥系統時脈之該jρ χ力能電二：日寸 來決定該動作時脈。 仔取4間， 政φ13”，利範㈣12項所述之半導體積體電路， ^中該同步電路储由輸人該系統時脈與該局路 ^產生由該系統時脈之該ΙΡ功能電路的— 精 竣，來決定該動祚時脈。 〜束迅 其中項職轉糾積體電路， 率指= 而產L路’並比較該計數器之輸出與1 匯t _⑨不依據該系統匯流排的麵，在該夺移 能電路之間進行訊號的傳送，以決4: κ如帽料12項所狀半導體積體 、中该系統時脈的頻率並不固定在特定的頻率。 Π.如申請專利範圍第16項所述之半導體積體電路， 1229441 7772pifl 其中該系統時脈的頻率，藉由輸入一頻率指定訊號到节_ 步電路，而不固定在特定的頻率。 μ 5 18·如申請專利範圍第12項所述之半導體積體電路， 其中藉由給予該系統時脈之頻率，而自動地產生暫哭 移等級(RTL)的設計資料。 曰态轉 19·一種半導體積體電路，包括： 一功能電路，其中該功能電路包括： 一系統匯流排，同步於一系統時脈； 一智慧財產(intellecture property，IP)功能電路，為 依據需求設計而特製之可再利用積體電路，且同步於 部時脈；以及 、局 、 同ν黾路在遠系統匯流排與該IP功能電路之ρ气 進仃訊號的傳送，以決定—動作時脈，並且該ιρ功能 與該同步電路係一體化。 兒 圍第19項所狀半導難體電路， μ同乂包路並不依據該系統匯流排的種類，在兮丰銥 =與該1p功能電路之間進行訊號的傳送:二: 21.如申請專利範圍第19 其中該系統時脈的頻率並不固定在特定=積一 步電路，而不固定4定率指定_^
f3年f月，r曰 * 正本 爲第90114016號說明書無劃線修正本 1229441 修正日期:93年9月15曰 發明專利說明書 (本說明書格式、順序及粗體字，請勿任意更動，※記號部分請勿填寫）
一、 發明名稱：（中文/英文） 半導體積體電路及其功能電路 SEMICONDUCTOR INTEGRATED CIRCUITS AND FUNCTIONAL BLOCK THEREOF 二、 申請人：（共1人） 姓名或名稱：（中文/英文） 東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA 代表人：（中文/英文）岡村正/OKAMURA，TADASHI 住居所或營業所地址：（中文/英文） 曰本神奈川縣川崎市幸區堀川町72番地 國籍：（中文/英文）曰本/JP 三、 發明人：（共1人） 姓名：（中文/英文） 1.長谷川真也/HASEGAWA，SHINYA 國籍：（中文/英文）曰本/JP
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