CN102006056A

CN102006056A - 集成电路及在集成电路中获得基准时钟的方法

Info

Publication number: CN102006056A
Application number: CN2009101715392A
Authority: CN
Inventors: 王惠刚
Original assignee: Actions Semiconductor Co Ltd
Current assignee: Actions Semiconductor Co Ltd
Priority date: 2009-08-28
Filing date: 2009-08-28
Publication date: 2011-04-06
Also published as: WO2011023030A1

Abstract

本发明公开了一种集成电路，包括：第一分频单元、计数器、振荡信号产生电路和第二分频单元；所述第一分频单元用于通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟；振荡信号产生电路用于产生一振荡信号；计数器用于通过使用所述第一基准时钟对所述振荡信号进行计数得到所述振荡信号的频率信息；所述第二分频单元用于根据依据所述频率信息得到的分频因子对所述振荡信号进行分频得到第二基准时钟。本发明还公开了一种在集成电路中获得基准时钟的方法。本发明方案可以在不需要低频晶体振荡器的情况下，得到精准的基准时钟，从而集成电路上无需连接低频晶体振荡器的两个引脚，可以节约宝贵的引脚资源。

Description

集成电路及在集成电路中获得基准时钟的方法

技术领域

本发明涉及集成电路技术领域，特别涉及集成电路及在集成电路中获得基准时钟的方法。

背景技术

现有片上系统(System-On-a-Chip，SOC)设计和应用中，普遍需要采用两个晶体振荡器作为SOC的时钟源，一个是振荡频率为几十兆赫兹的高频晶体振荡器，另外一个是振荡频率为几十千赫兹的低频晶体振荡器。如图1所示，高频晶体振荡器12用来作为SOC 11中的锁相环(Phase-Locked Loop，PLL)组111的时钟源，产生出SOC中各种高频电路所需的高频时钟。低频晶体振荡器13主要有两个用途：一个是用来产生SOC11待机时的工作时钟；另外一个是送给SOC 11中的低频分频器112产生出精准计时电路所需计时基准时钟，一般为频率为1赫兹的时钟。SOC中的精准计时主要用来实现以秒为单位的计时功能，如万年历和数字版权管理(Digital Right Management，DRM)等功能。

虽然通过高频晶体振荡器分频也可以产生精准计时所需的基准时钟，但由于高频晶体振荡器振荡时电流较大，导致SOC在待机状态下精准计时的功耗无法接受。因此现有SOC中，普遍采用功耗更低的低频晶体振荡器来产生精准计时所需的基准时钟。

现有技术的缺点在于，SOC不仅需要为高频晶体振荡器配备两个引脚，而且还要为低频晶体振荡器专门配备两个引脚，这导致SOC中最稀缺的资源——引脚更为紧张、稀缺。而且，由于生产SOC应用产品的物料清单(Bill of Material，BOM)需要增加低频晶体振荡器及其应用电路所需电阻和电容，从而增加SOC应用产品的BOM成本，降低SOC的市场竞争力。

发明内容

有鉴于此，本发明的目的在于，提出一种集成电路及一种在集成电路中获得基准时钟的方法，可以节约集成电路中宝贵的引脚资源。

本发明实施例提出的一种集成电路包括：第一分频单元、计数器、振荡信号产生电路和第二分频单元；

所述第一分频单元用于通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟；

振荡信号产生电路用于产生一振荡信号；

计数器用于通过使用所述第一基准时钟对所述振荡信号进行计数得到所述振荡信号的频率信息；

所述第二分频单元用于根据依据所述频率信息得到的分频因子对所述振荡信号进行分频得到第二基准时钟。

较佳地，所述第一分频单元包括第一分频器和第二分频器；

所述第一分频器用于通过使用一个分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到一时钟信号；

所述第二分频器用于通过对所述第一分频器得到的时钟信号进行二分频得到第一基准时钟信号。

或者，所述第一分频单元是一个分频器，用于通过使用一个分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟。

所述集成电路还包括控制单元，用于在所述计数器得到所述频率信息后，控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态。

该集成电路还可以进一步包括：自动校准单元，用于在预定的校准间隔时间后控制所述第一分频单元、计数器、以及所述时钟产生单元进入工作状态。

所述外部时钟信号为高频时钟信号，所述振荡信号为低频振荡信号。

本发明实施例还提出一种在集成电路中获得基准时钟的方法，所述集成电路包括第一分频单元、计数器、振荡信号产生电路和第二分频单元，所述方法包括：

所述第一分频单元通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟；

计数器通过使用所述第一基准时钟对所述振荡信号产生的一振荡信号进行计数得到所述振荡信号的频率信息；

所述第二分频单元根据依据所述频率信息得到的分频因子对所述振荡信号进行分频得到第二基准时钟。

较佳地，所述第一分频单元包括第一分频器和第二分频器；

所述第一分频单元所述通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟具体包括：

所述第一分频器通过使用一分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到一时钟信号；

所述第一分频器通过对所述第一分频器得到的时钟信号进行二分频得到第一基准时钟信号。

所述方法在得到所述振荡信号的频率信息之后还包括：控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态。

所述方法在控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态之后还包括：在预定的校准间隔时间后控制所述第一分频单元、计数器、和/或所述时钟产生单元进入工作状态。

从以上技术方案可以看出，本发明实施例可以在不需要低频晶体振荡器的情况下，得到精准的基准时钟，从而集成电路上无需连接低频晶体振荡器的两个引脚，可以节约宝贵的引脚资源；并且在获得集成电路内部产生的振荡信号的频率信息后，即可以根据需要控制第一分频单元、计数器、和/或集成电路外部的时钟产生单元进入非工作状态(停止工作)，而仍然可以根据依据频率信息得到的分频因子对振荡信号分频继续输出精准计时待应用所需的精准时钟，满足了待机状态的低功耗需求；此外，还可以根据需要以预定的校准时间间隔控制第一分频单元、计数器、和时钟产生单元进入工作状态以重新获得振荡信号的频率信息，从而可以实现对精准时钟的适时校准的作用。

附图说明

图1为现有技术中片上系统的时钟装置的示意框图；

图2为采用本发明方案的一种片上系统的框图；

图3为本发明实施例提出的一种基准时钟产生装置的实现框图；

图4为本发明实施例提出的另一种基准时钟产生装置的实现框图；

图5为图4所示的基准时钟产生装置生成基准时钟的处理流程图；

图6为本发明实施例提出的基准时钟的实现流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细阐述。

图2示出了采用本发明实施例的一种片上系统的框图。由图2可以看出，SOC 21的外围不再需要低频晶体振荡器，而是由片上系统中的基准时钟产生装置212依据来自高频晶体振荡器22的高频时钟信号产生基准时钟信号。并且一旦可以输出基准时钟信号之后，基准时钟产生装置212可以不再依赖高频时钟信号而自行生成稳定的基准时钟信号，满足SOC在待机状态下精准计时的低功耗要求。

本发明实施例一的集成电路包括：第一分频单元、计数器、振荡信号产生电路和第二分频单元；

振荡信号产生电路用于产生一振荡信号；

计数器用于通过使用所述第一基准时钟对所述振荡信号进行计数得到所述振荡信号的频率信息；其中，所述的频率信息可以是所述振荡信号的频率值，或者是振荡信号频率值的任一分频值或倍频值等。其中，使用所述第一基准时钟对所述振荡信号进行计数得到所述振荡信号的频率信息，例如可以是在获得0.5Hz的第一基准时钟后，以第一基准时钟的一个周期的高电平/或低电平部分(时长为1秒钟)对振荡信号进行计数，从而得到振荡信号的频率值；可以理解的，在具体实现时可以有多种实现方式，并不仅限于此，例如，以第一基准时钟的一个周期对振荡信号进行计数，从而得到振荡信号的2倍频率值等，第一分频单元也并不仅限于得到0.5Hz的第一基准时钟。

所述第二分频单元用于根据依据所述频率信息得到的分频因子对所述振荡信号进行分频得到第二基准时钟；其中，所述依据所述频率信息得到的分频因子，可以是该频率信息本身，或者是该频率信息的任一分频值或倍频值等。

较佳地，所述第一分频单元包括第一分频器和第二分频器；

所述第一分频器用于通过使用一个分频因子对从所述集成电路外部输入的第一时钟进行分频得到一时钟信号；所述第二分频器用于通过对所述第一分频器得到的时钟信号进行二分频得到第一基准时钟信号。

或者，所述第一分频单元是一个分频器，用于通过使用一个分频因子对从所述集成电路外部输入的第一时钟进行分频得到第一基准时钟。

所述集成电路还包括控制单元，用于在所述计数器得到所述计数结果后，控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述第一时钟的器件进入非工作状态。这样可以起到节约功耗的效果；并且在这之后，第二分频单元仍然可以根据计数结果对振荡信号进行分频而得到第二基准时钟。

较佳地，该集成电路进一步包括：自动校准单元，用于按照预定的校准间隔时间控制所述第一分频单元、计数器、以及所述用于产生所述第一时钟的器件进入工作状态。

所述第一时钟为高频时钟，所述振荡信号为低频振荡信号。

所述对第一时钟进行分频的分频因子为所述第一时钟的标称频率或该标称频率的分频频率或倍频频率。

图3给出了本发明实施例二的一种片上系统中的基准时钟产生装置212的实现框图，包括第一分频器31、第二分频器32、计数器33、低频RC振荡器34和第三分频器35。

第一分频器31在收到启动信号后，将从集成电路外部输入的高频时钟(可以是由高频晶体振荡器产生)进行分频，产生出1赫兹时钟。第一分频器31的输入包括启动信号、第一分频因子和从集成电路外部输入的高频时钟，输出频率为1赫兹的时钟信号。所述第一分频因子是一个常数，其数值为高频晶体振荡器产生的高频时钟的频率，也就是高频晶体振荡器的标称频率。

第二分频器32的输入包括启动信号和第一分频器31产生的1赫兹时钟，输出占空比为1、频率为0.5赫兹的第一基准时钟信号。第二分频器32的分频因子称为第二分频因子，其数值为2，在一种具体实施方式中可以通过一个二分频电路来实现，例如用“T”型边沿触发器来实现。

可以理解的，在本发明的更多实施例中，也可以由一个分频器产生第一基准时钟信号，该分频器以2倍的高频晶体振荡器的标称频率作为分频因子对从集成电路外部输入的高频时钟进行分频，同样也可以输出占空比为1的0.5赫兹的第一基准时钟。

计数器33的输入包括启动信号、第二分频器32产生的0.5赫兹时钟信号和低频RC振荡器34产生的低频振荡时钟，输出为反馈给SOC的计数完成信号和送给第三分频器35的频率信息。计数器33通过使用所述第一基准时钟对所述振荡信号进行计数获得低频振荡的频率信息，并将低频振荡时钟的频率信息输入第三分频器35。计数器33的其中一种工作方式如下在收到启动信号后，在第一基准时钟的一个周期的高电平部分对低频RC振荡器34产生的低频振荡时钟进行计数，计数完毕后产生计数完毕信号，并将计数结果保存下来。

下面是采用Verilog硬件描述语言设计的计数器33的一种电路实现方式，其中rst_n为启动信号，clk_i为低频RC振荡器34产生的低频时钟，enable为第二分频器32产生的0.5赫兹频率时钟。

module counter(rst_n，clk_i，enable，finish，result)；

parameter WIDTH＝10；

parameter UDLY＝1；

input rst_n；

input clk_i；

input enable；

output finish；

output[WIDTH-1:0]result；

reg[1:0]enable_p；

always@(posedge clk_i or negedge rst_n)

begin

if(rst_n＝＝1′b0)

enable_p＜＝#UDLY 2′b00；

else

enable_p＜＝#UDLY{enable_p[0]，enable}；

end

reg finish；

always@(posedge clk_i or negedge rst_n)

begin

if(rst_n＝＝1′b0)

finish＜＝#UDLY 1′b0；

else if(enable_p＝＝2′b 10)

finish＜＝#UDLY 1′b1；

end

reg[WIDTH:0]pointer；

always@(posedge clk_i or negedge rst_n)

begin

if(rst_n＝＝1′b0)

pointer＜＝#UDLY ′h0；

else if(enable_p[0]＝＝1′b1)

pointer＜＝#UDLY pointer+1′b1；

else

pointer＜＝#UDLY ′h0；

end

reg[WIDTH-1:0]result；

always@(posedge clk_i or negedge rst_n)

begin

if(rst_n＝＝1′b0)

result＜＝#UDLY′h02；

else if(enable_p＝＝2′b10)

result＜＝#UDLY pointer；

end

endmodule//counter

以上所示的电路实现方式仅为本发明方案中计数器33的一种可能的实现方式，并不用以限制本发明。

低频RC振荡器34产生低频振荡时钟，其中R代表电阻，C代表电容。该低频振荡时钟一方面可以用作SOC待机时的工作时钟，另外一方面可以用来作为产生精准时钟的时钟源。低频RC振荡器是一种很成熟的基本电路，本实施例的低频RC振荡器34可以为公知技术中的一种低频RC振荡器。其振荡频率的选择取决于计时基准时钟的精度要求。例如，如果计时基准时钟的精度要求低于百万分之四十，那么其频率要高于百万分之四十的倒数，即25千赫兹，再考虑到低频RC振荡器受半导体加工工艺漂移的影响(一般频率漂移不会超过±50％)，因此可以将低频RC振荡器的频率选择为50千赫兹。

第三分频器35的功能就是在启动后，将低频RC振荡器34产生的低频时钟以第三分频因子进行分频，产生出精准计时所需1赫兹的第二基准时钟。其中的第三分频因子可以是计数器33的频率信息本身。第三分频器35可以采用与第一分频器31完全相同的电路设计。第一分频器，第二分频器，第三分频器的分频因子及输出时钟可以采用其他符合本发明方案要求的设计形式，并不仅限于上述实施例中提到的数值。

可以理解的，在本发明更多实施例中，第三分频因子也可以是计数器所得到的频率信息的任一分频值或倍频值等。在具体实现时，例如可以在计数器与第三分频器之间配置一个分频器，对频率信息进行分频得到第三分频因子，或者由具有处理能力的处理单元依据计数器输出的数据得到第三分频因子后直接提供给第三分频器使用。

进一步的，本实施例的SOC还可以包括控制单元，用于在所述计数器得到所述计数结果后，控制所述第一分频器、第二分频器、计数器、和/或SOC外围的高频晶体振荡器进入非工作状态(停止工作)。这样可以起到节约功耗的效果；并与此同时，第三分频器仍然可以使用第三分频因子对振荡信号进行分频而得到第二基准时钟。

由于SOC运行过程中低频RC振荡器产生的低频振荡时钟是随SOC内部温度和电压漂移而漂移，因此可以适时对第三分频器35的第三分频因子进行校准以保证精准时钟稳定。本发明实施例三提出的SOC的具体实现框图如图4所示，在实施例二的基础上，进一步增加了自动校准单元，用于实现适时自动校准第三分频因子，该自动校准单元包括第四分频器36和自动校准启动控制器37：

第四分频器36可以采用与第一至第三分频器相同的结构来实现，其分频因子(以下称为第四分频因子)可以是预先设定或从外部接收的常数，其数值可由最大的校准时间间隔决定，比如如果最大校准时间间隔为64秒，则第四分频因子可选为128。图4中示出的校准时间间隔选择信号(select)就是从外部接收的第四分频因子。第四分频器36作用就是一个计时器，在收到来自计数器33的使能信号enable(即计数器33的计数完成指示信号finish)后，接收来自第三分频器35的1赫兹基准时钟信号，用第四分频因子对1赫兹基准时钟信号进行分频，得到的分频结果(pointer)作为时间间隔信号(timer)输出至自动校准启动控制器37。

自动校准启动控制器37的输入信号包括rst_n、enable、timer、clk_i和clk_o，分别连接启动信号、计数器33的计数完成信号、第四分频器36输出的时间间隔信号、高频晶体振荡时钟信号和1赫兹基准时钟信号。输出信号为enable_osc和enable_div12，分别用来作为高频晶体振荡器的硬件启动信号和第一、二分频器的工作使能信号。其工作原理如下：将来自计数器33的计数完成信号作为使能信号，自动校准启动控制器37在收到使能信号后，当接收到来自第四分频器36的时间间隔信号时，用来自第三分频器35的1赫兹基准时钟信号产生出高频晶体振荡器的硬件启动信号发送至高频晶体振荡器；用来自高频晶体振荡器的高频晶体振荡时钟信号产生出第一、二分频器的工作使能信号输出至第一分频器31以及第二分频器32，使得第一分频器31以及第二分频器32转变为工作状态。

归纳起来，图4所示的基准时钟的实现装置就是在图3的基础上，进一步包括第四分频器和自动启动控制器；

所述第四分频器将来自计数器的计数完成信号作为使能信号，第四分频器在收到使能信号后，接收来自第三分频器的频率为1赫兹基准时钟信号，用预先设定或从外部接收的第四分频因子对1赫兹基准时钟信号进行分频，产生时间间隔信号输出至自动校准启动控制器；

所述自动校准启动控制器将来自计数器的计数完成信号作为使能信号，自动校准启动控制器在收到使能信号后，当接收到来自第四分频器的时间间隔信号时，用来自第三分频器的1赫兹基准时钟信号产生出高频晶体振荡器的硬件启动信号发送至高频晶体振荡器；用来自高频晶体振荡器的高频晶体振荡时钟信号产生出第一、二分频器的工作使能信号输出至第一分频器以及第二分频器，使得第一分频器以及第二分频器转变为工作状态。

为了设计的方便，第一至第四分频器在设计上采用完全相同的结构。下面是采用Verilog硬件描述语言设计的第一至第四分频器的一种电路，其中rst_n为启动信号，enable为使能信号，divisor为分频因子，clk_i为输入时钟，clk_o为除频后的输出时钟，pointer为分频或者计数过程中的计数指针。

module divider(rst_n，enable，divisor，clk_i，clk_o，pointer)；

parameter WIDTH＝10；

parameter UDLY＝1；

input rst_n；

input enable；

input clk_i；

output clk_o；

input[WIDTH-1:0]divisor；

output[WIDTH-1:0]pointer；

wire [WIDTH-1:0]divisor；

reg[WIDTH-1:0]pointer；

always@(posedge clk_i or negedge rst_n)

begin

if(rst_n＝＝1′b0)

pointer＜＝#UDLY ′h0；

else if((enable＝＝1′b1)&&(pointer＜divisor-1))

pointer＜＝#UDLY pointer+1′b1；

else

pointer＜＝#UDLY′h0；

end

reg clk_o；

always@(posedge clk_i or negedge rst_n)

begin

if(rst_n＝＝1′b0)

clk_o＜＝#UDLY 1′b0；

else if(enable＝＝1′b1)

clk_o＜＝#UDLY pointer＜divisor＞＞1；

else

clk_o＜＝#UDLY 1′b0；

end

endmodule//divider

以上所示的电路实现方式仅为本发明方案中第一分频器31至第四分频器36的一种可能的实现方式，并不用以限制本发明。

图4所示的基准时钟产生装置212生成基准时钟的处理流程如图5所示，包括如下步骤：

步骤501：给SOC上电。

步骤502：启动低频RC振荡器34。

步骤503：启动高频晶体振荡器。

步骤504：通过软件启动第一分频器31、第二分频器32和计数器33，它们开始工作，计算出第二分频器所需的分频因子，并将计算完成信号反馈给SOC。

步骤505：SOC收到计数器33反馈回来的计数完成信号后，启动第三分频器35，将计数器33送过来的分频因子保存下来，并产生出精准计时所需的1赫兹基准时钟。

在此之后，为了减少功耗，SOC可以将第一分频器31、二分频电路32和计数器33和高频晶体振荡器置于非工作状态，避免它们工作产生不必要的耗电。这样，即便禁止掉高频晶体振荡器，低频RC振荡器34产生的低频振荡时钟输出至第三分频器35，第三分频器35根据计数器33已保存的分频因子对低频振荡时钟进行分频得到基准时钟，这样基准时钟产生装置212依然可以进行精准计时，从而达到SOC待机状态时无需高频晶体振荡器振荡工作，实现SOC待机工作时耗电小的目的。

为了实现适时校准的功能，步骤505之后还可以进一步包括：

步骤506：第四分频器使能后按照根据最大校准时间间隔确定的分频因子进行计时，自动校准启动控制器根据校准时间间隔选择信号去打开高频晶体振荡器和使能第一、二分频器，并转至步骤503，重复执行步骤503至505，实现间隔一段时间自动校准分频因子。

图3所示的基准时钟产生装置212则可以实现除步骤506之外的步骤501至505。

根据以上描述可以总结出本发明实施例三提出的基准时钟的实现流程，具体如图6所示包括如下步骤：

步骤601：将高频晶体振荡器产生的高频时钟的标称频率乘以2后再作为分频因子，对所述高频时钟分频，输出占空比为1频率为0.5赫兹的时钟信号；

步骤602：在所述占空比为1频率为0.5赫兹的时钟信号的一个周期的高电平部分，对低频RC振荡器产生的低频振荡时钟进行计数，所述高电平部分结束则计数完成，将计数结果作为第三分频因子保存；

步骤603：根据所述第三分频因子对低频RC振荡器产生的低频振荡时钟进行分频，产生并输出1赫兹的基准时钟。

较佳地，所述步骤601可以分为：

步骤601a：接收高频晶体振荡器产生的高频时钟以及所述高频时钟的标称频率，用所述标称频率对所述高频时钟进行分频，输出频率为1赫兹的时钟信号；

步骤601b：对所述1赫兹的时钟信号进行二分频，输出占空比为1、频率为0.5赫兹的时钟信号。

可选地，所述步骤603之后，进一步包括：

步骤604：用第四分频因子对1赫兹基准时钟信号进行分频，产生时间间隔信号；

步骤605：接收到时间间隔信号时用1赫兹基准时钟信号产生出高频晶体振荡器的硬件启动信号发送至高频晶体振荡器，并转至所述步骤601。

本发明的技术方案利用高频晶体振荡器产生的高频时钟，通过SOC内部硬件电路得到1赫兹频率的基准时钟的分频因子，从而在不需要低频晶体振荡器的情况下得到精准的1赫兹频率基准时钟，同时可以根据需要可以实现适时校准的作用。

本发明最有益的效果就是可以省掉SOC中为低频晶体振荡器配备的两个低频晶振引脚，一方面为SOC实现更少引脚封装产品提供可能，另外一方面可以使SOC在同样引脚数目下实现更多的功能。同时，在多媒体处理器SOC应用中可以节省一个外部低频晶体振荡器及其应用电路所需元器件，能够有效降低多媒体处理器SOC应用产品的BOM成本，提高SOC产品的市场竞争力。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种集成电路，其特征在于，包括：第一分频单元、计数器、振荡信号产生电路和第二分频单元；

振荡信号产生电路用于产生一振荡信号；

2.根据权利要求1所述的集成电路，其特征在于，所述第一分频单元包括第一分频器和第二分频器；

3.根据权利要求1所述的集成电路，其特征在于，所述第一分频单元是一个分频器，用于通过使用一个分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟。

4.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括控制单元，用于在所述计数器得到所述频率信息后，控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态。

5.根据权利要求4所述的集成电路，其特征在于，该集成电路进一步包括：自动校准单元，用于在预定的校准间隔时间后控制所述第一分频单元、计数器、以及所述时钟产生单元进入工作状态。

6.根据权利要求1至5任一项所述的集成电路，其特征在于，所述外部时钟信号为高频时钟信号，所述振荡信号为低频振荡信号。

7.一种在集成电路中获得基准时钟的方法，其特征在于，所述集成电路包括第一分频单元、计数器、振荡信号产生电路和第二分频单元，所述方法包括：

8.根据权利要求7所述的方法，其特征在于，所述第一分频单元包括第一分频器和第二分频器；

所述第一分频器通过使用一个分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到一时钟信号；

9.根据权利要求7所述的方法，其特征在于，所述方法在得到所述振荡信号的频率信息之后还包括：控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态。

10.根据权利要求9所述的方法，其特征在于，所述方法在控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态之后还包括：在预定的校准间隔时间后控制所述第一分频单元、计数器、和/或所述时钟产生单元进入工作状态。

11.根据权利要求7至10任一项所述的方法，其特征在于，所述外部时钟信号为高频时钟信号，所述振荡信号为低频振荡信号。