TWI224851B - Electrostatic discharge protection element - Google Patents

Description

1224851 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係有關靜電放電保護元件。明確言之，本發明 係有關靜電放電保護元件，此設置於半導體積體電路中， 以防止半導體積體電路由於靜電自外部進入半導體積電 路中’或由於靜電現象自充電之半導體積體電路釋放至外 部引起崩潰。

【先前技術】 當處理半導體積體電路時’靜電之充電或釋放現象被 視爲問題’在此現象中’在半導體積體電路由機械或人類 處理時，當靜電自充電之機械裝置或人類流入時，半導體 積體電路變爲充電，且在此現象中，在半導體積體電路本 身由於在輸送時發生掁動’摩擦等變爲充電後，半導冑胃 體電路釋放靜電至外部導體。由於此靜電現象，靜電即日寺 充電於半導體積體電路’或自半導體積體電路釋放，且故0 此，過度電流流過半導體積體電路。如此，與過度電流丰目 當之一過度電壓施加於其內部電路。故此，半導體積體w 路內發生接面崩潰，絕緣薄膜崩潰，線斷裂等，且有破壞 半導體積體電路之危險。 一般言之，靜電放電保護兀件設置於半導體積體電路^ 之外端及其內部電路之間’以防止半導體積體電路由靜電 引起崩潰，且此形成靜電便道。使用用以製造半導體積II 電路之製造程序構製此靜電放電保護元件。在此，需構g -4- (2) 此兀件’而不增加特定之製造程序於用以製造半導體積體 電路之製造程序’俾不增加其製造成本。 靜電放電保護兀件具有一結構’其中，一電流限制元 件及一電壓夾定元件適當結合。電流限制元件爲一元件用 以限制暫態流過半導體積體電路之電流，及一擴散電阻器 ，一多晶矽電阻器等可爲其例。另一方面，電壓夾定元件 爲一元件用以抑制施加於內部電路上之電壓，及一二極體 ，雙極電晶體，MOS電晶體，閘流體等可爲其例。 尤其是，閘流體作爲電壓夾定元件具有優點，此容許 過度電流流過。然而’用以變換例如用於功率裝置之閘流 體至通狀態，俾電流開始流之一觸發電壓爲一高電壓，且 故此，半導體積體電路在閘流體接通前崩潰之可能性非常 高。故此，需降低觸發電壓Vtr。 圖7顯示作爲靜電放電保護元件之SCR元件在施加 靜電突波時所需之I-V特性之槪要圖。在圖中，SCR元件 開始突崩之電壓由Vtr表示，第一崩潰電壓表示如Vtl， 及保持電壓表示如VH。在此，靜電放電保護元件（i )需 具有一氧化物薄膜在施加突波時之抵抗電壓（BVox )， 此不超過第一崩潰電壓（Vt 1 )，以防止內部電路之閘氧 化物薄膜由於靜電突波引起崩潰，及（Π )需具有保持電 壓（VH)超過內部電路之最大操作電壓（Vddmax )，以 防止在普通操作時閂定該電路。 例如，美專利6，5 2 4，8 9 3中說明之一技術如上述先前 技藝所提，且參考圖4(a)及4(b)說明於下。圖4(a -5- (3) )顯示一槪要斷面圖，及圖 4 ( b )顯示圖 4 ( a )之等效 電路圖。此技術係有關靜電放電保護元件，使用閘流體’ 其中達成觸發電壓之降低。此公報中所述之閘流體包含一 觸發二極體，用以低電壓觸發閘流體至通狀態。此觸發二 極體設有一 η型陰極高濃度雜質區6，一 P型陽極高濃度 雜質區4，一矽化物層構製於η型陰極高濃度雜質區6之 表面上，一矽化物層構制於ρ型陽極高濃度雜質區4之表 面上，及一裝置（元件隔離區）用以電隔離區6及區4, 且從而，可製造此觸發二極體，而不增加任何特殊程序， 尤其是攝影程序於半導體積體電路之製造程序中，此包括 構製矽化物之步驟，且不增加製造成本。在圖4 ( a )中 ’一 P型砍基體標不如1，一 ρ型井標示如1'，一 η型井 標示如2，一淺隔離溝（ST)標示如3，一 η型陽極高濃 度雜質區標示如5，一 ρ型陰極高濃度雜質區標示如7, 一 Ρ型高濃度雜質區標示如8，一 η型高濃度雜質區標示 如9 ’矽化物層標示如i 〇 a至1 〇 f，側壁標示如1 2 ,閘氧 化物薄膜標示如1 3，閘多晶矽標示如1 4，氧化物薄膜標 示如1 5，接觸點標示於丨6 a至丨6 d，金屬線標示如丨7及 1 8，觸發二極體標示如D，n井之電阻標示如Rnw，p井 之電阻標示如Rpw，第一電晶體標示如Trl，及第二電晶 體標示如T r 2。 當引進近代製造程序，以減小最小製造尺度時，然而 ，半導體積體電路之操作電源電壓降低，且電晶體中容易 發生短路波道效應。n井及ρ井之雜質濃度需提高，或閘 -6 - (4) (4)1224851 絕緣薄膜之薄膜厚度需減小，以防止此點，且結果，閘絕 緣薄膜之絕緣崩潰電壓降低。 故此，二型井中雜質濃度之提高聯同電晶體之微型化 導致n井電阻Rnw及p井電阻Rpw，且故此電壓Vtr降 低，具有普通結構之閘流體中用以轉換閘流體至通狀態之 觸發二極體開始操作之電壓Vtr依此減小。 然而，由流過觸發二極體之電流量所決定之第一崩潰 電虜Vtl獨特依井濃度決定，且故此，難以調整第一崩潰胃| 電懕Vt 1。 故此，需使第一崩潰電壓vt 1 (閘流體依此變換爲通 狀態）可調整，俾可依任何型式之程序製造閘流體，並降 低觸發電壓vtr。而且，亦需抑制閘流體在觸發二極體之 閘電位在浮動狀態之情形中發生之不穩定操作。 【發明內容】 故此，本發明提供一種用於提供MOSFET之半導體φ 積體電路中之靜電放電保護元件，包含一閘流體’及一觸 發二極體用以觸發閘流體至通狀態。 其中，觸發二極體提供一 η型陰極高濃度雜質區’一 Ρ型陽極高濃度雜質區，及一閘極構製於二高濃度雜質區 之間，聞極爲與構成半導體積體電路之M0SFET之閘極 相同之材料所製，及 閘流體提供一 ρ型高濃度雜質區，此形成陰極，及一 η型高濃度雜質區，此形成陽極，及 (5)1224851 P型高濃度雜質區設置於一 P井中，並連接至一電阻 器，及/或η型高濃度雜質區設置於一 η井中，並連接至 一電阻器。 f 而且，本發明提供一靜電放電保護元件，其中，上述 觸發二極體之閘極連接至地線，VDD線，或輸入或輸出 之信號線。

自以下詳細說明，更容易明瞭本申請書之此等及其他 目的。然而，應明瞭該詳細說明及特定實例雖指示本發明 之較宜實施例，但僅以例解提出，因爲精於本藝之人士自 此詳細說明可明瞭本發明之精神及範圍內之各種更改及修 改。 【實施方式】 本發明之靜電放電保護元件通常構製於半導體基體上 。可舉矽基體，矽鍺基體等作爲半導體基體。此等基體可 爲P或η導電性型。可舉硼等爲雜質，此提供P型，且可φ 舉磷，砷等爲雜質，此提供η型。 一半導體積體電路構製於半導體基體上。半導體積體 電路之型式並無特別限制，只要其中含有MOSFET即可 。除MOSFET外’可舉一雙極電晶體，電容器，電阻器 等爲半導體積體電路之元件。 靜電放電保護元件設有至少一閘流體，及一觸發二極 體用以在低電壓上觸發閘流體於通狀態。 觸發二極體設有至少一 η型陰極高濃度雜質區，一 ρ -8- (6) (6)1224851 型陽極高濃度雜質區，及一閘極構製於二高濃度雜質區之 間。η型陰極高濃度雜質區中之雜質濃度依觸發二極體之 所需特性適當設定。另一方面’ Ρ型陽極高濃度雜質區之 雜質濃度依觸發二極體之所需特性適當設定。 觸發二極體之閘極具有與構成半導體積體電路之 MOSFET之閘極相同之材料。從而，觸發二極體之閘極在 MOSFET之閘極之同一程序中製造，俾可減少製造步驟。 而且，觸發二極體之閘極宜連接至地線，VDD線，| 或輸入或輸出之信號線。 其次，閘流體設有一 ρ型高濃度雜質區，此形成陰極 ，及一 η型陰極高濃度雜質區，此形成陽極。ρ型陽極高 濃度雜質區之雜質濃度依閘流體之所需特性適當設定。另 一方面，η型陰極高濃度雜質區之雜質濃度依閘流體之所 需特性適當設定。 而且，依據本發明，ρ型陽極高濃度雜質區形成ρ井 ，及/或η型陰極高濃度雜質區形成η井。而且，形成井φ 之高濃度雜質區連接至電阻器。ρ井中之雜質濃度依閘流 體之所需特性適當設定。η井中之雜質濃度依閘流體之所 需特性適當設定。 連接至ρ型高濃度雜質區及/或η型陰極高濃度雜質 區之電阻器宜爲多晶矽所製，在靜電放電保護元件構製於 Ρ型基體中之情形’爲ρ型基體中之一 η井所構成，或在 靜電放電保·護元件構製於η型基體中之情形，爲η型基體 中之一 ρ井所構成。。電阻器選自以上電阻器，且從而， (7) (7)1224851 圖6 ( b )’所示之Trl或Tr2之基極電壓例如可由此電阻 器控制。 以下根據實施例，詳細說明本發明。 雖以下說明使用含有低濃度硼之p型半導體基體之本 發明實施例’但以下說明當然可應用於含有其他雜質之半 導體基體，及η型半導體基體。 實施例1 圖1 (a)爲斷面圖，用以說明具有觸發二極體之閘 流體之結構’此爲本發明之實施i之靜電放電保護元件。 圖1(b)爲圖l(a)之等效電路圖。 一 η型井2構製於p型矽基體中。一 p型陽極高濃度 雜質區4及一 η型陰極高濃度雜質區5構製於^型井2之 表面上。一 ρ型陽極高濃度雜質區7及一 η型陰極高濃度 雜質區6構製於ρ型井丨'之表面上，此位於距^型井2 一距離處。矽化物層10a至l〇f構製於ρ型陽極高濃度雜 質區4 ’ η型陽閘極高濃度雜質區5，ρ型陰閘極高濃度雜 質區7，及η型陰極高濃度雜質區6之各別表面上，並經 由接觸點16a至16d連接至金屬線17及18。 另一方面，用以觸發閘流體作用之一觸發二極體D 包含一 P型高濃度雜質區8，此成爲觸發二極體D之陽極 ，一 η型高濃度雜質區9，此成爲陰極，及n型井2。構 成半導體積體電路中之MO S電晶體之閘極部份之一閘氧 化物薄膜1 3 ’ 一閘多晶矽（閘電極）14，及絕緣體所製 -10- (8) (8)1224851 之一側壁間隔物1 2存在於-p型高濃度雜質區8上，此成 爲觸發二極體D之陽極，及η型高濃度雜質區9上，此 成爲陰極。一矽化物層1 1置於閘多晶矽1 4上，此與半導| 體積體電路之矽化物製程中之矽上之矽化物層丨〇 a至丨〇 f 同時製造。無矽化物層構製於側壁間隔物1 2之表面上， 且故此，觸發二極體D之p型高濃度雜質區8及成爲陰 極之η型高濃度雜質區9不經由矽化物層短路。 在實施例1中，多晶矽所製之電阻器R1，一 η井等胃| 加於上述結構中，並置於矽化物層1 Oa及金屬線1 7之間 ，以控制第一崩潰電壓，如顯示於圖1 ( a )。 在此，圖8 ( a )及8 ( b )顯示TPL測試（傳導線脈 波測試）之結果，在此情形中，置於矽化物層1 〇a及金屬 線1 7間之電阻器R1設定於4 0 Ω，及P型井1 '及η型井 2之總電阻（Rpw + Rnw )設定於30 Ω。圖8 ( b )爲圖8 ( a )之放大曲線。在此，當脈波施加於陰極及陽極之間時 ，依此測試決定I-V特性曲線’一般言之’此用於鑑定閘φ 流體之特性。如自圖8 ( a )顯然’明瞭第一崩潰電壓自 無電阻器之先前技藝中之9.5V降低約2V至設有電阻器 之實施例1中之7 · 5 V。 實施例2 圖2(a)顯示本發明之第二實施例之斷面圖，此爲 圖1 ( a )之修改，用以說明具有觸發二極體之閘流體之 結構，此爲靜電放電保護元件，其中，多晶矽所製之一電 -11 - (9)1224851 阻器R2 ’ 一 1Ί井等置於矽化物層1 of及金屬線」8之間。 圖2(b)爲圖2(a)之等效圖。 實施例3 而且，圖3(a)顯示本發明之第三實施例，其中，

多晶矽所製之電阻器（R1及R2) ，一 η井等二者置於砂 化物層1 〇a及金屬線1 7之間，以及一矽化物層1 〇f及一 金屬線1 8之間。圖3 ( b )爲圖3 ( a )之等效電路圖。 雖觸發二極體之閘極之閘電位在浮動情形中，與上述 實施例1至3中所述之先前技藝之方式相同，但在以下說 明之其他型式之實施例中，閘電位固定。 實施例4 圖5(a)顯示本發明之第四實施例，其中，觸發二 極體之閘多晶矽1 4連接至陰極方之金屬線1 7，同時該結 構之其餘部份與圖4 ( a )之先行技藝相同。即是，觸發φ 二極體之閘多晶矽1 4在圖4 ( a )之先前技藝中在浮動狀 態，而觸發二極體之閘多晶矽1 4連接至地端，故在實施 例4中該電位固定。圖5 ( b )爲圖5 ( a )之等效電路圖 〇 參考圖9及1 0，說明其效應。在此，圖9顯示在普 通結構中TPL測試之結果，而圖1 0則顯示依實施例4之 觸發二極體之閘電極固定於地之情形。在此，圖9及1 0 之電壓表示由依次掃掠自0A至100mA之電流三次通過靜 -12- (10) 電放電保護元件所獲得之平均値。 圖9顯示當電壓經由閘流體之二端 該電壓施加第'二次時之V-I特性曲線。 察漏電流之增加（1 0 0倍或更高，在： 實施例4中執行抑制漏電流之此增加（ 觸發二極體之閘電極在圖9中在浮 視爲在閘氧化物薄膜中由於電壓應力弓丨 方面，觸發二極體之閘電極固定，如顯 例4中，故此，閘氧化物薄膜幾不受影 有實施例4之結構之閘流體之作用穩定 在此，雖以上說明觸發二極體之閘 之例，但即使在閘電極之電位之固定在 由連接至輸入或輸出之信號線上實施， 實施例5 而且，圖6 ( a )顯示第五實施例 —實施例。圖6(a)顯示上述第三實 合倂之結構。在此結構中，可降低閘流 Vtl，並達成穩定之操作。圖6 ( b )顯 電路圖。 在此，在以上說明中，具有雜質濃 1之一 P型井1'構製於CMOS半導體積 基體1中η型井所在區以外之一區中。 無Ρ型井Γ構製之結構中獲得在低電 ί施加第一次時，及 即是，在圖9中觀 3 · 5 V上），同時在 圖 1 0 )。 ;動狀態，且故此， 起一些缺陷。另一 :示於圖1 0之實施 :響，即是，明瞭具 〇 電極固定於地電位 :V D D電壓，或經 可獲得同樣效果。 ，作爲本發明之另 施例及第四實施例 體之第一崩潰電壓 示圖6 ( a )之等效 度高於P型矽基體 體電路中，在P型 然而，當然，可在 壓上觸發之一閘流 -13- (11) (11)1224851 體，唯此未顯示。 用以控制上述第一崩潰電壓之多晶矽所製之電阻器， η井等分別與構製閘電極同時及與構製η井同時製造，置 於一矽化物層1 0 a及一金屬線1 7之間，或一矽化物層1 0 f 及一金屬線1 8之間。故此，用以製造半導體積體電路之 所有製造程序中不增加額外程序，故其製造成本不增加。 依據本發明，在施加靜電突波時作爲靜電放電保護元 件之SCR元件所需之I-V特性，尤其是降低第一崩潰電| 壓可由插入電阻器於陰極，陽極，或二者之擴散層中達成 。而且，可由固定觸發二極體之閘電極於地電位上，抑制 漏電流並達成穩定之閘流體作用。 【圖式簡單說明】 圖1 ( a )及（b )爲槪要圖，顯示實施例1之靜電放 電保護元件。 圖2 ( a )及（b )爲槪要圖，顯示實施例2之靜電放0 電保護元件。 圖3 ( a )及（b )爲槪要圖，顯示實施例3之靜電放 電保護元件。 圖4 ( a )及（b )爲槪要圖，顯示先前技藝之靜電放 電保護元件。 圖5 ( a )及（b )爲槪要圖，顯示實施例4之靜電放 電保護元件。 圖6 ( a )及（b )爲槪要圖，顯示實施例5之靜電放 -14- (12) (12)1224851 電保護元件。 圖7爲在施加靜電突波時，作爲靜電放電保護元1件之 SCR所需之l-V特性之槪要圖。 圖8 ( a )及（b )爲曲線，顯示實施例1及先則技藝 之靜電放電保護元件之T P L測試之結果。 圖9爲曲線，顯示先前技藝之結構之TPL測試之結 果。 圖1 〇爲曲線，顯示在實施例4之觸發二極體之閘電% 極固定於地電位之情形中TP L測試之結果。 主要元件對照表 1 :矽基體 2 :并 4:陽極高濃度雜質區 7:陰極高濃度雜質區

-15- 1 2 :側壁間隔物 1 3 :閘氧化物薄膜 1 4 :閛多晶石夕 1 6 :接觸點 1 7 .金屬線

Claims (1)

1. (1)1224851 拾、申請專利範圍 κ 一種用於提供MOSFET之半導體積體電路中之靜電 放電保護元件，包含一閘流體，及一觸發二極體用以觸發 閘流體至通狀態，

   其中’觸發二極體提供一 η型陰極高濃度雜質區，一 Ρ型陽極高濃度雜質區，及一閘極構製於二高濃度雜質區 之間’閘極爲與構成半導體積體電路之 MOSFET之閘極 相同之材料所製，及 閘流體提供一 ρ型高濃度雜質區，此形成陰極設置於 一 Ρ井中，並連接至一電阻器，及一 η型高濃度雜質區， 此形成陽極。 2·—種用於提供MOSFET之半導體積體電路中之靜電 放電保護元件，包含一閘流體，及一觸發二極體用以觸發 閘流體至通狀態， 其中，觸發二極體提供一 η型陰極高濃度雜質區，一 Ρ型陽極高濃度雜質區，及一閘極構製於二高濃度雜質區φ 之間，閘極爲與構成半導體積體電路之MOSFET之閘極 相同之材料所製，及 閘流體提供一 ρ型高濃度雜質區，此形成陰極，及一 η型高濃度雜質區，此形成陽極，設置於一 η井中，並連 接至一電阻器。 3·—種用於提供MOSFET之半導體積體電路中之靜電 放電保護元件，包含一閘流體，及一觸發二極體用以觸發 閘流體至通狀態， -16- (2) 其中，觸發二極體提供一 η型陰極高濃度雜質區，一 Ρ型陽極高濃度雜質區，及一閘極構製於二高濃度雜質區 之間…閘極爲與構成半導體積體電路之MOSFET之閘極 相同之材料所製，及 閘流體提供一 Ρ型高濃度雜質區，此形成陰極設置於 一 Ρ井中，並連接至一電阻器，及一 η型高濃度雜質區， 此形成陽極設置於一 η井中，並連接至一電阻器。 4 .如申請專利範圍第1項所述之靜電放電保護元件， 其中，電阻器選自多晶矽，在靜電放電保護元件構製於Ρ 型基體之情形，一 η井在ρ型基體中，及在靜電放電保護 元件構製於η型基體之情形，一 ρ井在η型基體中。 5 .如申請專利範圍第1項所述之靜電放電保護元件， 其中，上述觸發二極體之閘極連接至一地線，一 VDD線 ，或一輸入或輸出信號線。 6 .如申請專利範圍第1項所述之靜電放電保護元件， 其中，靜電放電保護元件及半導體積體電路構製於一基體 上，但在相互不同之區域中。 7 .如申請專利範圍第2項所述之靜電放電保護元件， 其中，電阻器選自多晶矽，在靜電放電保護元件構製於ρ 型基體之情形，一 η井在ρ型基體中，及在靜電放電保護 元件構製於η型基體之情形，一 ρ井在η型基體中。 8 .如申請專利範圍第2項所述之靜電放電保護元件， 其中，上述觸發二極體之閘極連接至一地線，一 VDD線 ，或一輸入或輸出信號線。 -17 (3) (3)1224851 9 .如申請專利範圍第2項所·述之靜電放電保護元件， 其中，靜電放電保護元件及半導體積體電路構製於一基體 上，但在相互不同之區域中。 1 0 .如申請專利範圍第3項所述之靜電放電保護元件 ，其中，電阻器選自多晶矽，在靜電放電保護元件構製於 P型基體之情形一 η井在p型基體中，及在靜電放電保護 元件構製於η型基體之情形，一 ρ井在η型基體中。 1 1 .如申請專利範圍第3項所述之靜電放電保護元件 ，其中，上述觸發二極體之閘極連接至一地線，一 VDD 線，或一輸入或輸出信號線。 1 2 .如申請專利範圍第3項所述之靜電放電保護元件 ，其中，靜電放電保護元件及半導體積體電路構製於一基 體上，但在相互不同之區域中。 -18-