CN101937917B - 一种集成电路中静电放电防护结构 - Google Patents

Abstract

一种集成电路中静电放电防护结构，包括第一类静电放电防护器件和第二类静电放电防护器件，第一类静电放电防护器件为二极管，第二类静电放电防护器件为带齐纳二极管的分段双级晶体管，带齐纳二极管的分段双级晶体管由分段双级晶体管、发射极串联电阻、集电极串联电阻、基极电阻的和齐纳二极管组成。集成电路的静电放电防护结构对输入缓冲器、输出缓冲器、电源轨线、地轨线提供了静电放电保护，其中的静电放电防护器件在版图中使用了分段双极晶体管结构，使用虚设多晶硅栅结构在各段双极晶体管中构成了一个低触发电压的齐纳二极管和发射极、集电极的串联电阻。本发明有效的提高了集成电路的静电放电防护能力，降低了静电放电防护电路的触发电压，提高了静电放电防护器件的均匀导通性，且有效的节省了静电放电防护器件的版图面积。

Description

一种集成电路中静电放电防护结构

技术领域

本发明涉及一种静电放电防护结构，特别是涉及一种通过电路和版图的设计来提高静电放电防护效果的结构，属于集成电路静电防护技术领域。

背景技术

静电放电是当今CMOS集成电路中最重要的可靠性问题之一。随着超大规模集成电路工艺的高速发展，特征尺寸已进入深亚微米阶段，大大提高了集成电路的性能和运算速度。但器件尺寸的减小，导致了器件对外界电磁干扰的敏感程度也大大提高，使静电放电对器件可靠性的危害变得越来越显著。

另一方面，随着集成电路信号传输速度的提高，输入/输出接口处的静电放电防护电路导致的延时，给高速电路带来了很大的影响。必须改进静电放电防护结构，使之与输入/输出接口电路相配合，从而使芯片拥有更好的接口性能。随着芯片集成度的提高和混合电压技术的应用，使得静电放电防护电路的复杂性也大大提升。

在以前的研究中，在深亚微米集成电路中主要是使用CMOS器件和可控硅器件来实现静电放电防护器件。随着集成电路特征尺寸的减小，CMOS器件作为静电放电防护器件需要占用较大的芯片面积，且存在非均匀导通的缺点。而可控硅器件作为静电放电防护器件具有较高的触发电压，并且可能引发闩锁现象，在设计实现上存在一定难度。

发明内容

本发明的技术解决问题是：克服现有技术的不足，针对深亚微米集成电路的静电放电防护问题，提供一种新型的静电放电防护结构，该结构使用一种新型的具有齐纳二极管结构的分段双极晶体管器件，实现了集成电路的静电放电防护网络。本发明克服了CMOS器件非均匀导通，以及可控硅结构较高触发电压和容易引发闩锁等缺点，同时减小了静电放电防护器件所占用的芯片面积。

本发明的技术解决方案是：一种集成电路中静电放电防护结构，包括第一类静电放电防护器件和第二类静电放电防护器件，使用至少一个连接在输入压焊点与电源轨线间的第一类静电放电防护器件、至少一个连接在输入压焊点与地轨线间的第二类静电放电防护器件和至少一个镇流电阻来保护集成电路的输入缓冲器，使用至少一个连接在输出压焊点与电源轨线间的第一类静电放电防护器件和至少一个连接在输出压焊点与地轨线间的第二类静电放电防护器件来保护集成电路的输出缓冲器；使用至少一个连接在电源轨线与地轨线间的第二类静电放电防护器件来保护电源轨线和地轨线之间的器件，其中第一类静电放电防护器件为二极管，第二类静电放电防护器件为带齐纳二极管的分段双级晶体管，带齐纳二极管的分段双级晶体管由分段双级晶体管、发射极串联电阻、集电极串联电阻、基极电阻的和齐纳二极管组成。

所述的带齐纳二极管的分段双级晶体管加工过程通过以下步骤实现，

第一步，在P-衬底即基极上进行氧化物沉积，形成第一浅槽隔离区和第二浅槽隔离区，基极的电阻即基极电阻；

第二步，在第二浅槽隔离区下方进行N型注入，形成N-阱，基极和N-阱构成寄生二极管；

第三步，在第一浅槽隔离区上进行氧化，形成栅氧化层；

第四步，在栅氧化层上进行多晶硅沉积，形成多晶硅层；

第五步，在多晶硅层两侧进行氮化硅沉积，形成第一、二氮化硅侧墙；

第六步，在第一氮化硅侧墙左侧和第一浅槽隔离区右侧进行N型注入，形成第一、二N++有源区，第一、二N++有源区和基极构成分段双级晶体管中的一段，其中第一N++有源区为集电极，第二N++有源区为发射极；

第七步，在第一、二N++有源区下方进行N型注入，形成第一、二N+区；

第八步，在第一N+区下方进行P型注入，形成P有源区，第一N+区和P有源区构成齐纳二极管；

第九步，在第二浅槽隔离区左侧进行P型注入，形成P+有源区；

第十步，高温退火；

第十一步，在第一N++有源区靠近第一氮化硅侧墙部分上进行氧化物沉积，形成第一金属硅化物阻挡层即集电极串联电阻，在第二N++有源区靠近第一浅槽隔离区部分上进行氧化物沉积，形成第二金属硅化物阻挡层即发射极串联电阻；

第十二步，在P+有源区上进行金属硅化物沉积，形成第三金属硅化物区，在第一N++有源区上进行金属硅化物沉积，形成第一金属硅化物区，在第二N++有源区上进行金属硅化物沉积，形成第二金属硅化物区；

第十三步，在第一、二、三金属硅化物区上进行金属沉积，形成集电极金属接触、发射极金属接触和基极金属接触，完成分段双级晶体管中的一段；

第十四步，重复第一～第十三步，同时得到分段双级晶体管中的各段，分段双级晶体管的各段基极相连，各段发射极相连，各段集电极上的第一金属硅化物阻挡层通过第三浅槽隔离区隔离、第一金属硅化物区相连。

所述第一步中第一浅槽隔离区即集电极与发射极之间的浅槽隔离区域的宽度不小于0.8微米。

所述第十四步中第三浅槽隔离区宽度不小于0.4微米。

所述第六步形成的第一、二N++有源区比所述第七步形成的第一、二N+区的掺杂浓度高一个数量级。

所述的带齐纳二极管的分段双级晶体管至少为3段。

所述的二极管包括阳极注入区域、阴极注入区域、N-阱区域和衬底接触区域，在版图中各区域层图形均采用45度拐角。

所述第六步形成的第一、二N++有源区使用砷元素进行掺杂，所述第七步形成的第一、二N+区使用磷元素进行掺杂，所述第八步形成的P有源区使用硼元素进行掺杂。

本发明与现有技术相比有益效果为：

(1)本发明由于使用了分段的版图设计结构，并在双极晶体管的发射极和集电极分别加入串联电阻，提高了静电放电时静电放电防护器件的均匀导通性；

(2)本发明在分段双极晶体管中加入了齐纳二极管结构，降低了静电放电防护器件的触发点压，从而可以提早泻放静电放电电流，避免电路其它器件因静电放电而损毁；

(3)本发明在分段双极晶体管中使用了两次N型有源区注入，加大了双极晶体管发射极和集电极的结深；同时，使用了虚设多晶硅栅结构，限制了P型齐纳注入的位置，使其远离器件浅槽隔离的边缘；这两方面提升了静电放电防护器件自身承受静电放电电流的能力，从而节省了静电放电器件所占用的芯片面积。

附图说明

图1为本发明中静电放电防护结构电路图；

图2为本发明带齐纳二极管的分段双极晶体管单段剖面图；

图3为本发明带齐纳二极管的分段双极晶体管的结构图；

图4为本发明二极管的版图实例；

图5为本发明带齐纳二极管的分段双极晶体管的版图实例。

具体实施方式

下面结合具体实施例对本发明进行详细说明。

如图1所示，输入缓冲器由PMOS晶体管105和NMOS晶体管106组成。PMOS晶体管105的源极与电源轨线101相连，NMOS晶体管106的源极与地轨线102相连。PMOS晶体管105和NMOS晶体管106的漏极相连，将信号传入芯片内部。PMOS晶体管105和NMOS晶体管106的栅极相连，且通过电阻114与输入压焊点103相连。输出缓冲器由PMOS晶体管107和NMOS晶体管108组成。PMOS晶体管107的源极与电源轨线101相连，NMOS晶体管108的源极与地轨线102相连。PMOS晶体管107和NMOS晶体管108的栅极相连，接受内部电路输出的信号。PMOS晶体管107和NMOS晶体管108的漏极相连，且与输出压焊点104相连。

静电放电防护电路由第一类静电放电防护器件109、111和第二类静电放电防护器件110、112、113和电阻114组成。

静电放电防护器件109由二极管201组成，静电放电防护器件109的一端与电源轨线101相连，另一端与输入压焊点103相连。静电放电防护器件111由二极管202组成，静电放电防护器件111的一端与电源轨线101相连，另一端与输出压焊点104相连。

静电放电防护器件110由分段双极晶体管203、其发射级串联电阻205、集电极串联电阻204、基极电阻207和齐纳二极管206组成，静电放电防护器件110的一端与地轨线102相连，另一端与输入压焊点103相连。静电放电防护器件112由分段双极晶体管208、其发射级串联电阻210、集电极串联电阻209、基极电阻212和齐纳二极管211组成，静电防护器件112的一端与地轨线102相连，另一端与输出压焊点104相连。静电放电防护器件113由分段双极晶体管213、其发射级串联电阻215、集电极串联电阻214、基极电阻217和齐纳二极管216组成，静电放电防护器件113的一端与电源轨线101相连，另一端与地轨线102相连。电阻114的一端与输入压焊点103相连，另一端与PMOS晶体管105和NMOS晶体管106的栅极相连。

在此静电放电防护结构中，静电放电防护器件109提供了输入压焊点103到电源轨线101的静电放电通路，静电放电防护器件110提供了输入压焊点103到地轨线102的静电放电通路，静电放电防护器件109、110和镇流电阻114一起实现对由PMOS晶体管105和NMOS晶体管106所组成的输入缓冲器的静电放电防护。静电放电防护器件111提供了输出压焊点104到电源轨线101的静电放电通路，静电防护器件112提供了输出压焊点104到地轨线102的静电放电通路，静电放电防护器件111、113实现对由PMOS晶体管107和NMOS晶体管108组成的输出缓冲器的静电放电防护。静电放电防护器件113提供了电源轨线101到地轨线102的静电放电通路，实现电源轨线101与地轨线102间器件的静电放电防护。

在本发明使用的实例中，电源轨线101的供电电压为3.3V，二极管201、202的正向导通电压约为0.6V，反向击穿电压约为9～10V，齐纳二极管206、211、216的反向击穿电压约为6.5～7V。使用这种静电放电防护结构，可以提供所有模式的静电放电通路，同时由于齐纳二极管具有较低的触发电压，可以提供更有效的静电放电防护效果。在正的静电脉冲出现在输入压焊点103，地轨线102接地的境况下，齐纳二极管206反向击穿，齐纳二极管206的反向电流在双极晶体管203的基极电阻207上产生压降，当基极电阻207上压降大于双极晶体管203的开启电压(约0.7V)，双极晶体管203导通传导静电放电电流。在负的静电脉冲出现在输入压焊点103，地轨线102接地的情况下，双极晶体管203寄生的二极管正向导通，传导静电放电电流。在正的静电脉冲出现在输入压焊点103，电源轨线101接地的情况下，二极管201正向导通，传导静电放电电流。在负的静电脉冲出现在输入压焊点103，电源轨线101接地的情况下，齐纳二极管216反向击穿，从而使双极晶体管213导通，将静电放电电流从电源轨线101传导到地轨线102，在经由双极晶体管203寄生的二极管传导到输入压焊点103。在正的静电脉冲出现在输入压焊点103，另一个输入压焊点103或输出压焊点104接地的情况下，二极管201正向导通，将静电放电电流从输入压焊点103传导到电源轨线101上，然后齐纳二极管216发生反向击穿，开启双极晶体管213，将静电放电电流从101传导到地轨线102，再经由另一个双极晶体管203或208寄生的二极管传导到另一个输入压焊点103或输出压焊点104。对于负的静电脉冲出现在输入压焊点103，另一个输入压焊点103或输出压焊点104接地的情况，静电放电通路是相同的。对于输出压焊点104也存在相同的这六种静电放电传导通路。在正的静电脉冲出现在电源轨线101上，地轨线102接地的情况下，齐纳二极管216反向击穿，使双极晶体管213开启，传导静电放电电流。在负的静电脉冲出现在电源轨线101上，地轨线102接地的情况下，双极晶体管213寄生的二极管开启，传导静电放电电流。

以图2静电放电防护器件110的剖面示意图为例，说明带有齐纳二极管的分段双极晶体管的结构。静电放电防护器件110中双极晶体管管203是由N++有源区304、305和P-衬底301组成的。N++有源区304是双极晶体管的集电极，N++有源区305是双极晶体管的发射极，P-衬底301是双极晶体管的基极。在N++有源区304、305下方进行第二次轻掺杂的N+注入，形成了N+有源区306、307。使用二次掺杂注入，可以增加双极晶体管发射极和集电极的结深，克服了深亚微米工艺中有源区注入结深浅的问题，从而提高了器件单位面积承受静电放电电流的能力。在双极晶体管集电极304的下方，进行了P型齐纳注入，形成了比P-衬底301高掺杂浓度的P有源区308。P有源区308和N+有源区306形成了静电放电防护器件110中的齐纳二极管206。加入齐纳二极管结构可以有效降低静电放电防护器件110的触发点压，提高静电放电防护效果。在形成齐纳二极管注入的工艺中，引入了虚设的多晶硅栅结构302，通过多晶硅栅302限制了P有源区308的位置，使其远离浅槽隔离303区域，从而避免齐纳二极管反向击穿时在浅槽隔离303区域边缘产生热点，导致双极晶体管损坏的情况。本发明使用的实例中N++有源区304、305使用砷元素进行掺杂，峰值浓度约为2e20/cm^-3，其纵向深度约0.2微米，N+有源区306、307使用磷元素进行掺杂，峰值浓度约为2e19/cm^-3，其纵向深度约0.4微米，P有源区308使用硼元素进行掺杂，峰值浓度约为2e18/cm^-3，其纵向深度约0.6微米。

由于双极晶体管203的集电极与输入压焊点103相连，为避免静电放电电流将集电极金属接触314熔化所产生的金属尖峰将双极晶体管203的集电极与衬底301短路，在集电极金属接触314下方，加入了N-阱310结构。在双极晶体管203的发射极305和集电极304区域没有进行金属硅化物沉积的区域，形成双极晶体管203的发射极电阻205和集电极电阻204。加入发射极电阻205和集电极电阻204可以提高双极晶体管203的二次击穿电压，使双极晶体管203的二次击穿电压高于其一次击穿电压，从而提高了双极晶体管203的均匀导通性。在双极晶体管203发射极金属接触315和集电极金属接触314下方进行了金属硅化物的沉积311、312。金属硅化物311、312减小了接触电阻和产生的热量，避免静电放电的大电流造成金属接触314和315熔化或失效。同样，静电放电防护器件112、113采用相同的器件结构。

带齐纳二极管的分段双级晶体管单段加工过程如下(带齐纳二极管的分段双级晶体管根据设计要求的段数，各段一次成型，由于各段加工方法一样，在此以一段的加工来说明加工过程)：

(1)在P-衬底即基极301上进行氧化物沉积，形成第一浅槽隔离区303和第二浅槽隔离区317，基极301的电阻即基极电阻；

(2)在第二浅槽隔离区317下方进行N型注入，形成N-阱310，基极301和N-阱310构成寄生二极管；

(3)在第一浅槽隔离区303上进行氧化，形成栅氧化层318；

(4)在栅氧化层318上进行多晶硅沉积，形成多晶硅层302；

(5)在多晶硅层302两侧进行氮化硅沉积，形成第一、二氮化硅侧墙319、320；

(6)在第一氮化硅侧墙319左侧和第一浅槽隔离区303右侧进行N型注入，形成第一、二N++有源区304、305，第一、二N++有源区304、305和基极301构成分段双级晶体管中的一段，其中第一N++有源区304为集电极，第二N++有源区305为发射极；

(7)在第一、二N++有源区304、305下方进行N型注入，形成第一、二N+区306、307；

(8)在第一N+区306下方进行P型注入，形成P有源区308，第一N+区306和P区308构成齐纳二极管，第一、二N++有源区304、305比第一、二N+区306、307的掺杂浓度高一个数量级；

(9)第二浅槽隔离区317左侧进行P型注入，形成P+有源区309；

(10)高温退火；

(11)在第一N++有源区304靠近第一氮化硅侧墙319部分上进行氧化物沉积，形成第一金属硅化物阻挡层321即集电极串联电阻，在第二N++有源区305靠近第一浅槽隔离区303部分上进行氧化物沉积，形成第二金属硅化物阻挡层322即发射极串联电阻；

(12)在P+有源区309上进行金属硅化物沉积，形成第三金属硅化物区313，在第一N++有源区304上进行金属硅化物沉积，形成第一金属硅化物区311，在第二N++有源区305上进行金属硅化物沉积，形成第二金属硅化物区312；

(13)在第一、二、三金属硅化物区311、312、313上进行金属沉积，形成集电极金属接触314、发射极金属接触315和基极金属接触316，完成分段双级晶体管中的一段。

图3为静电放电防护器件110中分段双极晶体管203的结构图。静电放电防护器件110中的双极晶体管203采用分段的版图布局。双极晶体管203在版图设计上被分成了若干段401、402、403等，各段之间使用浅槽隔离320进行隔离。双极晶体管203的根据设计要求的段数，各段一次成型。分段双极晶体管在浅槽隔离区408下的基极在版图结构中是相连的。分段双极晶体管203至少为3段，各段基极301相连，各段发射极305即图3中407相连，各段集电极304即图3中的404、405、406上的第一金属硅化物阻挡层318通过第三浅槽隔离区323隔离、第一金属硅化物区311相连。第一浅槽隔离区303即集电极304与发射极305之间的浅槽隔离区域(图3中的408)的宽度不小于0.8微米。第三浅槽隔离区323宽度不小于0.4微米。

使用这种分段的版图结构，可以有效地限制静电放电电流在双极晶体管203中横向流动，避免发生电流集中效应，导致双极晶体管203因局部电流过大而引起失效。同时，这种版图布局可以有效地提高器件的均匀导通性。例如，当一段双极晶体管402发生击穿开始传导静电放电电流，静电放电电流会按照电力线409方向进行流动。这样，由一段双极晶体管402导通所传导的电流会流经邻近的两段双极晶体管401和403的基极，促使它们开启，从而一起传导静电放电电流。

本发明中静电放电防护器件109的版图如图4所示。其中图形501为静电放电防护器件109的阳极注入区域，图形502为静电放电防护器件109的阴极注入区域，图形503为静电放电防护器件109的N-阱区域，图形504为静电放电防护器件109的衬底接触区域。版图中各层图形均采用45度拐角，来避免静电放电过程中因拐角效应造成器件失效。

本发明中静电放电防护器件110的版图实例如图5所示。其中图形601为静电放电防护器件110的集电极注入区域，图形602为静电放电防护器件110的发射极注入区域，图形603为静电放电防护器件110的基极接触区域，图形604为静电放电防护器件110的多晶硅区域，图形605为静电放电防护器件110的齐纳注入区域。在此实例中分段双极晶体管401、402、403在靠近发射极部分的集电极404、405、406是被浅槽隔离区域分开的，而在靠近金属接触的部分则是相连的。分段双极晶体管的发射极407在版图结构中是相连的。分段双极晶体管在浅槽隔离区408下的基极在版图结构中是相连的。在本发明的实例中，有源区404、405、406之间的浅槽隔离区域宽度为0.4微米，有源区404(405、406)与407之间的浅槽隔离区域宽度为0.8微米。

本发明未详细说明部分属本领域技术人员公知常识。

Claims (7)

1.一种集成电路中静电放电防护结构，其特征在于：包括第一类静电放电防护器件和第二类静电放电防护器件，使用至少一个连接在输入压焊点与电源轨线间的第一类静电放电防护器件、至少一个连接在输入压焊点与地轨线间的第二类静电放电防护器件和至少一个连接在输入压焊点与输入缓冲器之间的镇流电阻来保护集成电路的输入缓冲器，使用至少一个连接在输出压焊点与电源轨线间的第一类静电放电防护器件和至少一个连接在输出压焊点与地轨线间的第二类静电放电防护器件来保护集成电路的输出缓冲器；使用至少一个连接在电源轨线与地轨线间的第二类静电放电防护器件来保护电源轨线和地轨线之间的器件，其中第一类静电放电防护器件为二极管，第二类静电放电防护器件为带齐纳二极管的分段双级晶体管，带齐纳二极管的分段双级晶体管由分段双级晶体管、发射极串联电阻、集电极串联电阻、基极电阻的和齐纳二极管组成。

2.根据权利要求1所述的一种集成电路中静电放电防护结构，其特征在于：所述的带齐纳二极管的分段双级晶体管加工过程通过以下步骤实现，

第一步，在P-衬底即基极(301)上进行氧化物沉积，形成第一浅槽隔离区(303)和第二浅槽隔离区(317)，基极(301)的电阻即基极电阻；

第二步，在第二浅槽隔离区(317)下方进行N型注入，形成N-阱(310)，基极(301)和N-阱(310)构成寄生二极管；

第三步，在第一浅槽隔离区(303)上进行氧化，形成栅氧化层(318)；

第四步，在栅氧化层(318)上进行多晶硅沉积，形成多晶硅层(302)；

第五步，在多晶硅层(302)两侧进行氮化硅沉积，形成第一、二氮化硅侧墙(319、320)；

第六步，在第一氮化硅侧墙(319)左侧和第一浅槽隔离区(303)右侧进行N型注入，形成第一、二N++有源区(304、305)，第一、二N++有源区(304、305)和基极(301)构成分段双级晶体管中的一段，其中第一N++有源区(304)为集电极，第二N++有源区(305)为发射极；

第七步，在第一、二N++有源区(304、305)下方进行N型注入，形成第一、二N+区(306、307)；

第八步，在第一N+区(306)下方进行P型注入，形成P有源区(308)，第一N+区(306)和P有源区(308)构成齐纳二极管；

第九步，在第二浅槽隔离区(317)左侧进行P型注入，形成P+有源区(309)；

第十步，高温退火；

第十一步，在第一N++有源区(304)靠近第一氮化硅侧墙(319)部分上进行氧化物沉积，形成第一金属硅化物阻挡层(321)即集电极串联电阻，在第二N++有源区(305)靠近第一浅槽隔离区(303)部分上进行氧化物沉积，形成第二金属硅化物阻挡层(322)即发射极串联电阻；

第十二步，在P+有源区(309)上进行金属硅化物沉积，形成第三金属硅化物区(313)，在第一N++有源区(304)上进行金属硅化物沉积，形成第一金属硅化物区(311)，在第二N++有源区(305)上进行金属硅化物沉积，形成第二金属硅化物区(312)；

第十三步，在第一、二、三金属硅化物区(311、312、313)上进行金属沉积，形成集电极金属接触(314)、发射极金属接触(315)和基极金属接触(316)，完成分段双级晶体管中的一段；

第十四步，重复第一～第十三步，同时得到分段双级晶体管中的各段，分段双级晶体管的各段基极(301)相连，各段发射极(305)相连，各段集电极(304)上的第一金属硅化物阻挡层(318)通过第三浅槽隔离区(323)隔离、第一金属硅化物区(311)相连。

3.根据权利要求2所述的一种集成电路中静电放电防护结构，其特征在于：所述第一步中第一浅槽隔离区(303)即集电极(304)与发射极(305)之间的浅槽隔离区域的宽度不小于0.8微米。

4.根据权利要求2所述的一种集成电路中静电放电防护结构，其特征在于：所述第十四步中第三浅槽隔离区(323)宽度不小于0.4微米。

5.根据权利要求2所述的一种集成电路中静电放电防护结构，其特征在于：所述的带齐纳二极管的分段双级晶体管至少为3段。

6.根据权利要求1所述的一种集成电路中静电放电防护结构，其特征在于：所述的二极管包括阳极注入区域、阴极注入区域、N-阱区域和衬底接触区域，在版图中各区域层图形均采用45度拐角。

7.根据权利要求2所述的一种集成电路中静电放电防护结构，其特征在于：所述第六步形成的第一、二N++有源区(304、305)使用砷元素进行掺杂，所述第七步形成的第一、二N+区(306、307)使用磷元素进行掺杂，所述第八步形成的P有源区(308)使用硼元素进行掺杂。

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