[go: up one dir, main page]

CN105849876B - 基于鳍状物的半导体器件和方法 - Google Patents

基于鳍状物的半导体器件和方法 Download PDF

Info

Publication number
CN105849876B
CN105849876B CN201480070851.1A CN201480070851A CN105849876B CN 105849876 B CN105849876 B CN 105849876B CN 201480070851 A CN201480070851 A CN 201480070851A CN 105849876 B CN105849876 B CN 105849876B
Authority
CN
China
Prior art keywords
fin
dopant source
source film
semiconductor devices
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201480070851.1A
Other languages
English (en)
Other versions
CN105849876A (zh
Inventor
W·M·哈菲兹
C-H·简
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN105849876A publication Critical patent/CN105849876A/zh
Application granted granted Critical
Publication of CN105849876B publication Critical patent/CN105849876B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/233—Cathode or anode electrodes for thyristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H10P32/141—
    • H10P32/171—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

公开了半导体器件、集成电路器件以及方法的实施例。在一些实施例中，半导体器件可以包括设置在衬底上的第一鳍状物和第二鳍状物。第一鳍状物可以具有包括设置在第二材料与衬底之间的第一材料、设置在第三材料与第一材料之间的第二材料、设置在第四材料与第二材料之间的第三材料的部分。第一材料和第三材料可以由第一类型的非本征半导体形成，并且第二材料和第四材料可以由不同的第二类型的非本征半导体形成。第二鳍状物可以与第一鳍状物横向分隔开，并且与第一材料、第二材料、第三材料或第四材料中的至少一种材料实质上相接。可以公开和/或要求保护其它实施例。

Description

基于鳍状物的半导体器件和方法
技术领域
本公开内容的实施例总体上涉及半导体器件的领域，并且更具体而言涉及基于鳍状物的半导体器件和方法。
背景技术
一些现有的集成电路(IC)器件包括处于器件的结层级的一个或多个硅可控整流器(SCR)。通常使用离子注入来制作这些SCR以形成沿着硅衬底的表面大体上横向布置的N-型和P-型材料。这样的SCR具有不容易缩放的大的占用空间(footprint)，因为结间隙受到常规光刻所强加的最小距离、以及利用离子注入可实现的有限精度的约束。因此，由于IC特征尺寸继续缩小，现有的SCR和其它平面半导体器件可能是不够的
附图说明
结合附图通过以下具体实施方式将容易地理解实施例。为了便于理解本说明书，相同的附图标记标示相同的结构元件。在附图的图中，通过示例的方式并且不是通过限制性的方式示出了实施例。
图1-4是根据一些实施例的各种半导体器件的截面视图。
图5-17示出了根据一些实施例的在半导体器件的制作中的各个阶段。
图18-21示出了根据一些实施例的在半导体器件的制作中的图案化操作中的各个阶段。
图22是根据一些实施例的布置在衬底上的多个半导体器件的阵列的透视视图。
图23是根据一些实施例的制作半导体器件的方法的流程图。
图24是被配置为半导体闸流管的半导体器件的实施例的物理图。
图25是根据一些实施例的在器件层包括半导体器件的集成电路器件的部分的截面视图。
图26是根据一些实施例的可以包括半导体器件的计算设备的方框图。
具体实施方式
本公开内容的实施例描述了基于鳍状物的半导体器件和用于它们的制作的方法以及在集成电路(IC)器件中的使用。在以下描述中，将使用本领域技术人员常用的术语对说明性实施方式的各个方面进行描述以将他们工作的本质传达给本领域的其他技术人员。然而，对于本领域的技术人员显而易见的是，可以仅利用所描述的方面中的一些方面来实践本公开内容。出于解释的目的，阐述了具体的数字、材料和构造以便于提供对说明性实施方式的全面理解。然而，对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其它实例中，省略或简化了公知的特征以免使说明性实施方式难以理解。
在以下具体实施方式中，参考形成了本说明书的一部分的附图，其中，相同的附图标记始终标示相同的部分，并且附图是通过可以实践本公开内容的主题的说明性实施例的方式示出的。要理解的是，可以利用其它实施例，并且可以做出结构或逻辑改变而不脱离本公开内容的范围。因此，不应以限制性意义考虑以下具体实施方式，并且实施例的范围由所附权利要求及其等同物限定。
出于本公开内容的目的，短语“A和/或B”表示(A)、(B)、或(A和B)。出于本公开内容的目的，短语“A、B、和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
本说明书可以使用基于视角的描述，例如顶/底、中/外、之上/之下、垂直/水平、上方/下方等。这种描述仅用于方便讨论并且不旨在将本文中所描述的实施例的应用限制于任何特定取向。本说明书可以使用短语“在实施例中”，该短语可以指代相同或不同实施例中一个或多个实施例。此外，关于本公开内容的实施例所使用的术语“包括”、“包含”“具有”等是同义的。
图1-4是半导体器件100的实施例的截面视图。半导体器件100可以形成在例如IC器件的器件层(例如，结层级)。每个半导体器件100可以包括第一鳍状物102和第二鳍状物104。第一鳍状物102和第二鳍状物104可以设置在衬底106上。衬底106可以是本领域中已知的适于形成半导体器件的任何衬底，例如但不限于：半导体衬底、绝缘体上半导体(SOI)衬底、绝缘体衬底(例如，蓝宝石)和/或它们的任何组合。在一些实施例中，衬底106包括大体上单晶的半导体，例如但不限于硅。在图1中，衬底106可以包括材料130(其可以为非本征半导体，例如如下所述的掺杂的硅)和材料138(其可以是硅或另一种衬底材料)。
第一鳍状物102和/或第二鳍状物104可以采用各种各样的结构形式和尺寸。在一些实施例中，第一鳍状物102和第二鳍状物104可以分别包括侧表面142和144，侧表面142和144分别不平行于衬底106的顶表面148以及顶表面152和154的平面，顶表面152和154可以是圆形的或者与衬底106的顶表面148大体上是平的。
第一鳍状物102可以包括第一材料108、第二材料110、第三材料112以及第四材料114。第一材料108可以设置在第二材料110与衬底106之间。第二材料110可以设置在第三材料112与第一材料108之间。第三材料112可以设置在第四材料114与第二材料110之间。
在一些实施例中，第一材料108和第三材料112可以由非本征半导体类型形成。如本文中所使用的，“非本征半导体”可以指代其中已经引入了掺杂剂以改变半导体的电子和空穴浓度的半导体。如本文中所使用的，非本征半导体的“类型”可以指代非本征半导体是具有比空穴浓度更大的电子浓度(被称为“N-型半导体”或“N-型”)还是具有比电子浓度更大的空穴浓度(被称为“P-型半导体”或“P-型”)。在一些实施例中，第一材料108和第三材料112可以由N型半导体形成；在其它实施例中，第一材料108和第三材料112可以由P型半导体形成。类似地，掺杂剂可以被称为“针对”特定类型的非本征半导体的掺杂剂，取决于掺杂剂是提供电子(用作N型非本征半导体的掺杂剂)还是空穴(用作P型非本征半导体的掺杂剂)。
在本文中可以使用任何期望的掺杂剂。例如，在一些实施例中，第一鳍状物102和第二鳍状物104可以由Ⅳ族半导体成分(例如，硅或锗)形成；在这样的实施例中，示例性P型掺杂剂可以包括Ⅲ族受主(例如，硼或镓)，并且示例性N型掺杂剂可以包括Ⅴ族施主(例如，磷或砷)。在一些实施例中，掺杂剂可以是掺杂的玻璃，例如硼硅酸盐玻璃、磷硅酸盐玻璃、或其它掺杂的玻璃。
在一些实施例中，第二材料110和第四材料114可以由与用于形成第一材料108和第三材料112的类型不同类型的非本征半导体形成。例如，如果第一材料108和第三材料122由P型半导体形成，那么第二半导体材料110和第四半导体材料114可以由N型半导体材料形成，反之亦然。具有不同类型的相邻材料可以提供NP结，可以以任何期望的方式布置NP结以形成半导体器件100。例如，在一些实施例中，半导体器件100可以包括沿第一鳍状物102的第一部分102a垂直布置的NPNP或PNPN结叠置体(由第一材料108、第二材料110、第三材料112以及第四材料112的“叠置体”提供)。
第二鳍状物104可以在衬底106上与第一鳍状物102横向分隔开，并且可以具有材料134，材料134与第一材料108、第二材料110、第三材料112以及第四材料114的至少其中之一实质上(materially)相接。如本文中所使用的，如果在两种材料之间存在通过共同类型的半导体的电连续的路径，则这两种材料可以“实质上相接”。
在一些实施例中，如果两种材料是由同一材料形成的并且是相邻的或者在他们之间具有相同材料的另一个部分，那么这两种材料可以实质上相接。在一些实施例中，鳍状物可以仅包括单种材料，该单种材料可以大体上包含鳍状物的全部。例如，在图1、图3和图4的实施例中，第二鳍状物104的材料134可以大体上包含第二鳍状物104的全部。在图2的实施例中，第二鳍状物在材料134与衬底106之间可以包括材料136(其可以由与衬底106相同的材料或任何其它材料形成)。在图1、图3和图4中，材料134可以与第一鳍状物102的第一材料108实质上相接(经由桥接部分130，桥接部分130可以由与第一材料108和材料134相同类型的非本征半导体形成，并且可以通过例如如下所述的固态源扩散而形成)。在图2中，材料134可以与第一鳍状物102的第二材料110实质上相接(经由桥接部分130，桥接部分130可以由与第二材料110和材料134相同类型的非本征半导体形成，并且可以由绝缘体材料132支撑)。
在一些实施例中，半导体器件100可以包括一个或多个导电接触部。例如，在图3和图4的实施例中，导电接触部212可以设置在第二鳍状物104的材料134上，导电接触部214可以设置在第一鳍状物102的第四材料114上，并且导电接触部216可以设置在第一鳍状物102的第二材料110上。
在一些实施例中，半导体器件100的第一鳍状物102可以包括第一部分和第二部分。在图3和图4中描绘了这样的实施例的示例，其中，第一鳍状物102的第一部分102a和第二部分102b横向设置。在一些实施例中，第一材料108、第二材料110、第三材料112以及第四材料114可以包括在第一部分102a中，并且其它材料可以包括在第二部分102b中。例如，在图3的实施例中，第二部分102b可以包括第一材料220和第二材料222。在图4的实施例中，第二部分102b可以包括第一材料220、第二材料222、以及第三材料224。
在一些实施例中，第二部分102b中的一种或多种材料可以与第一部分102a中的一种或多种材料实质上相接。例如，如图3中所示，第一部分102a的第一材料108和第二材料110可以分别与第二部分102b的第一材料220和第二材料222实质上相接。如图4中所示，第一部分102a的第一材料108、第二材料110、以及第三材料112可以分别与第二部分102b的第一材料220、第二材料222、以及第三材料224实质上相接。包括在第二部分102b中的材料可以被布置为与第一部分102a中的材料相似或不同。例如，如图4中所示，第一部分102a的第一材料108和第二部分102b的第一材料220可以是大体上平面的。第一部分102a中的第二材料110可以是大体上平面的，但是第二部分102b的第二材料222可以具有不同的几何形状(也就是，在第二部分102b内的不同的厚度)。第一部分102a中的第三材料112可以是大体上线性布置的，但第二部分102b的第三材料224可以具有不同的几何形状(也就是，在第二部分102b中比在第一部分102a中更厚，并且设置在第二部分102b中的第二材料222中的一些材料上方且相对于第二部分102b中的第二材料222中的一些材料横向设置)。
在一些实施例中，第一部分102a的第四材料114和第二部分102b的第二材料222可以由与第一部分102a的第三材料112实质上相接的材料横向分隔开。在图4中示出了这种实施例，其中，第二部分102b的第三材料224将第一部分102的第四材料114与第二部分102b的第二材料222横向分隔开，并且与第一部分102a的第三材料112实质上相接。
如上所述，在一些实施例中，半导体器件100可以包括沿第一鳍状物102的第一部分102a垂直布置的NPNP或PNPN结叠置体(由第一材料108、第二材料110、第三材料112以及第四材料114的“叠置体”提供)。第一鳍状物102的第二部分102b和第二鳍状物104均可以包括与NPNP或PNPN材料的至少其中之一实质上相接的材料，并且可以提供在其上设置导电接触部以用于与NPNP或PNPN结叠置体中的期望材料的电接触的表面。例如，导电接触部212可以设置在第二鳍状物104的材料134上以提供到第一材料108的电接入，并且导电接触部216可以设置在第一鳍状物102的第二部分102b的第二材料222上以提供到第二材料110的电接入。因此，第一鳍状物102的第二部分102b和第二鳍状物104可以用作电连接到第一部分102a中的各种材料的导管。
在一些实施例中，第一部分102a的表面152a可以与第二部分102b的表面152b处于相同或不同的平面中。例如，图3描绘了半导体器件100的实施例，其中，表面152a和表面152b不处于相同的平面(并且相反分隔开距离206)。图4描绘了半导体器件100的实施例，其中，表面152a和表面152b大体上处于相同的平面。
在一些实施例中，第二鳍状物104可以通过绝缘体与第一鳍状物102横向分隔开。例如，在图3和图4中，第一鳍状物102可以通过绝缘体210与第二鳍状物104横向分隔开。在一些实施例中，绝缘体210可以包括隔离电介质，例如但不限于：由二氧化硅、氮氧化硅、或氮化硅中的一种或多种构成的一层或多层。
尽管图1-4描绘了具有带有四种交替类型的半导体的第一鳍状物的部分的半导体器件100，但半导体器件100的各种实施例可以包括具有各种类型和布置的更多更少的材料。例如，半导体器件100的一些实施例可以包括三种交替的材料。三种交替的材料(例如“NPN”或“PNP”)可以用于形成双极结型晶体管(BJT)。在一些实施例中，可以在P型/绝缘体/N型(“PIN”)构造中插入低掺杂或本征掺杂的区域以用于高压或光学应用。半导体器件100的一些实施例可以包括五种交替的材料。例如，PNPNP或NPNPN构造可以在静电放电保护器件中有用。
在一些实施例中，半导体器件100可以具有材料的“NPNP”或“PNPN”布置，并且可以用作半导体闸流管(有时还被称为“硅可控整流器”或“SCR”)。在图24的物理图中示出了半导体闸流管的物理图，其中，半导体闸流管2400可以被建模为一对晶体管：NPN晶体管2402和PNP晶体管2404。半导体闸流管2400可以具有阴极2406(并且对应于接触部2412)、栅极2408(并且对应于接触部2414)、N型材料2418、以及阳极2410(并且对应于接触部2416)。当将小电压施加在栅极2408与阴极2406之间时，可以通过所产生的电流接通NPN晶体管2402，这可以接通PNP晶体管2404。通过PNP晶体管2404的电流可以向NPN晶体管2402供应电流，以使得NPN晶体管2402在不在栅极2408施加电压的情况下保持接通。在一些实施例中，第一材料108可以用作阴极2406，第二材料110可以用作栅极2408，第三材料112可以用作N型材料2418，并且第四材料114可以用作阳极2410。在一些实施例中，图3-4的导电接触部212可以用作接触部2414，导电接触部212可以用作接触部2414，并且导电接触部216可以用作接触部2416。
在一些实施例中，可以在IC器件中的静电放电保护电路(例如，高电压钳位机构)中使用被形成为半导体闸流管的半导体器件100。半导体闸流管可能特别有助于片上系统(SoC)架构以使高电流尖峰下落，否则所述高电流尖峰可能会损坏小的IC器件，但是半导体闸流管可以用在其它保护性应用中(例如，每当接触部引脚暴露于外部环境并且因此需要静电放电保护时)。半导体闸流管和其它整流器还可以在各种电压控制应用中使用。
半导体闸流管和其它整流器以及根据本文中所公开的技术而形成的其它半导体器件相对于IC器件中使用的现有的SCR可以具有多个优点。如上所述，在一些现有的平面互补型金属氧化物半导体(CMOS)工艺中，通常利用沿着硅衬底的表面大体上横向布置的N型和P型材料构造SCR。这样的SCR具有大的占用空间因为N型和P型材料必须横向分布。该占用空间不容易被缩小，因为横向分隔开的N型和P型材料必须在硅内间隔开以形成期望的NP结，并且该间隔受到由常规光刻法所强加的最小距离的限制。另外，常常通过使用离子注入技术将掺杂剂注入到硅衬底中来制作现有的SCR。将掺杂剂驱使到硅中通常需要呈现大体上横向和垂直“蔓延”并且从而不能被精确地放置在硅内的高能量微粒。结果，经由离子注入形成的结构的精确度(并且从而，最小可实现特征尺寸)可能是有限的。光刻偏差和穿透与蔓延相结合还可能影响所注入的离子的掺杂剂分布并且从而影响预期的结的位置，这可以向所注入的离子(和结)位置添加附加的变化。
使用本文中所公开的基于鳍状物的布置和技术而形成的半导体闸流管和其它半导体器件可以提供紧凑的可缩放的器件，该器件可以被容易地并入鳍状物场效应晶体管(FinFET)和其它制作工艺流程中。在一些实施例中，固态源扩散技术可以有利地用于本文中所描述的基于鳍状物的半导体器件的制作中。如下所述，与使用离子注入技术可能实现的控制相比，固态源扩散技术可以允许在半导体器件100的每种材料中进行掺杂的尺度得到更精确的控制。具体而言，固态源扩散可以实现对NP结深度和掺杂的量的更精确的控制，由此使半导体器件(例如，半导体闸流管)之间的变化最小化并且实现对它们的操作特性的精细调谐。通过将材料沿着鳍状物分层(例如，在NPNP结叠置体中)，半导体闸流管和其它半导体器件可以比常规的平面器件构造得更紧凑。传统的离子注入技术可能不容易实现半导体器件100的结叠置构造所需的精确度和尺度。另外，由于不需要在衬底中横向布置结间隙，所以半导体器件100的各个部分和鳍状物中的材料的尺度可能仅受到要被放置在选定位置处的导电接触部的最小尺度的约束。这可以实现对半导体器件100的积极的缩放。
图5-17示出了根据一些实施例的在半导体器件的制作中的各个阶段。图5-17中的每个图包括在半导体器件的制作中的相关联的阶段的沿虚线截取的两个截面绘图(A和B)。尽管图5-17描绘了单个半导体器件的制作，但下述操作可以并行应用于衬底上的半导体器件的阵列以实现期望的密度。
参考图5，示出了组件500。组件500可以包括硅晶圆或其它衬底材料，例如以上参考衬底106所讨论的衬底中的任何衬底。
参考图6，示出了在组件500中形成第一鳍状物102和第二鳍状物104之后的组件600。在一些实施例中，可以使用常规的鳍状物形成技术来形成第一鳍状物102和第二鳍状物104。第一鳍状物102和第二鳍状物104可以形成在衬底106上，并且可以横向分隔开距离616。在一些实施例中，可以通过将材料从组件500中去除以留下第一鳍状物102和第二鳍状物104来形成组件600。在一些实施例中，第一鳍状物102和第二鳍状物104可以是大体上单晶的，并且可以具有与衬底106相同的晶体曲向。多晶的鳍状物实施例也是可能的。鳍状物102可以具有侧表面808和顶表面606，并且第二鳍状物104可以具有侧表面608和顶表面610。
参考图7，示出了在组件600上沉积掺杂剂源膜702之后的组件700。掺杂剂源膜702可以共形地沉积在第一鳍状物102的侧表面808和顶表面606之上、在第二鳍状物104的侧表面608和顶表面610之上、以及衬底106的介于中间的表面之上。用于沉积掺杂剂源膜702(以及本文中所述的掺杂剂源膜中的任何掺杂剂源膜)的沉积技术可以取决于其成分；示例性技术可以包括化学气相沉积(CVD)、原子层沉积(ALD)以及物理气相沉积(PVD)。掺杂剂源膜702的成分和厚度可以根据应用而变化。例如，在一些实施例中，掺杂剂源膜702可以具有大约2纳米的厚度。在一些实施例中，掺杂剂源膜702可以是共形的且均匀掺杂的。在一些实施例中，掺杂剂源膜702可以是N型掺杂剂，例如磷硅酸盐玻璃。在一些实施例中，可以将氮化物的薄层(例如，3-5纳米的厚度)或另一种保护性层(例如，硅或氧化物)施加到掺杂剂源膜702(或本文中所述的掺杂剂源膜中的任何掺杂剂源膜)以用作蚀刻阻挡层。蚀刻阻挡层可以便于对掺杂的玻璃氧化物的图案化/去除。一些图案化技术可能不会受益于蚀刻阻挡层，并且一些图案化技术可能需要蚀刻停止部来保护先前形成的图案化材料的下层。
参考图8，示出了在将组件700的掺杂剂源膜702图案化以去除掺杂剂源膜702中的一些掺杂剂源膜从而形成掺杂剂源膜802之后的组件800。如图8中所示，掺杂剂源膜802可以与第一鳍状物102的侧表面808的区域804和第二鳍状物104接触，并且可以不与侧表面808的区域806接触。任何适合的图案化操作可以用于将掺杂剂源膜702图案化以形成掺杂剂源膜802(例如，三层抗蚀剂/凹进方案)。以下参考图18-21讨论了可以用于将掺杂剂源膜702(以及本文中所述的掺杂剂源膜中的任何掺杂剂源膜)图案化的示例性图案化操作。
参考图9，示出了在组件800上沉积掺杂剂源膜902之后的组件900。掺杂剂源膜902可以共形地沉积在第一鳍状物102的侧表面808和顶表面606之上、在第二鳍状物104的侧表面608和顶表面610之上、以及在衬底106的介于中间的掺杂剂源膜和表面之上。在一些实施例中，掺杂剂源膜902的类型可以与掺杂剂源膜802的类型不同。例如，掺杂剂源膜902可以是P型掺杂剂，并且掺杂剂源膜802可以是N型掺杂剂(反之亦然)。掺杂剂源膜902的成分和厚度可以根据应用而变化。在一些实施例中，掺杂剂源膜902可以是共形的且均匀掺杂的。
参考图10，示出了在将组件900的掺杂剂源膜902图案化以去除掺杂剂源膜902中的一些掺杂剂源膜从而形成掺杂剂源膜1002之后的组件1000。如图10中所示，掺杂剂源膜1002可以与第一鳍状物102的侧表面808的区域1004接触，并且可以不与侧表面808的区域1006接触。另外，掺杂剂源膜1002可以与第一鳍状物102的顶表面606的区域1008接触，并且可以不与顶表面606的区域1010接触。掺杂剂源膜802可以设置在掺杂剂源膜1002与衬底106之间。
参考图11，示出了在组件1000上沉积掺杂剂源膜1102之后的组件1100。掺杂剂源膜1102可以共形地沉积在第一鳍状物102的侧表面808和顶表面606之上、在第二鳍状物104的侧表面608和顶表面610之上、以及在衬底106的介于中间的掺杂剂源膜和表面之上。在一些实施例中，掺杂剂源膜1102的类型可以与掺杂剂源膜1002的类型不同。例如，掺杂剂源膜1102可以是N型掺杂剂，并且掺杂剂源膜1002可以是P型掺杂剂(反之亦然)。在一些实施例中，掺杂剂源膜802、1002和1102的类型可以是交替的。在一些实施例中，掺杂剂源膜702可以是N型掺杂剂，例如磷硅酸盐玻璃。掺杂剂源膜1102的成分和厚度可以根据应用而变化。在一些实施例中，掺杂剂源膜1102可以是共形的和均匀掺杂的。
参考图12，示出了在将组件1100的掺杂剂源膜1102图案化以去除掺杂剂源膜1102中的一些掺杂剂源膜从而形成掺杂剂源膜1202之后的组件1200。如图12中所示，掺杂剂源膜1202可以与第一鳍状物102的侧表面808的区域1204接触，并且可以不与侧表面808的区域1206接触。另外，掺杂剂源膜1202可以与第一鳍状物102的顶表面606的区域1208接触，并且可以不与顶表面606的区域1210接触。掺杂剂源膜1002可以设置在掺杂剂源膜1202与掺杂剂源膜802之间。
参考图13，示出了在组件1200上沉积掺杂剂源膜1302之后的组件1300。掺杂剂源膜1302可以共形地沉积在第一鳍状物102的侧表面808和顶表面606之上、在第二鳍状物104的侧表面608和顶表面610之上、以及在衬底106的介于中间的掺杂剂源膜和表面之上。掺杂剂源膜1202可以设置在掺杂剂源膜1302与掺杂剂源膜1002之间。在一些实施例中，掺杂剂源膜1302的类型可以与掺杂剂源膜1202的类型不同。例如，掺杂剂源膜1302可以是P型掺杂剂，并且掺杂剂源膜1202可以是N型掺杂剂(反之亦然)。在一些实施例中，掺杂剂源膜802、1002、1202和1302的类型可以是交替的(例如，NPNP或PNPN)。掺杂剂源膜1302的成分和厚度可以根据应用而变化。在一些实施例中，掺杂剂源膜1302可以是共形的且均匀掺杂的。如图13B中所示，掺杂剂源膜802、1002、1202和1302可以在第一鳍状物102和第二鳍状物104周围以及第一鳍状物102和第二鳍状物104上同心地分层。
参考图14，示出了在执行固态源扩散技术以将掺杂剂从掺杂剂源膜802、1002、1202和1302驱使到组件的第一鳍状物102和第二鳍状物104中之后的组件1400。可以执行任何适合的热工艺(例如，熔炉驱动或快速热退火)以实现对掺杂剂源膜802、1002、1202和1302中存在的掺杂剂的足够的扩散，从而在大体上不沿垂直方向(例如，图22中的高度2208的方向)扩散的情况下透过第一鳍状物102和第二鳍状物104的整个横向厚度(例如，图22的宽度2206以及长度2210和2212的方向)。在各种应用中对垂直扩散的容限可以取决于半导体器件100的设计和目的。在一些实施例中，可以优选的是具有尖锐的明确限定的结。其它实施例可能支持更多的扩散以向结外渐变(例如，使用高电压)。可以约束垂直扩散以使得任何中间层不会被“反掺杂”，例如被分流到上方的层。
可以基于各种因素，例如鳍状物宽度(例如，图22的宽度2206)、期望的鳍状物掺杂浓度、和/或掺杂剂源膜802、1002、1202和1302和/或鳍状物102和104内的掺杂剂流动性来选择温度和时间参数。在各种实施例中，可以采用快速热退火(“RTA”)或标准的扩散熔炉、或任何其它受控的高温退火工具来执行扩散。对于鳍状物102和104具有小于约30纳米的宽度(例如，图22的宽度2206)的实施例，示例性温度范围可以是800-1100摄氏度，并且示例性时间范围可以是几秒钟到几分钟。
在已经应用固态源扩散技术之后，第一鳍状物102可以包括：具有第一材料108、第二材料110、第三材料112以及第四材料114的第一部分102a；以及具有第一材料220、第二材料222、以及第三材料224的第二部分102b。第二鳍状物104可以包括材料134。材料134可以与第一材料108实质上相接。第一部分102a的第一材料108可以与第二部分102b的第一材料220实质上相接。第一部分102a的第二材料110可以与第二部分102b的第二材料222实质上相接。第一部分102a的第三材料112可以与第二部分102b的第三材料224实质上相接。
如上所述，在一些实施例中，组件1400可以被配置为形成半导体闸流管。在一些这样的实施例中，第一材料108可以用作N型阴极，第二材料110可以用作P型栅极，并且第四材料114可以用作P型阳极。
参考图15，示出了在利用绝缘体210填充经退火的第一鳍状物102与经退火的第二鳍状物104之间的横向间隔1406(以及设置在衬底106上的部件之间的其它横向间隔)之后，并且还在将组件1400平面化以形成大体上平面的表面1502之后的组件1500。在一些实施例中，绝缘体210可以是常规的隔离氧化物。将组件1400平面化可以去除平面表面1502上方的掺杂剂源膜(例如，掺杂的玻璃)，这可以提供大体上平面的表面以帮助进一步的图案化。
参考图16，示出了在鳍状物凹进过程之后的组件1600。例如，可以通过例如湿法化学蚀刻(例如基于氢氟酸的化学成分)或通过常规的干法蚀刻来实现用于暴露有源鳍状物的氧化物凹进。鳍状物凹进过程一般包括在晶体管鳍状物架构制作中，并且不会在本文中对其进行进一步讨论。
参考图17，示出了在组件1600上形成第一导电接触部212、第二导电接触部214和第三导电接触部216之后的组件1700。具体而言，第一导电接触部212可以形成在第二鳍状物104的材料134上。材料134可以与第一鳍状物102的第一材料108实质上相接。第二导电接触部214可以形成在第一鳍状物102的第一部分102a的第四材料114上。第三导电接触部216可以形成在第一鳍状物102的第二部分102b的第二材料222上。第二部分102b的第二材料222可以与第一部分102a的第二材料110实质上相接。如图17B的截面视图中所示，从形成在组件1700的顶部上的附加层和器件的角度来看，组件1700采取从大体上平面的表面出现的若干导电接触部的形式，并且因此具有常规晶体管或SCR的外观。结果，可以将附加的IC制作工艺应用于组件1700以制作更大的IC器件。
在各种实施例中，可以省略图5-17中所示的制作操作中一个或多个操作或用一个或多个交替的操作来替代所述一个或多个操作。例如，替代通过从掺杂剂源膜802的固态源扩散来形成第一材料108，可以使用深逆行注入技术来形成第一材料108。在一些这样的实施例中，可以仅沉积掺杂剂源膜902、1102和1302(在注入之后)。在另一个示例中，替代通过从掺杂剂源膜1302的固态源扩散来形成第四材料114，可以使用源应变外延技术。
图18-21示出了根据一些实施例的在半导体器件的制作中的图案化操作中的各个阶段。为了解释方便，图18-21描绘了图案化操作，可以执行该图案化操作以由组件700(图7)来制作组件800(图8)，但以下参考图18-21所讨论的操作可以应用于将任何期望的组件图案化。具体而言，这些操作可以应用于由组件900(图9)来制作组件1000(图10)、和/或由组件1100(图11)来制作组件1200(图12)。
参考图18，示出了在组件700(图7)的掺杂剂源膜702上沉积平面化抗蚀剂1802和光刻抗蚀剂1804之后的组件1800。平面化抗蚀剂1802被描绘为被施加以便分别被平面化到第一鳍状物102和第二鳍状物104的顶表面606和610上方的水平。在一些实施例中，光刻抗蚀剂1804可以包括由常规的技术施加的任何常规的光致抗蚀剂、碳硬掩模、或任何其它适合的材料。平面化抗蚀剂1802可以用于使拓扑结构平面化并且实现更好的光刻清晰度。在一些实施例中，可以不使用平面化抗蚀剂1802。如下所讨论的，光刻抗蚀剂1804可以用于掩模/图案转移。
参考图19，示出了在将光刻抗蚀剂1804图案化以从组件1800中选择性地去除光刻抗蚀剂1804中的一些光刻抗蚀剂从而形成经图案化的光刻抗蚀剂1902之后的组件1900。在接下来的蚀刻操作中，经图案化的光刻抗蚀剂1902可以只保护平面化抗蚀剂1802的下层部分。
参考图20，示出了在对平面化抗蚀剂1802进行蚀刻以选择性地去除平面化抗蚀剂1802的未被经图案化的光刻抗蚀剂1902涂覆的部分之后的组件2000，由此形成了经图案化的平面化抗蚀剂2002。在接下来的蚀刻操作中，经图案化的平面化抗蚀剂2002可以只保护掺杂剂源膜702的下层和相邻的部分。图20描绘了平面化抗蚀剂1802被蚀刻到深度2004从而留下与掺杂剂源膜702的部分2006相邻的经图案化的平面化抗蚀剂2002的实施例。
参考图21，示出了在对掺杂剂源膜702进行蚀刻以选择性地去除掺杂剂源膜702的未被经图案化的平面化抗蚀剂2002涂覆的部分之后的组件2100，由此形成了掺杂剂源膜802。经图案化的平面化抗蚀剂2002保护掺杂剂源膜702的部分2006，同时去除掺杂剂源膜702的暴露的部分。诸如湿法氧化物蚀刻等任何适合的蚀刻工艺可以用于对掺杂剂源膜702进行蚀刻。还描绘了在去除经图案化的光刻抗蚀剂1902之后的组件2100，可以采用与用于选择性地去除掺杂剂源膜702的部分的蚀刻工艺相同的蚀刻工艺来去除经图案化的光刻抗蚀剂1902。回顾图8，示出了在从组件2100中去除经图案化的平面化抗蚀剂2002之后的组件800。可以使用任何适合的技术(例如，灰化工艺)来去除经图案化的平面化抗蚀剂2002。
可以采用任何常规的蚀刻来对掺杂剂源膜702进行蚀刻，并且对技术的选择可以取决于掺杂剂源膜702的成分。常规的蚀刻技术的示例包括湿法或干法电介质蚀刻。可以(例如，从第一鳍状物102的侧表面808)去除经图案化的平面化抗蚀剂2002使掺杂剂源膜702暴露的任何区域。
图22是根据一些实施例的布置在衬底106上的多个半导体器件100的阵列2200的透视视图。如图22中所示，半导体器件100中的每个半导体器件可以包括第一鳍状物102和第二鳍状物104，并且可以根据本文中所描述的半导体器件100的实施例中的任何实施例而形成。多个半导体器件100可以有规律地布置在阵列2200内，其中，每个半导体器件100的纵轴2202的取向大体上平行。可以使用其它取向和布置；例如，半导体器件100可以被布置为使第一鳍状物102中的并非所有鳍状物是统一对齐的，而是沿纵轴2202的方向偏移任何期望的量。另外，半导体器件100不需要沿着由箭头2204指示的方向有规律地间隔开，但是可以无规律地间隔开或具有任何期望的间隔。
半导体器件100的尺度可以按照期望变化。在一些实施例中，第一鳍状物102和第二鳍状物104具有例如小于50纳米、小于30纳米、或小于20纳米的宽度2206。在一些实施例中，宽度2206可以介于约5纳米与约15纳米之间。在一些实施例中，第一鳍状物102和第二鳍状物104在衬底106上方可以具有例如小于200纳米、小于150纳米、或介于20纳米与150纳米之间的高度2208。在一些实施例中，高度2208可以介于约50纳米与约150纳米之间。在一些实施例中，第一鳍状物102的长度2210、第二鳍状物104的长度2212、以及介于第一鳍状物102与第二鳍状物104之间的间隔2214可以随着工艺能力和设计选择而变化。例如，在一些实施例中，间隔2214可以约为40纳米或者更大。
图23是根据一些实施例的制作半导体器件的方法2300的流程图。出于说明性目的，参考半导体器件100和以上参考图5-21所讨论的制作操作示出了方法2300的操作，但方法2300可以用于使用任何适合的制作操作来形成任何适合的半导体器件。为了方便说明，各种操作在本文中被描述为多个分立的操作。然而，描述的顺序不应当被理解为暗示这些操作必须依赖该顺序，或者必须被分成分立的操作。
在操作2302，可以在衬底上形成第一鳍状物和第二鳍状物。例如，可以在衬底106上形成第一鳍状物102和第二鳍状物104(图6)。第一鳍状物和第二鳍状物可以远离鳍状物延伸，并且可以被横向分隔开。在一些实施例中，可以不执行操作2302，并且相反地，可以接收具有第一鳍状物和第二鳍状物的衬底作为输入起始材料。
在操作2304，可以形成与第一鳍状物和/或第二鳍状物的部分的侧表面接触的掺杂剂源膜。例如，可以形成与第一鳍状物102的侧表面808的区域804接触的掺杂剂源膜802(图8)。在操作2304的掺杂剂源膜的形成可以包括沉积并图案化掺杂剂源膜(例如，以上参考图18-21所讨论的)。掺杂剂源膜可以是N型掺杂剂或P型掺杂剂，例如本文中所描述的掺杂剂中的任何掺杂剂。在一些实施例中，在操作2304所形成的掺杂剂源膜可以是经掺杂的玻璃，例如本文中所描述的经掺杂的玻璃中的任何经掺杂的玻璃。
在操作2306，可以做出关于是否已经在第一鳍状物和/或第二鳍状物上形成了期望数量和布置的掺杂剂源膜的确定。如果期望附加的掺杂剂源膜，可以重复操作2304以形成与第一鳍状物和/或第二鳍状物的部分的侧表面接触的附加的掺杂剂源膜。在各种实施例，可以执行操作2304一次、两次、三次、四次或更多次以在任何期望的布置中形成相对应数量的掺杂剂源膜。例如，在一些实施例中，第一掺杂剂源膜可以被设置为与第一鳍状物的部分的侧表面接触、与第二鳍状物接触、并且位于第二掺杂剂源膜与衬底之间。在一些实施例中，第二掺杂剂源膜可以被设置为与第一鳍状物的部分的侧表面接触并且位于第三掺杂剂源膜与第一掺杂剂源膜之间。在一些实施例中，第三掺杂剂源膜可以被设置为与第一鳍状物的部分的侧表面接触并且位于第四掺杂剂源膜与第二掺杂剂源膜之间。
在一些实施例中，在操作2304所形成的掺杂剂源膜中所包括的掺杂剂在掺杂剂源膜之间可以发生变化。在一些实施例中，在互相接触的掺杂剂源膜之间，掺杂剂的类型可以在P型与N型之间交替。在包括四个掺杂剂源膜的一些实施例中，第一掺杂剂源膜和第三掺杂剂源膜可以由第一类型的非本征半导体的掺杂剂形成，并且第二掺杂剂源膜和第四掺杂剂源膜可以由第二类型的非本征半导体的掺杂剂形成，第二类型与第一类型不同。
在操作2304所形成的掺杂剂源膜的几何形状在掺杂剂源膜之间可以发生变化。例如，在包括四个掺杂剂源膜的一些实施例中，第四掺杂剂源膜可以与第一鳍状物的部分的顶表面接触。在一些实施例中，由操作2304的一次或多次重复所形成的掺杂剂源膜可以形成图1-21中所示的掺杂剂源膜的几何形状中的任何几何形状。
如果在操作2306确定不期望附加的掺杂剂源膜，那么在操作2308可以将来自(多个)掺杂剂源膜的掺杂剂驱使到第一鳍状物和/或第二鳍状物的部分中。在操作2308，可以应用本文中所描述的固态源扩散技术中的任何技术。操作2308的结果可以是在第一和/或第二鳍状物内形成各种材料。例如，在通过对操作2304(以上所讨论的)的多次重复来形成第一、第二、第三和第四掺杂剂源膜的实施例中，可以将掺杂剂从这些掺杂剂源膜驱使到第一鳍状物的部分中以形成第一、第二、第三和第四材料(例如，图1-4的第一材料108、第二材料110、第三材料112以及第四材料114)，其中：第一材料设置在第二材料与衬底之间，第二材料设置在第三材料与第一材料之间，并且第三材料设置在第四材料与第二材料之间。参考图1-21在本文中讨论了这样的实施例的示例。
在操作2310，可以形成导电接触部。导电接触部可以形成在第一鳍状物或第二鳍状物的已经将掺杂剂驱使到其中的部分上。例如，在一些实施例中，如图3、4和17中所示，导电接触部214可以形成在第四材料112上。如图3、4和17中所示，导电接触部216可以形成在材料222上，材料222与第二材料110实质上相接。
在操作2312，可以做出关于是否已经在第一鳍状物和/或第二鳍状物上形成了期望数量和布置的导电接触部的确定。如果期望附加的导电接触部，可以重复操作2310以形成附加的导电接触部。例如，导电接触部可以形成在第二鳍状物104的与第一鳍状物102的第一材料108实质上相接的材料134上。
图25是根据一些实施例的在器件层2518中包括一个或多个半导体器件100的IC器件2500的部分的截面视图。IC器件2500可以形成在衬底2504上。衬底2504可以是由半导体材料系统构成的半导体衬底，所述半导体材料系统包括例如：N型或P型材料系统。衬底2504可以包括例如：使用体硅或绝缘体上硅子结构而形成的晶体衬底，并且可以用作图1-4的衬底106。尽管此处描述了可以形成衬底2504的材料的几个示例，但是可以根据各种实施例来使用可以用作构建IC器件2500的基础的任何材料。
在一些实施例中，IC器件2500可以包括设置在衬底2504上的器件层2518。器件层2518可以包括形成在衬底2504上的一个或多个半导体器件2508的特征。半导体器件2508可以包括可以被布置成阵列(例如图22的阵列2200)或任何其它布置的一个或多个半导体器件100。在一些实施例中，半导体器件2508可以包括被配置为如上所讨论的半导体闸流管的一个或多个半导体器件100。这些半导体闸流管可以包括在例如放电保护电路中。半导体器件2508还可以包括各种各样的其它类型和构造的半导体器件，例如诸如双重或双栅极晶体管、三栅极晶体管、平面SCR和全包围栅极(AGG)或环绕式栅极晶体管(例如，FinFET)等平面或非平面晶体管。在一些实施例中，器件层2518可以包括一个或多个晶体管或者逻辑器件或存储器器件的存储器单元、或它们的组合。
可以通过设置在器件层2518上的一个或多个互连层2520和2522而将电信号(例如，功率和/或输入/输出(I/O)信号)路由到器件层2518的半导体器件2508和/或路由来自器件层2518的半导体器件2508的电信号。例如，器件层2518的导电特征(例如，半导体器件100的导电接触部212、214和216中的一个或多个(图3-4))可以与互连层2520和2522的互连结构2516电耦合。一个或多个互连层2520和2522可以形成IC器件2500的层间电介质叠置体。互连结构2516可以根据各种各样的设计被配置在互连层2520和2522内以路由电信号并且不限于图25中所描绘的互连结构2516的特定构造。
例如，在一些实施例中，互连结构2516可以包括用诸如金属的导电材料填充的沟槽结构(有时被称为“线”)和/或通孔结构(有时被称为“孔”)。在一些实施例中，互连结构2516可以包括铜或另一种适合的导电材料。
可以看出，互连层2520和2522可以包括设置在互连结构2516之间的电介质层2524。电介质层2524可以包括按照期望布置的任何常规的电介质材料。
在一些实施例中，第一互连层2520(被称为金属1或“M1”)可以直接形成在器件层2518上。在一些实施例中，第一互连层2520可以包括互连结构2516中的可以与器件层2518的接触部(例如，半导体器件100的导电接触部212、214和216(图3-4))耦合的一些互连结构。
附加的互连层(为了方便说明并未示出)可以直接形成在第一互连层2520上，并且可以包括用于与第一互连层2520的互连结构耦合的互连结构2516。
IC器件2500可以包括形成在互连层2520和2522上的一个或多个接合焊盘2526。接合焊盘2526可以与互连结构2516电耦合并且被配置为将半导体器件2508的电信号路由到其它外部设备。例如，焊接接合部可以形成在一个或多个接合焊盘2526上以将包括IC器件2500的芯片与诸如电路板的另一个部件机械和/或电耦合。与其它实施例中所描绘的相比，IC器件2500可以具有其它替代的构造以路由来自互连层2520和2522的电信号。在其它实施例中，接合焊盘2526可以被替代为或者还可以包括将电信号路由到其它外部部件的其它类似的特征(例如，柱)。
可以使用任何适合的硬件和/或软件将本公开内容的实施例实施成系统以按照期望进行配置。图26示意性地示出了根据一个实施方式的计算设备2600。在一些实施例中，可以在计算设备2600的一个或多个部件中使用本文中所公开的半导体器件中的一个或多个(例如，作为半导体闸流管)。
计算设备2600可以容纳诸如主板2602之类的板。主板2602可以包括若干部件，包括但不限于处理器2604以及至少一个通信芯片2606。处理器2604可以物理和电耦合到主板2602。在一些实施方式中，至少一个通信芯片2606也可以物理和电耦合到主板2602。在其它实施方式中，通信芯片2606可以是处理器2604的一部分。术语“处理器”可以指的是处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或者设备的部分。
根据其应用，计算设备2600可以包括：可以物理和电耦合到主板2602或可以不物理和电耦合到主板2602的其它部件。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、盖革计数器、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片2606可以实现用于往返于计算设备2600的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经由非固体介质的经调制的电磁辐射来传递数据的电路、设备、系统、方法、技术、通信信道等。术语并不暗示相关联的设备不包含任何线路，虽然在一些实施例中它们可以不包含线路。通信芯片2606可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于：包括Wi-Fi(IEEE802.11族)、IEEE 802.16标准(例如，IEEE 802.16-2005修正案)的电气与电子工程师学会(IEEE)标准、长期演进(LTE)项目、连同任何修正、更新、和/或修订(例如，高级LTE项目、超移动宽带(UMB)项目(还被称作3GPP2)等)。IEEE 802.16可兼容的BWA网络通常被称为WiMAX网络，即代表全球微波接入互操作性的首字母缩写，所述WiMAX网络是通过IEEE 802.16标准的合格和互操作性测试的产品的认证标志。通信芯片2606可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UTMS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)、或LTE网络来进行操作。通信芯片2606可以根据GSM演进的增强数据(EDGE)、GSMEDGE无线接入网(GERAN)、通用地面无线接入网(UTRAN)、或演进的UTRAN(E-UTRAN)来进行操作。通信芯片2606可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议来进行操作。在其它实施例中，通信芯片2606可以根据其它无线协议来进行操作。
计算设备2600可以包括多个通信芯片2606。例如，第一通信芯片2606可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片2606可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些实施例中，计算设备2600可以支持两个或更多较长距离无线通信协议以用于数据或语音通信。
通信芯片2606还可以包括如本文中所描述的半导体器件(例如，半导体器件100)的IC器件。在其它实施方式中，容纳在计算设备2600内的另一个部件(例如，存储器器件或其它IC器件)可以包含如本文中所描述的一个或多个半导体器件。
在各种实施方式中，计算设备2600可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数字视频记录器。在其它实施方式中，计算设备2600可以是处理数据的任何其它电子设备。在一些实施例中，在高性能的计算设备中实施本文中所描述的技术。在一些实施例中，在手持式计算设备中实施本文中所描述的技术。
以下段落确定了本文中所公开的实施例的各种示例。示例1是一种半导体器件，其包括设置在衬底上的第一鳍状物和第二鳍状物。第一鳍状物包括第一材料、第二材料、第三材料以及第四材料，其中，第一材料设置在第二材料与衬底之间，第二材料设置在第三材料与第一材料之间，第三材料设置在第四材料与第二材料之间，第一材料和第三材料由第一类型的非本征半导体形成，并且第二材料和第四材料由第二类型的非本征半导体形成，第二类型与第一类型不同。第二鳍状物与第一鳍状物横向分隔开，并且具有与第一材料、第二材料、第三材料或第四材料中的至少一种材料实质上相接的材料。
示例2可以包括示例1的主题，并且还可以指定：第一类型的非本征半导体是N型和P型中的一种，并且如果第一类型的非本征半导体是P型，那么第二类型的非本征半导体是N型；或者如果第一类型的非本征半导体是N型，那么第二类型的非本征半导体是P型。
示例3可以包括示例1-2中的任一项的主题，还包括设置在第四材料上的第一导电接触部。
示例4可以包括示例3的主题，并且还可以指定：第一鳍状物具有第一部分和第二部分，第一鳍状物的第一材料、第二材料、第三材料以及第四材料包括在第一部分中，第二部分包括第一材料和第二材料，第二部分的第一材料与第一部分的第一材料实质上相接，第二部分的第二材料与第一部分的第二材料实质上相接，并且半导体器件还包括设置在第二部分的第二材料上的第二导电接触部。
示例5可以包括示例4的主题，并且还可以指定：第一导电接触部设置在第一部分的第四材料的第一表面上，第二导电接触部设置在第二部分的第二材料的第二表面上，并且第一表面和第二表面大体上处于相同的平面中。
示例6可以包括示例4-5中的任一项的主题，并且还可以指定：第一部分的第四材料和第二部分的第二材料被与第一部分的第三材料实质上相接的材料横向分隔开。
示例7可以包括示例4-6中的任一项的主题，并且还可以包括设置在第二鳍状物上的第三导电接触部。
示例8可以包括示例1-7中的任一项的主题，并且还可以指定：第二鳍状物与第一鳍状物被绝缘体横向分隔开。
示例9可以包括示例1-8中的任一项的主题，并且还可以指定：半导体器件是半导体闸流管。
示例10可以包括示例1-9中的任一项的主题，并且还可以指定：第二鳍状物的材料与第一材料实质上相接。
示例11是一种制作半导体器件的方法，其包括：在衬底上形成第一鳍状物和第二鳍状物，第一鳍状物和第二鳍状物延伸离开衬底并且横向分隔开；以及分别形成与第一鳍状物的部分的侧表面接触的具有第一掺杂剂、第二掺杂剂、第三掺杂剂以及第四掺杂剂的第一掺杂剂源膜、第二掺杂剂源膜、第三掺杂剂源膜以及第四掺杂剂源膜。第一掺杂剂源膜被设置为与第一鳍状物的部分的侧表面接触、与第二鳍状物接触并且位于第二掺杂剂源膜与衬底之间，第二掺杂剂源膜被设置为与第一鳍状物的部分的侧表面接触并且位于第三掺杂剂源膜与第一掺杂剂源膜之间，第三掺杂剂源膜被设置为与第一鳍状物的部分的侧表面接触并且位于第四掺杂剂源膜与第二掺杂剂源膜之间，第一掺杂剂源膜和第三掺杂剂源膜包括用于第一类型的非本征半导体的掺杂剂，并且第二掺杂剂源膜和第四掺杂剂源膜包括用于第二类型的非本征半导体的掺杂剂，第二类型与第一类型不同。
示例12可以包括示例11的主题，并且还可以指定：第四掺杂剂源膜与第一鳍状物的部分的顶表面接触。
示例13可以包括示例11-12中的任一项的主题，并且还可以包括将掺杂剂从第一掺杂剂源膜、第二掺杂剂源膜、第三掺杂剂源膜以及第四掺杂剂源膜驱使到第一鳍状物的部分中以形成第一材料、第二材料、第三材料以及第四材料，其中，第一材料设置在第二材料与衬底之间，第二材料设置在第三材料与第一材料之间，第三材料设置在第四材料与第二材料之间，第一材料和第三材料由第一类型的非本征半导体形成，并且第二材料和第四材料由第二类型的非本征半导体形成。
示例14可以包括示例13的主题，并且还可以包括：在第四材料上形成第一导电接触部；以及在与第二材料实质上相接的材料上形成第二导电接触部。
示例15可以包括示例14的主题，并且还可以包括在第二鳍状物的与第一材料实质上相接的材料上形成第三导电接触部。
示例16可以包括示例14-15中的任一项的主题，并且还可以指定：第一材料、第二材料、第三材料以及第四材料包括在半导体闸流管中。
示例17可以包括示例11-16中的任一项的主题，并且还可以指定：第一掺杂剂、第二掺杂剂、第三掺杂剂或第四掺杂剂包括经掺杂的玻璃。
示例18是一种集成电路器件，其包括：硅衬底；互连层，所述互连层包括互连结构和层间电介质；以及一个或多个半导体器件，所述一个或多个半导体器件设置在硅衬底与互连层之间。所述一个或多个半导体器件中的每一个半导体器件包括：设置在硅衬底上的第一鳍状物和第二鳍状物。第一鳍状物包括第一材料、第二材料、第三材料以及第四材料，其中：第一材料设置在第二材料与硅衬底之间，第二材料设置在第三材料与第一材料之间，第三材料设置在第四材料与第二材料之间，第一材料和第三材料由第一类型的非本征半导体形成，并且第二材料和第四材料由第二类型的非本征半导体形成，第二类型与第一类型不同。第二鳍状物与第一鳍状物横向分隔开，并且具有与第一材料、第二材料、第三材料或第四材料中的至少一种材料实质上相接的材料。
示例19可以包括示例18的主题，并且还可以指定：所述一个或多个半导体器件包括在静电放电保护电路中。
示例20可以包括示例19的主题，并且还可以指定：静电放电保护电路包括高电压钳位器。
示例21可以包括示例18-20中的任一项的主题，并且还可以指定：所述一个或多个半导体器件包括多个半导体器件；对单个半导体器件的第一鳍状物和第二鳍状物的布置限定了轴；并且与多个半导体器件相对应的多个轴是大体上平行的。
示例22可以包括示例18-21的主题，并且还可以指定：所述一个或多个半导体器件中的至少一个半导体器件是半导体闸流管。

Claims (22)

1.一种半导体器件，包括：
设置在衬底上的第一鳍状物，所述第一鳍状物包括第一材料、第二材料、第三材料以及第四材料，其中：
所述第一材料设置在所述第二材料与所述衬底之间，
所述第二材料设置在所述第三材料与所述第一材料之间，
所述第三材料设置在所述第四材料与所述第二材料之间，
所述第一材料和所述第三材料由第一类型的非本征半导体形成，并且
所述第二材料和所述第四材料由第二类型的非本征半导体形成，所述第二类型与所述第一类型不同；以及
设置在所述衬底上的第二鳍状物，所述第二鳍状物与所述第一鳍状物横向分隔开，其中，所述第二鳍状物具有与所述第一材料、所述第二材料、所述第三材料或所述第四材料中的至少一种材料实质上相接的材料，
其中：
所述第一鳍状物具有第一部分和第二部分；
所述第一鳍状物的所述第一材料、所述第二材料、所述第三材料以及所述第四材料包括在所述第一部分中；
所述第二部分包括第一材料和第二材料；
所述第二部分的所述第一材料与所述第一部分的所述第一材料实质上相接；并且
所述第二部分的所述第二材料与所述第一部分的所述第二材料实质上相接。
2.根据权利要求1所述的半导体器件，其中，所述第一类型的非本征半导体是N型和P型中的一种，并且其中，如果所述第一类型的非本征半导体是P型，那么所述第二类型的非本征半导体是N型，或者如果所述第一类型的非本征半导体是N型，那么所述第二类型的非本征半导体是P型。
3.根据权利要求1-2中的任一项所述的半导体器件，还包括设置在所述第四材料上的第一导电接触部。
4.根据权利要求3所述的半导体器件，其中：
所述半导体器件还包括设置在所述第二部分的所述第二材料上的第二导电接触部。
5.根据权利要求4所述的半导体器件，其中，所述第一导电接触部设置在所述第一部分的所述第四材料的第一表面上，所述第二导电接触部设置在所述第二部分的所述第二材料的第二表面上，并且所述第一表面和所述第二表面大体上处于相同的平面中。
6.根据权利要求4所述的半导体器件，其中，所述第一部分的所述第四材料和所述第二部分的所述第二材料由与所述第一部分的所述第三材料实质上相接的材料横向分隔开。
7.根据权利要求4所述的半导体器件，还包括设置在所述第二鳍状物上的第三导电接触部。
8.根据权利要求1-2中的任一项所述的半导体器件，其中，所述第二鳍状物与所述第一鳍状物由绝缘体横向分隔开。
9.根据权利要求1-2中的任一项所述的半导体器件，其中，所述半导体器件是半导体闸流管。
10.根据权利要求1-2中的任一项所述的半导体器件，其中，所述第二鳍状物的所述材料与所述第一材料实质上相接。
11.一种制作半导体器件的方法，包括：
在衬底上形成第一鳍状物和第二鳍状物，所述第一鳍状物和所述第二鳍状物延伸离开所述衬底并且横向分隔开；以及
分别形成与第一鳍状物的部分的侧表面接触的具有第一掺杂剂的第一掺杂剂源膜、具有第二掺杂剂的第二掺杂剂源膜、具有第三掺杂剂的第三掺杂剂源膜、以及具有第四掺杂剂的第四掺杂剂源膜，其中：
所述第一掺杂剂源膜被设置为与所述第一鳍状物的部分的侧表面接触、与所述第二鳍状物接触并且位于所述第二掺杂剂源膜与所述衬底之间，
所述第二掺杂剂源膜被设置为与所述第一鳍状物的所述部分的所述侧表面接触并且位于所述第三掺杂剂源膜与所述第一掺杂剂源膜之间，
所述第三掺杂剂源膜被设置为与所述第一鳍状物的所述部分的所述侧表面接触并且位于所述第四掺杂剂源膜与所述第二掺杂剂源膜之间，
所述第一掺杂剂源膜和所述第三掺杂剂源膜包括用于第一类型的非本征半导体的掺杂剂，并且
所述第二掺杂剂源膜和所述第四掺杂剂源膜包括用于第二类型的非本征半导体的掺杂剂，所述第二类型与所述第一类型不同。
12.根据权利要求11所述的方法，其中，所述第四掺杂剂源膜与所述第一鳍状物的所述部分的顶表面接触。
13.根据权利要求11-12中的任一项所述的方法，还包括：
将掺杂剂从所述第一掺杂剂源膜、所述第二掺杂剂源膜、所述第三掺杂剂源膜以及所述第四掺杂剂源膜驱使到所述第一鳍状物的所述部分中，以形成第一材料、第二材料、第三材料以及第四材料，其中：
所述第一材料设置在所述第二材料与所述衬底之间，
所述第二材料设置在所述第三材料与所述第一材料之间，
所述第三材料设置在所述第四材料与所述第二材料之间，
所述第一材料和所述第三材料由所述第一类型的非本征半导体形成，并且
所述第二材料和所述第四材料由所述第二类型的非本征半导体形成。
14.根据权利要求13所述的方法，还包括：
在所述第四材料上形成第一导电接触部；以及
在与所述第二材料实质上相接的材料上形成第二导电接触部。
15.根据权利要求14所述的方法，还包括：
在所述第二鳍状物的与所述第一材料实质上相接的材料上形成第三导电接触部。
16.根据权利要求14所述的方法，其中，所述第一材料、所述第二材料、所述第三材料以及所述第四材料包括在半导体闸流管中。
17.根据权利要求11-12中的任一项所述的方法，其中，所述第一掺杂剂、所述第二掺杂剂、所述第三掺杂剂或所述第四掺杂剂包括经掺杂的玻璃。
18.一种集成电路器件，包括：
硅衬底；
互连层，所述互连层包括互连结构和层间电介质；以及
一个或多个半导体器件，所述一个或多个半导体器件设置在所述硅衬底与所述互连层之间，所述一个或多个半导体器件中的每个半导体器件包括：
设置在所述硅衬底上的第一鳍状物，所述第一鳍状物包括第一材料、第二材料、第三材料以及第四材料，其中：
所述第一材料设置在所述第二材料与所述硅衬底之间，
所述第二材料设置在所述第三材料与所述第一材料之间，
所述第三材料设置在所述第四材料与所述第二材料之间，
所述第一材料和所述第三材料由第一类型的非本征半导体形成，并且
所述第二材料和所述第四材料由第二类型的非本征半导体形成，所述第二类型与所述第一类型不同，以及
设置在所述衬底上的第二鳍状物，所述第二鳍状物与所述第一鳍状物横向分隔开，其中，所述第二鳍状物具有与所述第一材料、所述第二材料、所述第三材料或所述第四材料中的至少一种材料实质上相接的材料，
其中：
所述第一鳍状物具有第一部分和第二部分；
所述第一鳍状物的所述第一材料、所述第二材料、所述第三材料以及所述第四材料包括在所述第一部分中；
所述第二部分包括第一材料和第二材料；
所述第二部分的所述第一材料与所述第一部分的所述第一材料实质上相接；并且
所述第二部分的所述第二材料与所述第一部分的所述第二材料实质上相接。
19.根据权利要求18所述的集成电路器件，其中，所述一个或多个半导体器件包括在静电放电保护电路中。
20.根据权利要求19所述的集成电路器件，其中，所述静电放电保护电路包括高电压钳位器。
21.根据权利要求18-20中的任一项所述的集成电路器件，其中：
所述一个或多个半导体器件包括多个半导体器件；
对单个半导体器件的所述第一鳍状物和所述第二鳍状物的布置限定了轴；并且
与所述多个半导体器件相对应的多个所述轴是大体上平行的。
22.根据权利要求18-20中的任一项所述的集成电路器件，其中，所述一个或多个半导体器件中的至少一个半导体器件是半导体闸流管。
CN201480070851.1A 2014-01-24 2014-01-24 基于鳍状物的半导体器件和方法 Expired - Fee Related CN105849876B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/013008 WO2015112163A1 (en) 2014-01-24 2014-01-24 Fin-based semiconductor devices and methods

Publications (2)

Publication Number Publication Date
CN105849876A CN105849876A (zh) 2016-08-10
CN105849876B true CN105849876B (zh) 2019-10-18

Family

ID=53681795

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480070851.1A Expired - Fee Related CN105849876B (zh) 2014-01-24 2014-01-24 基于鳍状物的半导体器件和方法

Country Status (7)

Country Link
US (1) US10002954B2 (zh)
EP (1) EP3097580B1 (zh)
KR (1) KR102195694B1 (zh)
CN (1) CN105849876B (zh)
SG (1) SG11201604745SA (zh)
TW (2) TWI578492B (zh)
WO (1) WO2015112163A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063277A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Integrated circuit devices with non-collapsed fins and methods of treating the fins to prevent fin collapse
US10797058B2 (en) 2018-09-28 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567593A (zh) * 2003-06-17 2005-01-19 台湾积体电路制造股份有限公司 绝缘硅芯片的鳍状元件及其形成方法
US6913955B1 (en) * 2002-10-01 2005-07-05 T-Ram, Inc. Method of manufacturing a thyristor device with a control port in a trench

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4510016A (en) * 1982-12-09 1985-04-09 Gte Laboratories Method of fabricating submicron silicon structures such as permeable base transistors
US4648173A (en) * 1985-05-28 1987-03-10 International Business Machines Corporation Fabrication of stud-defined integrated circuit structure
DE3782232T2 (de) * 1986-12-22 1993-02-25 Nippon Electric Co Pnpn-thyristor.
US6225165B1 (en) * 1998-05-13 2001-05-01 Micron Technology, Inc. High density SRAM cell with latched vertical transistors
US6104045A (en) * 1998-05-13 2000-08-15 Micron Technology, Inc. High density planar SRAM cell using bipolar latch-up and gated diode breakdown
JP2003209185A (ja) * 2002-01-11 2003-07-25 Seiko Epson Corp 半導体装置
JP4146672B2 (ja) 2002-06-14 2008-09-10 シャープ株式会社 静電気保護素子
US6812504B2 (en) * 2003-02-10 2004-11-02 Micron Technology, Inc. TFT-based random access memory cells comprising thyristors
US7304327B1 (en) 2003-11-12 2007-12-04 T-Ram Semiconductor, Inc. Thyristor circuit and approach for temperature stability
DE102004037252A1 (de) * 2004-07-31 2006-03-23 Atmel Germany Gmbh Verfahren zur Integration von drei Bipolartransistoren in einem Halbleiterkörper, Mehrschichtbauelement und Halbleiteranordnung
US7560784B2 (en) * 2007-02-01 2009-07-14 International Business Machines Corporation Fin PIN diode
EP2073256A1 (en) 2007-12-20 2009-06-24 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for fabricating a semiconductor device and the semiconductor device made thereof
US7939416B2 (en) * 2008-04-02 2011-05-10 Nxp B.V. Method of making bipolar transistor
US8130537B2 (en) * 2008-09-09 2012-03-06 Qimonda Ag Phase change memory cell with MOSFET driven bipolar access device
WO2010104918A1 (en) 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
US8598621B2 (en) * 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8519431B2 (en) * 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8609492B2 (en) * 2011-07-27 2013-12-17 Micron Technology, Inc. Vertical memory cell
KR101824971B1 (ko) 2011-12-23 2018-02-05 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
US8809905B2 (en) 2011-12-28 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical BJT and SCR for ESD
US9287179B2 (en) 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
JP2013179235A (ja) * 2012-02-29 2013-09-09 Toshiba Corp 半導体装置
US8963201B2 (en) * 2012-03-05 2015-02-24 Intel Mobile Communications GmbH Tunable fin-SCR for robust ESD protection
US9023715B2 (en) 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
KR101430415B1 (ko) * 2012-06-09 2014-08-14 서울대학교산학협력단 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6913955B1 (en) * 2002-10-01 2005-07-05 T-Ram, Inc. Method of manufacturing a thyristor device with a control port in a trench
CN1567593A (zh) * 2003-06-17 2005-01-19 台湾积体电路制造股份有限公司 绝缘硅芯片的鳍状元件及其形成方法

Also Published As

Publication number Publication date
KR20160110362A (ko) 2016-09-21
US10002954B2 (en) 2018-06-19
WO2015112163A1 (en) 2015-07-30
TW201539708A (zh) 2015-10-16
US20170005187A1 (en) 2017-01-05
EP3097580A1 (en) 2016-11-30
TW201731073A (zh) 2017-09-01
KR102195694B1 (ko) 2020-12-28
EP3097580A4 (en) 2017-08-16
CN105849876A (zh) 2016-08-10
TWI626728B (zh) 2018-06-11
SG11201604745SA (en) 2016-07-28
TWI578492B (zh) 2017-04-11
EP3097580B1 (en) 2021-05-26

Similar Documents

Publication Publication Date Title
TWI874543B (zh) 堆疊式叉形片電晶體
CN109906513B (zh) 具有对深源极/漏极半导体的后侧互连的集成电路设备
CN105144390B (zh) 用于纳米线晶体管的漏电减少结构
TWI874454B (zh) 具有移除基板的環繞式閘極積體電路結構
CN109216428B (zh) 半导体结构及其制造方法
TW201719904A (zh) 具有摻雜子鰭區域的非平面半導體裝置及其製造方法
EP4156281A1 (en) Silicon rich capping layer pre-amorphized with germanium and boron implants for thermal stability and low pmos contact resistivity
CN117642862A (zh) 具有沟槽接触飞越（flyover）结构的集成电路结构
CN106601678B (zh) 一种半导体器件及其制备方法、电子装置
EP4156283A1 (en) Low temperature, high germanium, high boron sige:b pepi with a silicon rich capping layer for ultra-low pmos contact resistivity and thermal stability
CN106601683A (zh) 一种半导体器件及其制备方法、电子装置
EP4109548A1 (en) Nanoribbon sub-fin isolation by backside si substrate removal etch selective to source and drain epitaxy
CN105849876B (zh) 基于鳍状物的半导体器件和方法
CN115528021A (zh) 用于背面功率输送技术的静电放电保护二极管和制作方法
CN115863345A (zh) 具有掺杂子鳍状物的全环栅集成电路结构
US20240186398A1 (en) Integrated circuit structures with cavity spacers
EP4109554A1 (en) Lateral confinement of source drain epitaxial growth in non-planar transistor for cell height scaling
EP4203062A1 (en) Low temperature, high germanium, high boron sige:b pepi with titanium silicide contacts for ultra-low pmos contact resistivity and thermal stability
US12439640B2 (en) Reduced contact resistivity with PMOS germanium and silicon doped with boron gate all around transistors
JP2025040393A (ja) スタティックランダムアクセスメモリ用ゲートコンタクトパターニング
CN110634858A (zh) 用于工艺中充电控制的植入衬底接触部

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20191018