TWI220565B - Structure of IC bond pad and its formation method - Google Patents

Description

1220565 五、發明說明（1) 【發明所屬之技術領域】 本發明係有闕於_ 丄#曰古關插、吞、種鲜線塾片之結構及其形成方法， ^ ^ μ β ^ 於阿頻、低雜訊積體電路（1C)之銲 線墊片結構及其形成太& , ^ 體基板的雜訊並且有效地隔離來自半導 高打線固著性。低杯線墊片❺荨效電容值，更可以提 【先前技術】 近^來Φ於對於低功率、低成 Μ ，倶增’主流積體電4(IC)技術競相研究如何 的射頻功能實現於單^ ^ Α 更夕 於積體雷路封奘日日片上。除了讓積體電路能夠安置 、2 、、土反上之外，封裝基板之外部接腳所連接 之夕#電路必須透過銲線墊片而# ^ ^ ^ ^ ^ ^ 此積體電路封裝時銲㈣h㈣p j Μ㈣電路。因 產。口暂&击:片技打已成為一項影響良率以及 口負的重要因素。這些用來提供積體電路盥 之間之電性連接的銲後熱H is f έ 、卜丨笔路 (die)用®:二 通吊係為設置於積體電路晶粒 二二2 域。當銲線塾片在形成時，金屬連 銲線墊片接觸’以連接至積體電路封裝基板 的特雄Γη艮於！用之技術以及金屬連線與銲線墊片 積：甚者大而佔去過多的晶“ 頻時的性能Ϊ: 值而影響積體電路在高 路的為近年來通訊積體電路市場的成I，積體電 的知作頻率也成指數型的成長，料通訊積體電路而電 第4頁 1220565 五、發明說明（2) 吕’南頻訊號的低雜訊（l〇w n〇ise)及低損失（i〇w i〇ss) 一直是技術追求的目標。 在 1987年’美國專利第4，636，832 號「Semiconductor device with an improved bonding section 」提出了一 種積體電路的銲線墊片的設計方法。請參閱圖一所示，其 為美國專利第4, 636, 832號中所揭露之積體電路裝置的橫 截面圖’這項習知技術之特徵在於其將半導體元件丨〇放置 在銲線塾片15的下方，雖然可以減少佈線（lay〇ut)的面 積’但是此種鮮線墊片無法適用於高頻底雜訊電路，因為 在局頻訊號通過銲線墊片時，來自半導體基板2 〇的雜訊將 會直接影響高頻的訊號。 為了克服打線（bonding)時的拉力及應力，美國專利 第5,248,903 號「Composite bond pads for semiconductor devices」提出一種銲線墊片。請參閱圖 二所示，其為美國專利第5, 248, 90 3號中所揭露之積體電 路裝置的橫截面圖，鮮線塾片30至少有兩層的導電層3〇a 與30c以及一連接層30b，但是此種銲線墊片並不適合使用 於高頻、低雜訊的訊號，因為半導體基板35的雜訊將會直 接影響到訊號的品質。 美國專利第5，502, 337 號「Semiconductor device structure including multiple interconnection layers with interlayer insulating films」提出一種 不同銲線墊片設寥方法。請參閱圖三所示，其為美國專利 第5, 502, 337號中所揭露之積體電路裝置的橫截面圖，其

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將銲線墊片4 0中的連接層4 〇 a安排a h綠广^ π； ^ x併隹打線區4 5的外圍。而 積體電路製造時會在銲線墊片4〇上开彡士 加士/而 71 4 υ上开，成一個有弧度的打螝 區，藉此可增加打線的固著性。缺而^ILz 此“胤，/ ^ 然而，現在積體電路已經 V入：人楗米（sub nucrometer)或是深次微米（deep sub micrometer)，化學機械拋光（CMp)已經是現在半導體製程 的標準程序。所以此習知技術已經無法在現在的製程中產 生原本的效果，此外此技術也與先前所提的技術相同，並 無法隔離由半導體基板50來的雜訊。 一從以上討論吾人得知，上述習知技術均無法同時針對 南頻、低雜訊及打線固著性提出有效的解決方法。是以，

提供一種適用於高頻、低雜訊積體電路之銲線墊片結構， 以降低等效電容值並且提高打線固著性，並且避免由於打 線過程中所產生的張力而將整個銲線墊片拉出半導體晶 片，即為本發明之重點所在。 【發明内容】 本發明的主要目的是提供一種積體電路銲線塾片之么士 構及其形成方法，其係適用於高頻、低雜訊積體電路銲線 墊片之結構上，可有效地減少銲線墊片之有效面積，並因 此減少其等效電容值。 本發明的次要目的是提供一種積體電路銲線墊片之結 構及其形成方法，其係可有效地隔離來自半導體基板的雜 訊0 本發明的又一目的是提供一種積體電路銲線墊片之結

第6頁 1220565 五、發明說明（4) 構及其形成方法，其有效地提南打線固著性，並且避免由 於打線過程中所產生的張力而將整個銲線墊片拉出半導體 晶片。 為了達到上述之目的’本發明提供一種積體電路銲線 塾片之結構’其係設置於一絕緣層中，該積體電路銲線墊 片之結構包括有··一下導電層、一複合層結構以及一銲墊 導電層。 該下導電層係設於該絕緣層内適當位置處，並連接至 —固定電位。 遠複合層結構其係設於該絕緣層之上，該複合層結構 成由至少一層導電層與至少一層導電連接層交互層疊所組 該銲墊導電層其係設於該複合層結構之上。 為$上述之目的，本發明更提供一種積體電路銲線墊 〇n Pad )之形成方法，其係包含下列步驟： ,v驟（a ) •提供設有一絕緣層之一基板。 固定;:二導於電該層絕緣層内適當位置處形成連接至- 步驟U ):於該絕緣層之上形成由至少一層導電層 :二導電連接層交互層疊所組成之-複合層 合芦二媸（^ ·於该複合層結構之上形成面積大於該複 層、、、α構之導電層面積之一銲墊導電層。 【實施方式

第7頁 1220565 五、發明說明（5) 本發明揭露一種積體電路銲線墊片之結構及其形成方 法’其具體實施例係參閱圖式而予以說明，圖式中的相似 參考數字代表相似之元件。 睛參閱圖四及圖五所示，其係為本發明積體電路銲線 墊片較佳實施例結構示意圖。本發明積體電路銲線墊片之 結構其係形於一基板400上之一絕緣層5〇〇中，該積體電路 銲線墊片之結構係包括 > 下導電層,Λ複^^構路 100以及一銲墊導電層600。該下導電層3〇〇係設於該絕緣 層5 00内適當位置處，其二側分別設置有層層相互堆疊之 複數個導電層202與複數個導電連接層2〇ι，使得該下導電 層3 0 0可藉有此層層相互堆疊之結構而將電訊連接傳導至 該絕緣層500曝露之上表面所設置之一銲墊導電層了〇〇，以 ，供進而連接至一固定電位裝置（圖中未示），曰而該銲墊 導：層700進而與一晶片保護層2〇5形成打線區，此時由基 ，4〇〇傳來的雜訊將會由下導電層3〇〇進行雜訊的隔離，並 由该=墊導電層70 0之連接到較乾淨的電源或電位。 該複合層結構1〇〇其係設於該絕緣層5〇〇之上，該趨人 層結構1 〇 〇係由至少一層導雷屏1 ?盘 α ιοί交互择聂“ 1 與少—層導電連接層 又互層噓所組成，而該銲墊導電層、^ ^ 層結細之上且緊鄰該絕緣層5◦◦之頂面侧== 佳實施例中，為了降低整個銲線墊片結構的，二軏 墊導電層600其係為多邊形形狀結構方式實'現、且役’ 汁该導電層丨〇2之面積其係小於該銲墊導 a 所以可以有效地再降低與下導電層3〇❹之間：有〇〇效之電面容積，

第8頁 1220565 五、發明說明（6) ----- 值，將該導電層1 02以柵狀結構或是蜂巢結構方式實現， 可減少該導電層102之面積。而該導電連接層101更包 複數個介電層（via)以及複數個插塞（Via plug)，此 導電連接層1 0 1結構其係為熟習此類技藝者所能依據上述 揭露而加以變化實施，仍將不失本創作之要義所在，亦不 脫離本發明之精神和範圍，故在此不多加贅述。 於本發明較佳實施例中，積體電路銲線墊片之結構其 更包括一保護層1〇5 (passivati〇n layer)，該保護層 105其係設於該絕緣層5〇〇上且部分與該銲墊導電層6〇〇曰相 連接 由以上之叹计该複合層結構1 0 0與該鲜塾導電層6 〇 〇 之電訊連接結構進而形成一個穩固的打線區，可以增加打 線時的拉力，使有效地提高打線固著性，並且避免^於打 線過程中所產生的張力而將整個積體電路銲線墊片之纟士 拉出半導體晶片。 … 為使能對本發明之特徵、目的及功能有更進一步的認 知與瞭解，請參閱圖六所示，其係為積體電路銲線墊片之 形成方法較佳實施例流程示意圖，其中圖示91、92、93、 94以及95所示分別與本發明積體電路銲線墊片之形成方法 之步驟（a )至步驟（e )相對應。 ' /步驟（a ):提供設有一絕緣層之一基板，該絕緣層 其係设置於該基板之上方。 步驟（b ):於該絕緣層内適當位置處形成一下導電 層’該下導電層其係藉由製作複數個相互堆疊之導電層與 導電連接層而提供電訊連接至一銲墊導電層，該銲墊導^

第9頁 1220565 五、發明說明（7) Ί保濩層形成打線區’使得該銲墊導電層之連接到 較乾淨的電源或電位之一固定電位。 f驟（c ):於該絕緣層之上形成一複合層結構，該 複結構係由至少一層導電層與至少一層導電連接層交 =θ噎所，成，且該導電層以柵狀結構或是蜂巢結構方式 貝，而忒導電連接層更包含有複數個介電層以及複數個 插塞之結構。 a ®ί ( ^ :於該複合層結構之上形成面積大於該複 ί之導電層面積之一銲墊導電層，且該銲墊導電層 其係為多邊形形狀結構。 步驟（e):於該絕緣層上形成一保護層 1〇η )，使得該銲塾導電層與該保護層 可形成打線區。 由J本發明積體電路銲線墊片之結構及其形成方法， :達=減少銲、線塾片❺等效電容值，㉟離半導體基板的雜 ΐ骑Ϊ且增加打線的固著性，此設計方法可以適用於高頻 積體電路中達到高頻、低雜訊的要求。 唯以上所述者，僅為本發明之較佳實施例，當不能以 之限制本發明的氣圍。即大凡依本發明申請專利範圍所做 2等變化及修飾，仍將不失本發明之要義所在，亦不脫 離本發明之精神和範圍，故都應視為本發明的進一步實施 狀況。 為使貴審查委員能對本發明之特徵、目的及功能有 更進一步的認知與瞭解，茲配合圖式詳細說明如後：

1220565 圖式簡單說明 【圖式簡單說明】 圖一係為美國專利第4, 636, 832號中所揭露之積體電 路裝置的橫截面圖。 圖二^系為美國專利第5, 248, 90 3號中所揭露之積體電 路裝置的橫截面圖。 圖三係為美國專利第5, 502, 33 7號中所揭露之積體電 路裝置的横截面圖。 圖四係為本發明之積體電路銲線墊片較佳實施例上視 結構不意圖。 圖五係為本發明之積體電路銲線墊片較佳實施例圖四 A-A剖面示意圖。 只 實施：發明積體電路銲線墊片之形成方法較佳 圖號說明： 10-半導體元件 1 5 -銲線墊片 20-基板 30-銲線墊片結構 3 0 a -銲線墊片上層 30b-連接層 30c -銲線墊片下層 3 5 -基板 40-銲線墊片上層 1220565 圖式簡單說明 4 0 a -連接層 4 5 -銲線區域 50-基板 100-複合層結構 101,201-導電連接層 1 02, 202-導電層 1 04, 204-外部電路之連接處 1 0 5, 20 5-保護層 30 0-下導電層 400-基板 5 0 0 -絕緣層 60 0, 70 0-銲墊導電層 9 1 -提供設有一絕緣層之一基板 92 -絕緣層内形成一下導電層 9 3 -絕緣層之上形成一複合層結構 9 4-於該複合層結構之上形成一銲墊導電層 95 -銲墊導電層上形成一保護層

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Claims (1)

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六、申請專利範圍 1 · 一種積體電路銲線墊片之結構，其係設置於一絕緣層 中’該積體電路銲線墊片之結構包括有： 一下導電層，係設於該絕緣層内適當位置處，並連接至 一固定電位； 一複合層結構，其係設於該絕緣層之上，該複合層結構 係由至少一層導電層與至少一層導電連接層交互層疊 所組成；以及 一銲塾導電層，其係設於該複合層結構之上。 2·如申請專利範圍第1項所述積體電路銲線墊片之結構， 其中該複合層結構之最上層導電層之面積其係小於該銲 墊導電層之面積。 3 ·如申請專利範圍第1項所述積體電路銲線墊片之結構， 其中該銲墊導電層其係為多邊形形狀結構。 4 ·如申請專利範圍第1項所述積體電路銲線墊片之結構， 其中該複合層結構之導電層係為柵狀結構。 5 ·如申請專利範圍第1項所述積體電路銲線墊片之結構， 其中該複合層結構之導電層係為蜂巢結構。 6 ·如申請專利範圍第1項所述積體電路銲線墊片之結構， 其中該下導電層其係提供隔離該基板耦合之雜訊。 7·如申請專利範圍第1項所述積體電路銲線墊片之結構， 其中該導電連接層更包含有複數個介電層（via)以及 複數個插塞（via plug)。 8.如申請專利範圍第1項所述積體電路銲線墊片之結構， 其中該絕緣層其係設置於一基板上。

第13頁 1220565 六、申請專利範圍 9 ·如申請專利範圍第1項所述積體電路銲線墊片之結構’ 其中該積體電路銲線墊片之結構更包括有一保護層 (passivation layer)，該保護層其係設於該絕緣層 上。 I 0 · —種積體電路銲線墊片之結構，其係包括有： 一基板； 一内部電路，其係設於該基板上； 一絕緣層，其係設於該内部電路上； 一下導電層，其係設於該絕緣層内適當位置處，並連 接至一固定電位； 一複合層結構，其係設於該絕緣層上，該複合層結構 係由至少一層導電層與至少一層導電連接層交互層 疊所組成；以及 一銲墊導電層，設置於該複合層結構之上。 II ·如申請專利範圍第1 〇項所述積體電路銲線墊片之結 構’其中該複合層結構之導電層係為蜂巢結構。 1 2 ·如申請專利範圍第1 〇項所述積體電路銲線墊片之結 構’其中該複合層結構之導電層之面積小於該銲墊導 電層之面積。 1 3 ·如申請專利範圍第1 〇項所述積體電路銲線墊片之結 構’其中該銲墊導電層係為多邊形形狀結構。 1 4 ·如申請專利範圍第1 〇項所述積體電路銲線墊片之結 構’其中該下導電層其係提供隔離該基板耦合之雜 訊。

第14頁 1220565 六、申請專利範圍 1 5 ·如申請專利範圍第1 〇項所述積體電路銲線勢片之結 構’其中該其中該積體電路銲線墊片之結構更包括有 一保護層（passivation layer)，該保護層其係設於 該絕緣層上。 1 6 · —種積體電路銲線塾片之結構，其係設置於一絕緣層 中’該積體電路銲線墊片之結構包括： 一導電層，其係設於該絕緣層内適當位置處； 一導電連接層，其係設於該導電層之上，該導電連接 層包含複數個介電層（via)以及複數個介電層插塞 (via plug )； 一銲墊導電層，其係設於該導電連接層之上； 其中4導電層之面積小於該鲜塾導電層，以提供降低 該積體電路銲線墊片之結構等效電容值。 1 7 ·如申請專利範圍第1 6項所述積體電路銲線墊片之結 構’其中該銲塾導電層係為多邊形形狀結構。 1 8·如申請專利範圍第丨6項所述積體電路銲線墊片之結 構，其中該絕緣層其係設置於一基板上。 1 9 ·如申請專利範圍第丨6項所述積體電路銲線墊片之結 構’其中該其中該積體電路銲線墊片之結構更包括有 一保護層（passivation layer)，該保護層其係設於 該絕緣層上。 2 〇 · —種積體電路銲線墊片之形成方法，其係包含下列步 驟： (a )提供設有一絕緣層之^一基板；

第15頁 1220565 六、申請專利範圍 (b )於該絕緣層内適當位置處形成連接至一固定電位 之一下導電層； (c)於該絕緣層之上形成由至少一層導電層與至少一 層導電連接層交互層疊所組成之一複合層結構； (d )於該複合層結構之上形成面積大於該複合層結構 之導電層面積之一銲塾導電層。 2 1 ·如申請專利範圍第2 0項所述積體電路銲線墊片之形成 方法’其中該步驟（c)之導電連接層更包含有複數個 介電層（via)以及複數個介電層插塞（via plug)。 22·如申請專利範圍第2〇項所述積體電路銲線墊片之形成 方法，其中該步驟（d )之後更包括有： (e)於該絕緣層上形成一保護層（passivation layer ) 0

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