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Die vorliegende Erfindung betrifft
eine Anordnung eines Pads einer integrierten Schaltung (IC) und
ein Verfahren zum Herstellen der Anordnung.
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Da die Anforderungen an einen Empfänger bezüglich eines
geringen Energiebedarfs und geringer Kosten stetig steigen, liegt
die Hauptentwicklungsrichtung der konkurrierenden IC-Chip-Technologie
im wesentlichen darin, mehr Funktionen der Radiofrequenzen bei einem
Einfachchip zu realisieren. Abgesehen von integrierten Schaltungen,
welche in der Lage sind, auf einem Baugruppenträger bzw. einem Substrat angeordnet
zu sein, werden bei externen Schaltungen die Baugruppenträger mit
den externen Kontaktbeinen bzw. -stiften elektrisch mit der integrierten
Schaltung verbunden. Somit kommt der Plattentechnologie für das Substrat
der integrierten Schaltung eine wichtige Rolle zu, da dadurch die
Effizienz und die Qualität
eines Produkts beeinflusst wird. Dieses Pad ermöglicht die elektrische Verbindung
zwischen der integrierten Schaltung und der externen Schaltung und
ist gewöhnlicherweise
in der Metallzone um den IC-Chip angeordnet. Wenn das Pad hergestellt
wird, müssen
die Metallverbindungsdrähte
genau mit dem Pad und mit den externen Verbindungsstiften des IC-Substrats
verbunden werden. Aufgrund der Beschränkungen des Standes der Technik
und der Charakteristik der Metallverbindungsdrähte und des Pads ist der Bereich
des Pads manchmal zu groß und
belegt zu viel Platz auf dem Chip. Des Weiteren wird während hoher
Frequenzen die Leistung der integrierten Schaltung dahingehend beeinflusst,
dass die äquivalente
elektrische Kapazität
zu groß ist.
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Aufgrund des wachsenden Marktes von Kommunikations-IC-Chips
steigt auch die Betriebsfrequenz der integrierten Schaltung in indizierender Art.
Das geringe Rauschen und die geringe Einbuße des Hochfrequenzsignals
sind immer die entscheidenden Ziele für die Kommunikations-IC-Chips.
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Das U.S. Patent aus dem Jahre 1987
mit der Nr. 4,636,832 und dem Titel „Halbleitereinrichtung mit einem
verbesserten Verbindungsbereich" schlägt ein Herstellungsverfahren
für ein
Pad einer integrierten Schaltung vor. Gemäß 1 wird eine quergeschnittene Ansicht
der Anordnung einer integrierten Schaltung (IC) gezeigt, welche
durch das U.S. Patent Nr. 4,636,832 offenbart wird. Die Merkmale
des Standes der Technik sind darin zu sehen, dass das Halbleiterelement 10 unterhalb
des Pads 15 angeordnet ist. Obwohl dadurch der Platzbedarf
reduziert wird, ist diese Art des Pads nicht geeignet für Hochfrequenzschaltungen
mit geringem Rauschen, da das Rauschen, welches direkt von dem Halbleiterträger 20 erzeugt
wird, direkt das Signal der Hochfrequenz beeinflusst, wenn es durch
das Pad geleitet wird.
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Um die Dehnung und Spannung der Verbindung
zu überwinden,
schlägt
die Druckschrift
US 5,248,903 mit
dem Titel „Padanordnungen
für Halbleitereinrichtungen" eine bestimmte Art
eines Pads vor. In
2 wird
eine quergeschnittene Ansicht der IC-Einrichtung, welche durch die
Druckschrift
US 5,248,903 offenbart
wird, gezeigt. Darin ist das Pad
30 mit wenigstens zwei
Schichten der elektrischen Leiterschichten
30a und
30c versehen,
wobei ferner eine Verbindungsschicht
30b vorgesehen ist.
Jedoch ist diese Art der Platte nicht geeignet für Signale mit hohen Frequenzen
und niedrigem Rau schen, da das Rauschen des Halbleiterträgers
35 direkt
die Qualität des
Signals beeinflusst.
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Die Druckschrift
US 5,502,337 mit dem Titel „Halbleiteranordnung,
umfassend mehrere Verbindungsschichten mit zwischen isolierenden
Filmschichten" schlägt ein anderes
Herstellungsverfahren für
das Pad vor. In
3 ist
eine quergeschnittene Ansicht der IC-Einrichtung gezeigt, welche
durch die Druckschrift
US 5,502,337 vorgeschlagen
wird, bei der die Verbindungsschicht
40a in in dem Pad
40 um
die Verbindungszone 45 herum angeordnet ist. Wenn die integrierte
Schaltung hergestellt wird, wird eine bogenförmige Verbindungszone auf dem
Pad
40 gebildet, um dadurch die Verbindungshaftung zu verbessern.
Jedoch wird die Technologie der gegenwärtigen integrierten Schaltungen
in die Level Sub-Micrometer oder Deep-Sub-Micrometer unterteilt, wobei CMP
(Chemisches-Mechanisches Polieren) immer eine Standardprozedur für gegenwärtige bzw.
bekannte Halbleiterprozesse ist. Diese Art des Standes der Technik
kann nicht länger
die originale Effektivität bei
den Halbleiterherstellungsprozessen erzeugen, da diese Techniken
auch einige Nachteile der vorbekannten Techniken aufweisen, d.h.,
es kann nicht das Rauschen, welches von dem Halbleiterelement
50 kommt,
getrennt werden.
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Somit kann festgestellt werden, dass
aus dem Stand der Technik es nicht möglich ist, eine effektive Lösung bezüglich einer
Padanordnung zu erhalten, welche hinsichtlich einer verwendbaren
Frequenz, dem Rauschen und der Klebeverbindung verbessert wird.
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Demnach liegt der vorliegenden Erfindung die
Aufgabe zugrunde, eine Anordnung eines Pads für eine integrierte Schaltung
(IC) vorzuschlagen, bei der die Schaltung hohe Frequenzen und geringes Rauschen
ermöglicht,
um die effektive Kapazität
zu verringern und den Verbindungsprozess zu verbessern, so dass es
verhindert wird, dass das gesamte Pad von dem Halbleiterchip durch
auftretende Oberflächen-Spannungen
entfernt wird, welche durch den Verbindungsprozess erzeugt werden.
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Diese Aufgabe wird erfindungsgemäß durch die
Merkmale des Anspruches 1 bzw. 10 bzw. 20 gelöst. Weitere Vorteile und vorteilhafte
Ausgestaltungen ergeben sich aus den Unteransprüchen.
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Demnach werden Anordnungen eines
Pads einer integrierten Schaltung und ein Herstellungsverfahren
vorgeschlagen, so dass die erfindungsgemäße Anordnung eines Pads für einen
integrierten Schaltkreis mit hoher Frequenz und niedrigem Rauschen
realisiert, so dass der effektive Bereich des Pads reduziert werden
kann, wodurch auch der Wert für
die effektive bzw. äquivalente
elektrische Kapazität
reduziert wird.
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Des Weiteren ist es ein Ziel der
vorliegenden Erfindung, eine Anordnung für ein Pad eines integrierten
Schaltkreises und ein Verfahren zum Herstellen der Anordnung vorzuschlagen,
bei denen effektiv das Rauschen, welches von dem Halbleiterbauteil
erzeugt wird, separiert wird.
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Ferner wird durch die erfindungsgemäße Anordnung
und das Verfahren zum Herstellen der Anordnung gemäß der vorliegenden
Erfindung die Anhaftung bei der Verbindung verbessert, so dass ein Ablösen des
gesamten Pads von dem Halbleiterchip durch die Oberflächenspannung
vermieden wird, welche bei dem Verbindungsprozess erzeugt wird.
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Zum Erreichen der oben genannten
Ausgestaltungen wird insbesondere eine Anordnung für eine Platte
eines integrierten Schaltkreises vorgeschlagen, bei der eine Isolationsschicht
eine untere elektrisch leitende Schicht und eine Verbundschicht sowie
eine Padschicht vorsehen sind.
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Die untere elektrisch leitende Schicht
ist in der Isolationsschicht angeordnet und mit einem elektrischen
Potential verbunden.
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Die Verbundschichtstruktur ist auf
der Isolationsschicht angeordnet und umfasst wenigstens eine elektrisch
leitende Schicht und wenigstens eine elektrisch leitende Verbindungsschicht,
wobei die elektrisch leitenden Schichten miteinander beliebig verbunden
sind.
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Die Padschicht ist auf der Verbundschicht angeordnet.
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Zum Erreichen der oben genannten
Ausgestaltungen kann gemäß der Erfindung
ferner ein Verfahren zum Herstellen der Anordnung eines Pads eines
integrierten Schaltkreises vorgeschlagen werden, wobei das Verfahren
folgende Verfahrensschritte umfassen kann:
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Schritt (a): Vorsehen eines Substrates,
welches an einer Isolationsschicht angeordnet wird.
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Schritt (b): Bilden einer unteren
elektrisch leitenden Schicht, welche mit einem elektrischen Potential
verbunden wird.
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Schritt (c): Bilden einer Verbundschichtstruktur,
welche durch Zwischenüberlappung
oder Verbindung mit wenigstens einer elektrisch leitenden Schicht
und wenigstens einer elektrisch leitenden Verbindungsschicht auf
der Isolationsschicht zusammengesetzt wird.
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Schritt (d): Bilden einer Padschicht
auf der Verbundschichtstruktur, auf der der Bereich größer als
der Bereich der elektrisch leitenden Schicht der Verbundschichtstruktur
ist.
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Nachfolgend wird die Erfindung anhand
von Ausführungsbeispielen
in Bezug auf die dazugehörigen
Zeichnungen beschrieben; es zeigen:
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1 eine
quergeschnittene Ansicht einer bekannten integrierten Schaltungsanordnung,
welche in der Druckschrift
US
4,636,832 offenbar ist;
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2 eine
quergeschnittene Ansicht einer bekannten integrierten Schaltungsanordnung,
welche in der Druckschrift
US
5,248,903 offenbart ist;
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3 eine
quergeschnittene Ansicht einer bekannten integrierten Schaltungsanordnung,
welche in der Druckschrift
US
5,502,337 offenbart ist;
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4 eine
Draufsicht auf eine Anordnung gemäß einer bevorzugten Ausgestaltung
des Pads eines integrierten Schaltkreises gemäß der vorliegenden Erfindung;
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5 eine
quergeschnittene Ansicht entlang der Schnittlinie A-A gemäß 4 der bevorzugten Ausgestaltung
der Padanordnung des integrierten Schaltkreises gemäß der vorliegenden
Erfindung; und
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6 ein
Flussdiagramm einer bevorzugten Ausgestaltung eines Verfahrens zum
Herstellen einer Padanordnung eines integrierten Schaltkreises gemäß der vorliegenden
Erfindung.
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Zum besseren Verständnis der
vorliegenden Erfindung werden die Zeichnungen nachfolgend detailliert
beschrieben.
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Die Erfindung offenbart eine Anordnung
eines Pads einer integrierten Schaltung und ein entsprechendes Verfahren
zum Herstellen derselben. Entsprechende Ausgestaltungen werden unter
Bezugnahme der Zeichnungen beschrieben, in denen gleiche Bauteile
mit den gleichen Bezugszeichen beschrieben werden.
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In den 4 und 5 sind schematische Abbildungen
der bevorzugten Ausgestaltungen der Anordnung des Pads der integrierten
Schaltung gemäß der vorliegenden
Erfindung dargestellt. Die Padanordnung der integrierten Schaltung
gemäß der vorliegenden
Erfindung weist eine Isolationsschicht 500 auf einem Träger auf.
Die Padanordnung der integrierten Schaltung umfasst zumindest eine
untere elektrisch leitende Schicht 300, eine Verbundschichtstruktur 100 und
eine Padschicht 600. Die beiden Seiten der unteren elektrisch
leitenden Schicht 300 weisen an einer vorbestimmten Position
in der Isolationsschicht 500 jeweils mehrere elektrisch
leitende Schichten und mehrere elektrisch leitende Verbindungsschichten 201 auf,
welche sich einander überlappen,
so dass die untere elektrisch leitende Schicht 300 elektrisch
leitend mit einer Padschicht 700 verbunden ist, welche
an der oberen Oberfläche ungeschützt auf
der Isolationsschicht angeordnet ist, wobei durch diese Anordnung,
welche durch mehrere sich überlappende
Schichten gebildet wird, eine Verbindung mit einer Einrichtung mit
einem elektrischen Potential ermöglicht
wird, welches in den Zeichnungen nicht weiter dargestellt ist. Die
Padschicht 700 kann ferner eine Kontaktzone mit einer passiven
Chipschicht 205 aufweisen. Währenddessen wird das übertragene
Rauschen von dem Substrat 400 bzw. der Baugruppe durch
die untere elektrische Verbindungsschicht 300 ferngehalten
und kann mit einer Filterungsenergiequelle oder einem elektrischen
Potential durch die Padschicht 700 verbunden werden.
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Die Verbundschichtstruktur 100 ist
auf der Isolationsschicht 500 angeordnet und umfasst wenigstens
eine elektrisch leitende Schicht 102 und wenigstens eine
elektrisch leitende Verbindungsschicht 101, wobei sich
beide Schichten miteinander überlappen,
wobei die Schichten z. B. kreuzend miteinander verbunden sind, sodass
eine verschachtelte Bauweise ermöglicht
wird. Die Padschicht 600 ist auf der Verbundschichtstruktur 100 angeordnet
und ist benachbart zu der oberen Seite der Isolationsschicht 500.
Um den Wert der effektiven Kapazität des gesamten Pads zu reduzieren,
wird bei den bevorzugten Ausgestaltungen gemäß der vorliegenden Erfindung
die Padschicht 600 durch das Strukturierungsverfahren von
Polygonformen realisiert und der Bereich der elektrisch leitenden
Schicht 102 kleiner als der Bereich der Padschicht 600 ausgebildet,
so dass der Wert der äquivalenten
elektrischen Kapazität
der untere elektrisch leitenden Platte 300 effektiv verringert
werden kann. Die elektrisch leitende Schicht 102 kann durch
Gitterstrukturen oder Wabenstrukturen realisiert werden, so dass
der Bereich der elektrisch leitenden Schicht 102 reduziert
werden kann. Die elektrisch leitende Verbindungsschicht 101 kann
des Weiteren eine Vielzahl von Verbindungs- bzw. Kontaktlöchern und
Verbindungs- bzw. Kontaktstiften bzw. Kontaktfüßen aufweisen. Der Aufbau dieser elektrisch
leitenden Verbindungsschicht 101 kann auch modifiziert
werden, um die erfindungsgemäße Anordnung
weiter zu verbessern, ohne dabei den Erfindungsgedanken der vorliegenden
Erfindung zu verlassen. Demnach sind auch andere Ausführungen insbesondere
bei der elektrisch leitenden Verbindungsschicht 101 denkbar.
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Bei den bevorzugten Ausgestaltungen
gemäß der vorliegenden
Erfindung weist die Padanordnung der integrierten Schaltung eine
passive Schicht 105 auf, welche auf der Isolationsschicht 500 angeordnet
ist und teilweise mit der Padschicht
600 verbunden ist.
Durch diese Ausgestaltung wird die Verbundschichtstruktur 100 signalmäßig verbunden
und an der Padschicht 600 angeordnet, wobei dadurch eine
stabile Kontaktzone bzw. Verbindungszone gebildet wird, so dass
die Kontaktkraft bzw. Verbindungskraft und die Anhaftung effektiv
erhöht
wird. Demzufolge kann verhindert werden, dass die Spannung bzw.
Kraft, welche durch die Verbindungsprozedur erzeugt wird, ein Abtrennen
der Padanordnung der integrierten Schaltung von dem Halbleiterchip verhindert.
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Um die Merkmale, Gegenstände und
Funktionen der vorliegenden Erfindung besser zu begreifen und zu
verstehen, wird auf die 6 verwiesen,
welche ein Flussdiagramm einer bevorzugten Ausgestaltung des erfindungsgemäßen Verfahrens
zum Herstellen der Padanordnung der integrierten Schaltung zeigt,
wobei die Nummern 91, 92, 93, 94 und 95 in
der Zeichnung entsprechend den Schritten von (a) bis (e) des erfindungsgemäßen Verfahrens
zum Herstellen der Padanordnung der integrierten Schaltung entsprechen.
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Verfahrensschritt (a):
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Vorsehen eines Substrats bzw. einer
Trägerschicht,
welche eine Isolationsschicht aufweist.
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Verfahrensschritt (b)
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Vorsehen wenigstens einer unteren
elektrisch leitenden Schicht an einer vorbestimmten Position in
der Isolationsschicht; wobei die untere elektrisch leitende Schicht
mehrere elektrisch leitende Schichten und eine Vielzahl von elektrisch
leitenden Verbindungsschichten umfasst. Bei dieser Ausgestaltung
ist jede elektrisch leitende Schicht kreuzend mit der korrespondierenden
elektrisch leitenden Verbindungsschicht verbunden, wie dies in 5 gezeigt ist, so dass eine
Signalverbindung mit einem Kontaktpad der elektrisch leitenden Schicht
erreicht wird, Welche Ferner eine Kontaktzone bzw. Verbindungszone
mit einer passiven Schicht aufweist, so dass die Padschicht mit
einem Potential einer Filterenergiequelle oder einem elektrischen
Potential verbunden sein kann.
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Verfahrensschritt (c)
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Ausbilden einer Verbundschichtstruktur
auf der Isolationsschicht, welche wenigstens eine elektrisch leitende
Schicht und wenigstens eine elektrisch leitende Verbindungsschicht
aufweist, wobei jede elektrisch leitende Schicht verschachtelt mit
der korrespondierenden elektrisch leitenden Verbindungsschicht verbunden
wird, wie dies in 5 gezeigt
ist und wobei der Bereich der elektrisch leitenden Schicht durch
das Ausbilden von Gitterstrukturen oder Wabenstrukturen reduziert
wird und die elektrisch leitenden Verbindungsschichten ferner die Struktur
von Kontaktlöchern
und einer Vielzahl von Kontaktstiften aufweisen.
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Verfahrensschritt (d)
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Bilden einer Padschicht auf der Verbundschichtstruktur,
wobei der Bereich der Verbindung größer ist als der Bereich der
elektrisch leitenden Schicht der Padschicht, und wobei die Padschicht eine
polygone Form aufweist.
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Verfahrensschritt (e):
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Formen einer passiven Schicht auf
der Isolationsschicht, so dass die Padschicht eine Verbindungszone
bzw. Kontaktzone mit der passiven Schicht bilden kann.
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Gemäß der Padanordnung einer integrierten Schaltung
und einem Verfahren zum Herstellen der erfindungsgemäßen Padanordnung
kann der Wert der äquivalenten
elektrischen Kapazität
des gesamten Pads reduziert werden und ferner das Rauschen von dem Halbleiterbauelement
separiert werden und zudem die Kontaktkraft bzw. Verbindungskraft
erhöht werden,
so dass durch diese Art der Herstellung eine integrierte Schaltung
mit hoher Frequenz realisiert wird, und zudem die Anforderungen
der hohen Frequenz und des geringen Rauschens realisiert werden.
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Die vorliegende Erfindung schlägt Padanordnungen
für eine
integrierte Schaltung und ein Verfahren zum Herstellen der Padanordnungen
vor. Die Padanordnung ist in einer Isolationsschicht angeordnet und
umfasst eine untere elektrisch leitende Schicht, eine Verbundschichtstruktur
und eine Padschicht. Die untere elektrisch leitende Schicht ist
an einer vorbestimmten Position in der Isolationsschicht vorgesehen
und ist mit einem elektrischen Potential verbunden. Die Verbundschichtstruktur
ist auf der Isolationsschicht angeordnet und weist wenigstens eine elektrisch
leitende Schicht und wenigstens eine elektrisch leitende Verbindungsschicht
auf, wobei diese Schichten überlappend
nebeneinander angeordnet sind. Die Padschicht ist auf der Verbundschichtstruktur
angeordnet.