TWI441292B - 半導體結構及其製法 - Google Patents

Description

半導體結構及其製法

本發明係有關於一種半導體結構及其製法，尤指一種具有低介電層之半導體結構及其製法。

覆晶(flip chip)接合係為一種以晶片(或其他半導體結構)的主動面(active surface)朝向欲連接目標而直接進行電性連接的方式。通常來說，其係藉由複數金屬凸塊(bump)將該晶片的主動面電性連接至基板(substrate)，並於該基板的另一表面上植設複數可作為輸入/輸出(I/O)端之銲球(solder ball)，例如第6,008,534、6,225,704及6,372,544號美國專利。此種設計不但可大幅縮減整體封裝結構的體積，同時，亦省去習知銲線(wire)之設計，進而降低阻抗並提昇電性品質，避免訊號於傳輸過程中產生扭曲，因此已漸漸成為目前晶片與電子元件之間的常用接合技術。

此外，隨著電子產品逐漸朝向微型化趨勢發展，晶圓製程(wafer process)的最小線寬與線距也逐步往40奈米(nm)或甚至28奈米發展，但是在走向細線距(fine pitch)設計之同時，半導體晶片很容易出現雜訊(noise)或電感效應，進而影響其電性效能，因此，為了克服前述雜訊或電感效應等問題，晶片設計者會在已完成線路佈局之晶片上覆蓋一具有低介電常數(low k)的低介電層(其介電常數(k)通常小於3.9)，該低介電層可提升電性品質，而能彌補習知之雜訊或電感效應等問題。

然而，該低介電層雖可達到電性品質之需求，惟其材料卻具有高熱膨脹係數與低彈性模數等特性，且多半屬於脆性材料，所以，該低介電層對於熱應力之敏感度將遠高於其他材料，且其熱膨脹係數(coefficient of thermal expansion，簡稱CTE)又與晶片基材相差甚大，因此在遇熱時將產生較大熱應力，導致線路或接合介面剝離或龜裂等現象，而造成結構上的嚴重問題。

針對上述問題，第I309464號本國專利提出了一種解決方案，但是其必須額外增設承載板，且需要將晶片個別對應放置在承載板的開口中，所以整體的生產成本與時間均大幅提昇，而不利於產業上的應用。

因此，如何避免上述習知技術中之種種問題，使半導體結構不會在覆晶時產生過大的熱應力，以增進產品良率，並能同時降低生產成本與時間，實已成為目前亟欲解決的課題。

有鑒於上述習知技術之缺失，本發明提供一種半導體結構，係包括：晶片，係具有矽基層與層疊結構，該矽基層係具有相對之第一表面與第二表面，該層疊結構係設於該第一表面上且包括交錯相疊之至少一金屬層與低介電層；複數金屬柱，係設於該矽基層中，且各該金屬柱之一端電性連接該金屬層，而另一端外露於該矽基層之第二表面；以及緩衝層，係設於該層疊結構上。

於上述之半導體結構中，復可包括導電元件，係設於該矽基層之第二表面上，且電性連接該金屬柱。

依上所述之半導體結構，復可包括頂部金屬層，係設於該層疊結構與緩衝層之間，該頂部金屬層電性連接該金屬層。

又依上所述之半導體結構，該頂部金屬層復可電性連接該金屬柱，且復可包括第一絕緣層，係設於該層疊結構與緩衝層之間且覆蓋該頂部金屬層，該第一絕緣層具有複數第一絕緣層開孔，令該頂部金屬層對應外露於該第一絕緣層開孔。

於前述之半導體結構中，該緩衝層之材質可為矽膠或封裝膠體，且該低介電層之介電常數可小於3.9。

於上述之半導體結構中，復可包括第二絕緣層，係設於該矽基層之第二表面上，且具有複數第二絕緣層開孔，令該導電元件對應外露於該第二絕緣層開孔。

依上所述之半導體結構，復可包括第二絕緣層，係設於該矽基層之第二表面上，且具有複數第二絕緣層開孔，令該金屬柱對應外露於該第二絕緣層開孔，該導電元件可包括凸塊底下金屬與金屬凸塊，該凸塊底下金屬係設於該第二絕緣層開孔中之金屬柱及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。

又於本發明之半導體結構中，復可包括第二絕緣層，係設於該矽基層之第二表面上，且具有複數第二絕緣層開孔，該導電元件可包括線路層、凸塊底下金屬與金屬凸塊，且部分該線路層對應外露於該第二絕緣層開孔，該凸塊底下金屬係設於該第二絕緣層開孔中之線路層及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。

本發明復揭露一種半導體結構之製法，係包括：提供一晶片，係具有矽基層與層疊結構，該矽基層係具有相對之第一表面與第二表面，該層疊結構係設於該第一表面上且包括交錯相疊之至少一金屬層與低介電層，於該矽基層中設有複數金屬柱，且各該金屬柱之一端電性連接該金屬層；於該層疊結構上形成緩衝層；以及從該第二表面側移除該晶片之部分厚度，以外露出該金屬柱之另一端。

於上述之製法中，復可包括於該矽基層之第二表面上形成導電元件，且該導電元件電性連接該金屬柱。

於本發明之半導體結構之製法中，該晶片復包括形成於該層疊結構上之頂部金屬層，以電性連接該金屬層；或者該製法復可包括於該層疊結構上形成頂部金屬層，該頂部金屬層電性連接該金屬層，並於該頂部金屬層上形成該緩衝層。

又於本發明之製法中，該頂部金屬層復可電性連接該金屬柱，且復可包括於該層疊結構與頂部金屬層上形成第一絕緣層，該第一絕緣層具有複數第一絕緣層開孔，令該頂部金屬層對應外露於該第一絕緣層開孔，並於該第一絕緣層上形成該緩衝層。

依上所述之半導體結構之製法，該緩衝層之材質可為矽膠或封裝膠體，且該低介電層之介電常數可小於3.9。

於上述之半導體結構之製法中，復可包括於該第二表面上形成第二絕緣層，且該第二絕緣層具有複數第二絕緣層開孔，令該導電元件對應外露於該第二絕緣層開孔。

依上所述之半導體結構之製法，復可包括於該第二表面上形成第二絕緣層，且該第二絕緣層具有複數第二絕緣層開孔，令該金屬柱對應外露於該第二絕緣層開孔，該導電元件可包括凸塊底下金屬與金屬凸塊，該凸塊底下金屬係設於該第二絕緣層開孔中之金屬柱及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。

又於本發明之半導體結構之製法中，復可包括於該第二表面上形成第二絕緣層，且該第二絕緣層具有複數第二絕緣層開孔，該導電元件可包括線路層、凸塊底下金屬與金屬凸塊，且部分該線路層對應外露於該第二絕緣層開孔，該凸塊底下金屬係設於該第二絕緣層開孔中之線路層及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。

由上述可知，相較於習知技術，由於本發明之半導體結構係使低介電層較遠離於用以連接外部電子元件的覆晶接合面，所以在覆晶接合時較不易因為該低介電層與相鄰材料的熱膨脹係數不匹配而產生熱應力，進而避免線路或接合介面產生剝離或龜裂等現象；再者，本發明係以緩衝層保護該低介電層，而避免該低介電層於製程中受到外界影響而損傷；其次，本發明之半導體結構無須額外使用承載板，所以能進一步降低成本；此外，本發明可進行晶圓級製造，進而能減少製造時間與成本。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

請參閱第1A至1F圖，係本發明之半導體結構及其製法的剖視圖，其中，第1D’圖係第1D圖之另一實施態樣，第1F’圖係第1F圖之另一實施態樣。

首先，如第1A圖所示，提供一晶片1，係具有矽基層10與層疊結構11，該矽基層10係具有相對之第一表面10a與第二表面10b，該第一表面10a上設有該層疊結構11，該層疊結構11係包括交錯相疊之至少一金屬層111與低介電層112，於該矽基層10中設有複數金屬柱12，且各該金屬柱12之一端電性連接該金屬層111(本圖中僅以一金屬柱12做例示說明)，例如，於該層疊結構11上形成頂部金屬層13，該頂部金屬層13電性連接該金屬柱12與該金屬層111，並於該層疊結構11與頂部金屬層13上形成第一絕緣層14，於其他實施例中，該金屬柱12亦可與該層疊結構11中之任一金屬層111電性連接；其中，該低介電層112係低介電常數材料所構成之介電層，藉由降低介電材料的介電常數可以降低積體電路的漏電電流，並降低導線之間的電容效應，且降低積體電路的發熱等等，該低介電層112之介電常數(k)通常小於3.9。

如第1B圖所示，於該第一絕緣層14中形成複數第一絕緣層開孔140，令該頂部金屬層13對應外露於該第一絕緣層開孔140，再於該頂部金屬層13與第一絕緣層14上形成該緩衝層15，該緩衝層15之材質可為矽膠或封裝膠體。

如第1C圖所示，從該第二表面10b側移除該晶片1之部分厚度，以外露出該金屬柱12之另一端，其中，移除部分厚度之該矽基層10之方式可為研磨(grinding)。

如第1D圖所示，以重新分配層(redistrubution layer，簡稱RDL)製程於該第二表面10b上形成線路層16，且該線路層16電性連接至該金屬柱12，並於該第二表面10b與線路層16上形成第二絕緣層17，該第二絕緣層17具有複數第二絕緣層開孔170，令部分該線路層16對應外露於該第二絕緣層開孔170；或者，於另一實施態樣中，不形成有該線路層16，而令該金屬柱12對應外露於該第二絕緣層開孔170，如第1D’圖所示。

如第1E圖所示，於該第二絕緣層開孔170中之線路層16及其周緣的第二絕緣層17表面上形成凸塊底下金屬(Under Bump Metallurgy，簡稱UBM)18。

如第1F圖所示，於該凸塊底下金屬18上形成金屬凸塊(bump)19，該線路層16、凸塊底下金屬18與金屬凸塊19可構成導電元件20。最後，可再進行切割步驟以分離成複數個單元(未圖示)。

或者，於另一實施態樣中，可不形成有該第一絕緣層14，而令該緩衝層15形成於該層疊結構11與頂部金屬層13上，如第1F’圖所示。

本發明復揭露一種半導體結構，係包括：晶片1，係具有矽基層10與層疊結構11，該矽基層10係具有相對之第一表面10a與第二表面10b，該第一表面10a上設有該層疊結構11，該層疊結構11係包括交錯相疊之至少一金屬層111與低介電層112；複數金屬柱12，係設於該矽基層10中，且該金屬柱12之一端電性連接該金屬層111，而另一端外露於該矽基層10之第二表面10b；以及緩衝層15，係設於該層疊結構11上。

於上述之半導體結構中，復可包括導電元件20，係設於該矽基層10之第二表面10b上，且電性連接該金屬柱12。

依上所述之半導體結構，復可包括頂部金屬層13與第一絕緣層14，係設於該層疊結構11與緩衝層15之間，該頂部金屬層13電性連接該金屬柱12與該金屬層111，該第一絕緣層14具有複數第一絕緣層開孔140，令該頂部金屬層13對應外露於該第一絕緣層開孔140。

又於本發明之半導體結構中，該緩衝層15之材質可為矽膠或封裝膠體。

於上述之半導體結構中，復可包括第二絕緣層17，係設於該矽基層10之第二表面10b上，且具有複數第二絕緣層開孔170，令該導電元件20對應外露於該第二絕緣層開孔170。

依上所述之半導體結構，復可包括第二絕緣層17，係設於該矽基層10之第二表面10b上，且具有複數第二絕緣層開孔170，令該金屬柱12對應外露於該第二絕緣層開孔170，該導電元件20可包括凸塊底下金屬18與金屬凸塊19，該凸塊底下金屬18係設於該第二絕緣層開孔170中之金屬柱12及其周緣的第二絕緣層17表面上，且該金屬凸塊19係設於該凸塊底下金屬18上。

又於本發明之半導體結構中，復可包括第二絕緣層17，係設於該矽基層10之第二表面10b上，且具有複數第二絕緣層開孔170，該導電元件20可包括線路層16、凸塊底下金屬18與金屬凸塊19，且部分該線路層16對應外露於該第二絕緣層開孔170，該凸塊底下金屬18係設於該第二絕緣層開孔170中之線路層16及其周緣的第二絕緣層17表面上，且該金屬凸塊19係設於該凸塊底下金屬18上。

綜上所述，相較於習知技術，由於本發明之半導體結構係藉由金屬柱將晶片的電性接點由第一表面(主動面)側轉移至第二表面(非主動面)側，因此最終能夠以晶片的第二表面側來連接外部電子元件(例如電路板或封裝基板)，俾使該半導體結構於覆晶(flip-chip)製程時，低介電層較遠離於金屬凸塊、底部填充材料(underfill)、或外部電子元件，而較不易因為該低介電層與相鄰材料的熱膨脹係數不匹配(mismatch)而產生過大的熱應力，進而避免線路或接合介面產生剝離或龜裂等現象；再者，本發明係以緩衝層覆蓋低介電層，而避免該低介電層於製程中受到外界影響而損傷；其次，本發明之半導體結構無須額外使用承載板(carrier)，所以能進一步降低成本；此外，本發明可進行晶圓級(wafer level)生產，進而減少生產時間與成本。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

1．．．晶片

10．．．矽基層

10a．．．第一表面

10b．．．第二表面

11．．．層疊結構

111．．．金屬層

112．．．低介電層

12．．．金屬柱

13．．．頂部金屬層

14．．．第一絕緣層

140．．．第一絕緣層開孔

15．．．緩衝層

16．．．線路層

17．．．第二絕緣層

170．．．第二絕緣層開孔

18．．．凸塊底下金屬

19．．．金屬凸塊

20．．．導電元件

第1A至1F圖係本發明之半導體結構及其製法的剖視圖，其中，第1D’圖係第1D圖之另一實施態樣，第1F’圖係第1F圖之另一實施態樣。

1．．．晶片

10．．．矽基層

10a．．．第一表面

10b．．．第二表面

11．．．層疊結構

111．．．金屬層

112．．．低介電層

12．．．金屬柱

13．．．頂部金屬層

14．．．第一絕緣層

140．．．第一絕緣層開孔

15．．．緩衝層

Claims (20)

1. 一種半導體結構，係包括：晶片，係包括具有相對之第一表面與第二表面之矽基層以及設於該第一表面上之層疊結構，且該層疊結構係包括交錯相疊之至少一金屬層與低介電層，該第二表面側係供封裝基板連接；複數金屬柱，係設於該矽基層中，且各該金屬柱之一端電性連接該金屬層，而另一端外露於該矽基層之第二表面；以及緩衝層，係設於該層疊結構上。
2. 如申請專利範圍第1項所述之半導體結構，復包括頂部金屬層，係設於該層疊結構與緩衝層之間，該頂部金屬層電性連接該金屬層。
3. 如申請專利範圍第2項所述之半導體結構，其中，該頂部金屬層復電性連接該金屬柱。
4. 如申請專利範圍第2項所述之半導體結構，復包括第一絕緣層，係設於該層疊結構與緩衝層之間且覆蓋該頂部金屬層，該第一絕緣層具有複數第一絕緣層開孔，令該頂部金屬層對應外露於該第一絕緣層開孔。
5. 如申請專利範圍第1項所述之半導體結構，其中，該緩衝層之材質係矽膠或封裝膠體。
6. 如申請專利範圍第1項所述之半導體結構，其中，該低介電層之介電常數係小於3.9。
7. 如申請專利範圍第1項所述之半導體結構，復包括導電 元件，係設於該矽基層之第二表面上，且電性連接該金屬柱。
8. 如申請專利範圍第7項所述之半導體結構，復包括第二絕緣層，係設於該矽基層之第二表面上，且具有複數第二絕緣層開孔，令該導電元件對應外露於該第二絕緣層開孔。
9. 如申請專利範圍第7項所述之半導體結構，復包括第二絕緣層，係設於該矽基層之第二表面上，且具有複數第二絕緣層開孔，令該金屬柱對應外露於該第二絕緣層開孔，該導電元件包括凸塊底下金屬與金屬凸塊，該凸塊底下金屬係設於該第二絕緣層開孔中之金屬柱及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。
10. 如申請專利範圍第7項所述之半導體結構，復包括第二絕緣層，係設於該矽基層之第二表面上，且具有複數第二絕緣層開孔，該導電元件包括線路層、凸塊底下金屬與金屬凸塊，且部分該線路層對應外露於該第二絕緣層開孔，該凸塊底下金屬係設於該第二絕緣層開孔中之線路層及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。
11. 一種半導體結構之製法，係包括：提供一具有矽基層與層疊結構之晶片，其中，該矽基層係具有相對之第一表面與第二表面，該層疊結構係設於該第一表面上且包括交錯相疊之至少一金屬層與 低介電層，於該矽基層中並設有複數金屬柱，且該金屬柱之一端係電性連接該金屬層，該第二表面側係供封裝基板連接；於該層疊結構上形成緩衝層；以及從該第二表面側移除該晶片之部分厚度，以外露出該金屬柱之另一端。
12. 如申請專利範圍第11項所述之半導體結構之製法，其中，該晶片復包括形成於該層疊結構上之頂部金屬層，以電性連接該金屬層。
13. 如申請專利範圍第12項所述之半導體結構之製法，其中，該頂部金屬層復電性連接該金屬柱。
14. 如申請專利範圍第12項所述之半導體結構之製法，復包括於該層疊結構與頂部金屬層上形成第一絕緣層，該第一絕緣層具有複數第一絕緣層開孔，令該頂部金屬層對應外露於該第一絕緣層開孔，並於該第一絕緣層上形成該緩衝層。
15. 如申請專利範圍第11項所述之半導體結構之製法，其中，該緩衝層之材質係矽膠或封裝膠體。
16. 如申請專利範圍第11項所述之半導體結構之製法，其中，該低介電層之介電常數係小於3.9。
17. 如申請專利範圍第11項所述之半導體結構之製法，復包括於該矽基層之第二表面上形成導電元件，且該導電元件電性連接該金屬柱。
18. 如申請專利範圍第17項所述之半導體結構之製法，復 包括於該第二表面上形成第二絕緣層，且該第二絕緣層具有複數第二絕緣層開孔，令該導電元件對應外露於該第二絕緣層開孔。
19. 如申請專利範圍第17項所述之半導體結構之製法，復包括於該第二表面上形成第二絕緣層，且該第二絕緣層具有複數第二絕緣層開孔，令該金屬柱對應外露於該第二絕緣層開孔，該導電元件包括凸塊底下金屬與金屬凸塊，該凸塊底下金屬係設於該第二絕緣層開孔中之金屬柱及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。
20. 如申請專利範圍第17項所述之半導體結構之製法，復包括於該第二表面上形成第二絕緣層，且該第二絕緣層具有複數第二絕緣層開孔，該導電元件包括線路層、凸塊底下金屬與金屬凸塊，且部分該線路層對應外露於該第二絕緣層開孔，該凸塊底下金屬係設於該第二絕緣層開孔中之線路層及其周緣的第二絕緣層表面上，且該金屬凸塊係設於該凸塊底下金屬上。