TWI220075B

TWI220075B - Floating gate memory cell and manufacturing method thereof

Info

Publication number: TWI220075B
Application number: TW92106847A
Authority: TW
Inventors: Tuung Luoh
Original assignee: Macronix Int Co Ltd
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2004-08-01
Also published as: TW200419812A

Description

1220075 案號 92106847 五、發明說明（1) 【發明所屬之技術領域】本發明是有關於一種浮置閘極記憶胞（〇〇&1：111§^忱 memory ceH)及其製造方法，且特別是有關於一種可降低電aa體不疋抹除頻率的浮置閘極記憶胞及其製造方法。【先前技術】可儲存非揮發性資訊之積體電路記憶體（IC memory) 的其中一種類型稱為可抹除可程式唯讀記憶體（erasaMe programmable ROM ’EPROM)，此種類型的記憶體允許使用者可寫入程式、或抹除程式後再重複寫入。eprom的其中一種類型稱為N-通道之金氧半導場效電晶體（N —channel MOSFET)，如第1、2圖所示。浮置閘極之電晶體（f 1〇ating gate transistor) 10 具有兩個由多晶矽（p〇lysi i ic〇n)所製成的閘極（gate) 1 2和1 4。一般沈積多晶矽，是在高溫下大約520〜700 C藉由低壓化學氣相沈積法（i〇w pressure chemical vapor deposition ， LPCVD)，對矽甲烷 (si 1 ane，SiH4)或二矽曱烷di si l ane(Si2H6)進行熱分解 (pyrolysis)。若多晶矽在低溫下例如520。〇沈積，所形成的多晶矽為無晶狀的（amorphous )，此無晶形之多晶矽在後續的τ%溫製程，如高達9〇〇〜1〇〇〇 °c的退火（annealing) 步驟’會再結晶。閘極1 4為浮置閘極（f 1 〇 a t i n g g a t e )，閘極1 2為選擇或控制閘極（s e i ec t or control gate) ° 電晶體1 0中，基板1 6具有一源極（ source) 1 8 和一没極 (drain)20 ’且兩者以一通道（channel)22隔離。至於浮置

TW0709(040414)CRF.ptc 第5頁 1220075 案號 92106847 年月曰修正五、發日月說明（2) 閘極1 4和通道2 2之間係利用一第一絕緣層2 4，又稱閘極氧化層（g a t e ο X i d e )而隔離；控制閘極1 2和浮置閘極1 4之間係利用一第二絕緣層2 6而隔離。第1圖繪示一種程式化時（programming mode)之電晶體。第1圖中的箭號代表：通道熱電子自靠近没極20的通道22注入浮置閘極14，且穿過第一絕緣層24，而最後陷於浮置閘極14内。浮置閘極14内負電荷的存在會造成讀取電晶體時臨限電壓（threshold voltage)的提高，即使電源關閉，讀取後的電晶體仍然維持讀取的狀態。一般預估這種維持讀取之狀態可以達1 〇〇年之久。第2圖繪示一種處於抹除狀態時（erase mode)之電晶體。第2圖中的箭號表示：Fowler-Nordheim(FN)電子穿遂電流穿過第一絕緣層 24而回到源極18(或沿著通道22)。讀取電晶體10時，係對控制閘極1 2施以一電壓，其電壓值介在高臨限電壓與低臨限電壓之間。若電晶體丨〇被讀取時，儲存的訊號等於’’ 0 ’’’電晶體不導通。若電晶體丨〇沒有被讀取時，儲存的訊號等於’’ Γ’ ，電晶體丨〇可自由導通。對於在積體電路記憶體中的單顆浮置閘極之電晶體 (floating gate transistor)而言，最常見的失敗型態之一稱為不定抹除（errat i c erase)。此種不定的浮置閘極 =電晶體在，行抹除動作時，會出現不穩定和超出預期的行為。比方說’此種不定抹除會造成電晶體過度抹除 (over erase)的情形，而使記憶胞（mem〇ry cell)陷在’’ 1 "的狀態而無法被讀取。

1220075 ____案號 92106847 五、發明說明（3) 生月曰修正

【發明内容】有鑑於此，本發明的目的就是在提供一種浮置閘極記 fe胞及其製造方法，藉由降低構成浮置閘極的多晶矽粒徑，而減少元件出現不定抹除（erratic erase)的頻率。

根據本發明的第一目的，提出一種浮置閘極記憶胞 (floating gate memory cell)，包括：一基板，且基板有一〉及極（drain)和一源極（source)並以一通道（channel) 隔絕，一浮置閘極，位於通道上方並以一第一絕緣層隔離；和一控制閘極（contr〇l gate)，位於浮置閘極上方並以一第二絕緣層隔離。此浮置閘極，至少部分為一微晶粒之多晶矽材質，且具有一粒徑尺寸範圍約在5 〇 ~ 5 0 0 A之間。另外，粒徑尺寸範圍亦可約為5〇〜30 〇A 、或200〜50 GA 之間。

根據本發明的第二目的，提出一種形成多晶碎浮置閘極（polysilicon floating gate)的方法，係於製造浮置閘極記憶胞時，利用沈積程序而形成。首先，擇一反應氣體’和選擇性地（optionally)擇一第二氣體Z，並應用於沈積程序期間，反應氣體主要為SiX、SiY或兩者以一適當比例混合’且X、γ、Z至少有一者包括氣（deuterium ’ D);接著，利用反應氣體/第二氣體，形成一具微晶粒結構之多晶矽浮置閘極。其中，X至少包括h4，h2C12，HC13， D4，D2C12，D3C1 其中之一。Y 至少包括116，H4C12，h2ci4， D6，D4C12，D2C14其中之一。z至少包括D2，h2，D3其中之

TW0709 (04 0414 )CRF. p t c 第7頁 1220075 案號 92106847 年月曰修正五、發明說明（4) 一，主要用來作降低粒徑之用。另外，可於沈積程序中，一次沈積出所需之具微晶粒結構之多晶矽浮置閘極。或者，可先沈積出一無晶形石夕（a m 〇 r p h 〇 u s s i 1 i c ο η )作為該浮置閘極，再對無晶形矽進行處理，以形成一所需之微晶粒結構。根據本發明的第三目的，提出一種製造一浮置閘極記憶胞時，利用一沈積程序而形成一多晶矽浮置閘極的方法。首先，擇一反應氣體，和選擇性地擇一第二氣體，並-應用於沈積程序期間以形成浮置閘極，反應氣體為S i X，第二氣體為Y ;令X至少包括H4，H2C12，HC13，D4，D2C12， D3C1其中之一，Y至少包括D2，H2，D3其中之一，以實施該選擇步驟；接著，再利用反應氣體/第二氣體，形成一具微晶粒結構之多晶矽浮置閘極。其中，形成步驟可能更包括：沈積一無晶形矽以作為浮置閘極；和對無晶形矽進行處理以形成一所需之微晶粒結構，其粒徑尺寸範圍約為 2 0 0〜50 0A之間。根據本發明的第四目的，提出一種製造一浮置閘極記憶胞時，利用一沈積程序而形成一多晶矽浮置閘極的方法。首先，擇一反應氣體，和選擇性地擇一第二氣體，並應用於沈積程序期間以形成浮置閘極，反應氣體為S i2 X，第二氣體為Y ;令X 至少包括H6，H4C12，H2C14，D6 ，D4C12， D2C14其中之一，Y至少包括D2，H2，D3其中之一，以實施該選擇步驟；接著，再利用反應氣體/第二氣體，形成一具微晶粒結構之多晶矽浮置閘極。其中，形成步驟可能更包

TW0709(04-0414)CRF.ptc 第8頁 1220075 案號 92106847 年月曰修正閘極；和對無晶形矽進行，其粒徑尺寸範圍約為出一種製造一浮置閘極記一多晶矽浮置閘極的方板，基板有一汲極和一源，位於通道上方並以一第位於浮置閘極上方並以一· 驟如下：首先，選定一沈一反應氣體流量、一沈積至少部分為微晶粒結構之尺寸約50〜50 0Α之間。另構之多晶矽浮置閘極。形的不同而落在約50〜3 0 0Α 或兩者以一適當比例混體Ζ，且X、Υ、Ζ至少有一，X至少包括Η4，H2C12， Y至少包括札，H4C12，。Z至少包括D2，H2，D3其徵、和優點能更明顯易配合所附圖式，作詳細說五、發明說明（5) 括··沈積一無晶形矽以作為浮置處理以形成一所需之微晶粒結構 20 0〜50 0A之間。根據本發明的第五目的，提憶胞時，利用一沈積程序而形成法。浮置閘極記憶胞包括：一基極且以一通道隔絕；一浮置閘極一絕緣層隔離；和一控制閘極，第二絕緣層隔離。此方法包括步積環境，包括選擇一反應氣體、壓力及一沈積時間；接著，形成一多晶矽浮置閘極，且具有粒徑外，也可能形成整個為微晶粒結成的粒徑尺寸亦可能因沈積環境之間。反應氣體主要為SiX、SiY 合，或選擇性地再加上一第二氣者包括;H (deuterium，D)。其中 HC13 ，D4，D2C12，D3C1 其中之一。 H2C14 ，D6，D4C12，D2C14 其中之一中^_ -— ο 為讓本發明之上述目的、特懂，下文特舉一較佳實施例，並明如下。

IH1

TW0709(040414)CRF.ptc 第9頁 1220075 -塞號哩·^年月日 ⑽_ 五、發明說明（6) 【實施方式】對浮置問極之電晶體，其不定抹除時會造成電晶體過度抹除的情形，而使a己憶胞（m e m 〇 r y c e 11)陷在，，1，，的狀態而無法被續取，本發明係針對此問題，做進一步的解決和改善。本發明係以微晶极作為浮置閘極，位於第一絕緣層上方的微晶粒，其材質為多晶矽，並控制在某一粒徑範圍。此種設計不但可消除電晶體不定抹除之狀況，更使其具有一致的抹除速度。第3圖為第1圖之電晶體的部分放大示意圖。粒徑相當大的多晶矽顆粒28排列於第一絕緣層24上方以形成浮置閘極1 4 。傳統的沈積方式所形成的多晶矽，其粒徑範圍約在 60 0〜30 0 0A之間。亚且，在第一絕緣層24與兩個多晶矽顆粒28的父界處，更形成所謂氧化谷（〇xide val ley)3〇。第4圖為依知、本發明一較佳實施例所製造出之浮置閘極電晶體的部分示意圖。大致而言，依本發明所製造出的電晶體主要與傳統的浮置閘極電晶體丨〇相同，但本發明之浮置閘極1 4 A係由粒徑更小的多晶矽微粒2 8 A所組成，且具有車父小的氧化合30A。氧化谷為一高密度之氧化填 (phosphorous oxide)區域。浮置閘極14A由複數個多晶矽之微晶粒28A所組成，其粒徑範圍約在5〇〜5〇〇a ，且較佳的約在50〜30 0A之間。相較於第3圖，較小的微晶粒28A可導致較小的氧化谷30A產生。小粒徑的微晶粒28A可降低電晶體不定抹除的可能性，更使電晶體具有相同的抹除速度。另外，較小的氧化谷可減少阻障層高度、或是降低電

TW0709 (040414)CRF.ptc 第10頁 1220075 ___案J虎92106847 年月日修正_ 五、發明說明（7) 子陷於多晶矽/二氧化矽界面的機率。如第4圖所示之微晶粒2 8 A，其粒徑不是那麼規則，因此可藉由熱電子衝擊 (hot electron impingement)幫助電晶體10對抗電子卡陷之情形。本發明係以低壓化學氣相沈積法（1 ow pressure chemi cal vapor deposi t ion，LPCVD)進行多晶矽之沈積。其中一種LPCVD稱為爐管製程（furnace process)，是在溫度500〜700 °C，壓力〇·1 mtorr〜5 torr下進行。另一種LPCVD稱為單晶圓製程（singi e wafer process)，是在溫度5 8 0〜8 0 0 °C ’壓力1 〇〜5 〇〇 t o r r下進行。浮置閘極可以依照所需要的多晶石夕微粒結構沈積而成。然而，若在低於 5 8 0 C的溫度下進行沈積，形成的浮置閘極可能會變成無晶狀’而需要再處理，例如回火（a n n e a 1 i n g)，以得到所需之多晶矽微粒結構；此種情況下，所造成的粒徑範圍約在200〜500A之間。本發明並不以LPCVD為限，也可利用其他沈積方法，例如電漿增強式化學氣相沉積法（p 1 a sma enhance chemical vapor deposition，PECVD)，得到所需之泮置閘極微粒結構。在積體電路記憶體元件中，形成本發明之浮置閘極的步驟太部分與傳統方式相仿。不過，本發明的技術特徵為·形成多晶石夕之浮置閘極1 4 A時通入一反應氣體，在沈積期間亦可選擇性地通入一第二氣體。反應氣體主要為 S i X、S i Y、或兩者依適當比例混合；第二氣體為z。其中’X ’γ，Z至少一者包含氘（deuterium，D)。X至少包

TW0709(04〇414)CRF.ptc 1220075 __案號92106847_年月日修正_ 五、發明說明（8) 括：h4，H2C12，hci3，d4，d2ci2，d3ci 其中之一至少包括·· H6 ，H4C12，H2C14，D6，D4C12，D2C14 其中之一。z 至少包括· D2 ’ H2 ’ D3其中之一。在選出反應氣體（/第二氣體）後，比較SiH4，Sin /H ， Sil/D2，SiD^H2，及SiD“D2的使用結果。測試條件為：2溫度640〜77(TC，壓力20 0〜400 torr，SiH4氣體流量控制範; 10〜1000 seem 〇使用Si Η* -(1)產生的浮置閘極丨4八並沒有所需之多晶石夕微粒結構，及（2 )產生的浮置閘極1 4 A無法藉由埶雷；擊對抗電子卡陷之情形。 …i +衝用產生的浮置閘極lu有所需之夕曰粒結構，及（2)產生的浮置閘極14A無法藉由埶抗電子卡陷之情形 …电于衡有所需之多晶矽由熱電子衝擊對使用S i Η* / D2 — ( 1 )產生的浮置閘極1 4 a 微粒、結構’及（2)產生的浮置閘極14A可藉抗電子卡陷之情形。使用sa/i 一⑴產生的浮置閘極14 微粒黠構，及（2)產生的浮置:岍而之夕晶矽抗電孑卡陷之愔形。置開極14A可糟由熱電子衝擊對

使用SiD4/D2 - (1)產生的微粒、結構’及（2 )產生的浮置抗電+卡陷之情形。浮置閘極14A有所需之多晶矽閑極1 4 A可藉由熱電子衝擊對在上述情形中，又以S i 根據實驗結果，H2氣流呈現最佳結果。對的多晶矽微粒的影響為·· 通

1220075 案说 92106847 年月日修正五、發明說明（9)

入的H2氣流量愈大，粒徑則愈小。例如，溫度7 2 0 °C，壓力 250t〇rr的測试條件下’在單晶圓反應室（singie一wafer POLYgen chamber)内以S i H4/H2進行24秒的沈積，且沈積之浮置閘極厚度為1 0 0 0A 。當SiH4/H2氣體流量比為100/0 seem時，多晶矽微粒之粒徑範圍約為6〇〇〜8〇〇盖。當 S i 1 / Η?氣體流量比為1 〇〇 / 1 〇〇〇 s c c m時，多晶碎微粒之粒徑範圍約為200〜40 0A 。當Si H4/H2氣體流量比為100/2000 seem時，形成多晶矽微粒之粒徑範圍約為5〇〜2〇〇a 。另一. 個例子的測試條件為：在溫度64(TC，壓力275t〇rr，於單曰曰圓反應至内以S i I / %進行3 8秒的沈積，且沈積之浮置閘極厚度為1 0 0 0 A。再於溫度9 5 0 °C和氮氣環境下進行3 〇秒的快速熱製程（1^?)。當8丨114/{12氣體流量比為2〇〇/〇3(：〇：111 時’多晶矽微粒之粒徑範圍約為8〇〇〜ιοοοΑ 。當8丨}14/112氣體流量比為2 0 0/ 1 0 0 0 sccm時，形成多晶矽微粒之^徑2範圍縮小至約為40 0〜600A 。當SiH4/H2氣體流量比為 200/ 20 00 sccm時，形成多晶矽微粒之粒徑範圍更縮小至約為200〜300A 。

另外，值得注意的是，如上所述之記憶體抹除方法不限於實施例中圖示所表示的源極抹除方法 erase),此製程亦可應用在以通道抹除方法（channei Eras e)為記憶體抹除方法的多晶矽浮置閘極 (polysilicon floating gate)· 其並綜上所述，雖然本發明已以較佳實施例揭露如上，然非用以限定本發明’任何熟習此技藝者，在不脫離本

1220075 案號 92106847 JF：_Ά 曰修正五、發明說明（10) 發明之精神和範圍内，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。 TW0709(040414)CRF.ptc 第14頁 1220075 _案號92106847_年月曰修正_ 圖式簡單說明【圖式簡單說明】第1圖繪示一種程式化時（programming mode)之電晶體；第2圖繪示一種處於抹除狀態時（e r a s e m 〇 d e )之電晶體；第3圖為第1圖之電晶體的部分放大示意圖；及第4圖為依照本發明一較佳實施例所製造出之浮置閘極電晶體的部分示意圖。圖式標號說明 10 :電晶體 12 :控制閘極 14、14A ··浮置閘極 16 :基板 18 :源極 2 0 :汲極 22 :通道 24 :第一絕緣層 2 6 :第二絕緣層 2 8 :多晶矽之顆粒 2 8 A ·多晶之微晶粒 3 0、3 0 A :氧化谷

TW0709(040414)CRF.ptc 第15頁

Claims

1220075 --裝號92106847 年月日絛正六、申請專利範圍 1 · 一種浮置閘極記憶胞（f 1 oat ing gate memory cell) 包含了一基板，該基板有一汲極（d r a i n )和一源極 (source)且以一通道（channei)隔絕；一浮置閘極，位於該通道上方並以一第一絕緣層隔離；和一控制閘極 (con trol gate) ’位於該浮置閘極上方並以一第二絕緣層隔離’該記憶胞之改良在於：於第—絕緣層上方之該浮置閘極，至少部分為一微晶粒之多晶矽材質，且具有一粒徑尺寸範圍約在5〇 5〇〇1之 ^、如申請專利範圍第1項所述之浮置閘極記憶胞，其中，“斤置閘極整個均為一微晶粒之多晶矽材質，且該粒徑尺寸範圍約在50~500A之間。、其 3·如—申請專利範圍第工項所述之浮置問極記憶胞中，該粒徑尺寸範圍約在5 〇〜3 〇〇 A之間。其 4 /如申請專利範圍第i項所述之浮置閑極記憶胞中，粒徑尺寸範圍約在2〇〇〜5〇〇A之間。其 5 ·如申請專利範圍第1項所述之浮置中，該微晶粒之多晶矽材皙A _ 置閘極圮胞曰曰矽材料。材备為未摻雜的Undoped)多 6.如申請專利範圍第1項所述之浮置中，該微晶粒之多晶矽材:置閘極圯丨思胞其 (in-situ doped-proces s Η Η 乡入雜質的多晶矽 yiocess doped materi "。 7·如申請專利範圍第1項所述之字〜予置閘極記憶胞，其

TW0709(040414)CRF.ptc 第16頁 1220075 案號92106847_年月日修正六、申清專利範圍中’該微晶粒之多晶碎材質為一具離子佈植的未推雜多晶 TW0709(040414)CRF.ptc 第17頁 1220075 _案號92106847_卑月日修正_ 六、申請專利範圍石夕（undoped process with implant) 〇 8· —種形成多晶石夕浮置閘極（polysilicon floating gate )的方法，包括以下步驟：擇一反應氣體，和選擇性地（optionally)擇一第二氣體Z ，並應用於一沈積程序期間，該反應氣體主要為s丨χ、 S i Υ或兩者以一適當比例混合，且χ、γ、ζ至少有一者包括氛（deuterium ， D);及利用該反應氣體/該第二氣體，形成一具微晶粒結構之多晶碎浮置閘極。

9·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法，其中選擇氣體的步驟 χ至少包括 HC13 ，D4，D2C12，D3C1 其中之—。 22 10. 極的方法 H2C14，d6 11 . 極的方法其中之一多晶矽浮置閘包括h6，h4ci2 多晶石夕浮置閘包括 d2，h2，d3 如甲睛寻利範圍第8項所述之形 ?Γ1中選擇氣體的步驟中’ Y至 ’ D4C12，D2Cl4 其中如申請專利範JU g 一。，其中選C所。丸體的步驟中，2至 1 2 . 如申請專利於

極的方法，其中選擇二第8項戶斤述之形成多晶矽浮置閘氣體為SiD4/D2。 -的步驟中，該反應軋體/該第二 13. 如申自青專利m π沾古土甘士⑦ 把圍第8項所述之形成多晶石夕浮置閘極的方法，其中選擇翁貝所丁 1 r甲J 义體的步驟中’該反應氣體/該第二

TW0709(040414)CRF.ptc 第18頁 1220075 塞味 92106847 生月修正 —««- 六、申請專利範ΐ " ' " 氣體為Si2D6/D2。 14·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法，其中選擇氣體的步驟中，該反應氣體/該第二氣體至少為SiD4/D2，SiD4/H2，SiH4/P2 其中之一。 15·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法，其中選擇氣體的步驟中，該反應氣體/該第二氣體至少為SiA/D2，Si2D6/H2 : Si2H6/D2 其中之一。 16·如申請專利範圍第8項所述之形成多晶矽浮置閘. 極的方去，其中，該形成步驟包括：沈積一無晶形矽（amorph〇us si丨icon)以作為該浮置閘極；和對该無晶形石夕進行處理，以形成一所需之微晶粒結構。 17·如申請專利範圍第1 6項所述之形成多晶矽浮置閘極的方法，其中，實施該處理步雜後，該微晶粒之多晶石夕浮置閘極具有一粒徑尺寸範圍約為2〇〇〜50 0A之間。 18·如申請專利範圍第1 6項所述之形成多晶矽浮置閘極的方法，其中該處理步驟是使該無晶形矽之浮置閘極受熱超過約6 0 0 °C的溫度。馨 19·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法，其中，沈積多晶矽材質時亦同時形成一所需之多晶矽微粒結構。 2 0·如申請專利範圍第8項所述之形成多晶矽浮置閘

TW0709(040414)CRF.ptc 第19頁 1220075 案號92106847_年月日修正六、申清專利範圍極的方法，其中選擇氣體步驟與形成步驟均於一低壓化學 ΙΪΗΪ TW0709(040414)CRF.ptc 第20頁 1220075 _案號92106847_年月^一^g_修正_ 六、申請專利範圍氣相沈積（low pressure chemical vapor deposition， LPCVD)製程下進行。 21 .如申請專利範圍第2 0項所述之形成多晶矽浮置閘極的方法，其中該低壓化學氣相沈積製程可於爐管製程、或單晶圓製程中進行。 2 2·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法，其中，應用於一爐管製程（furnace process) 中的該低壓化學氣相沈積製程，其操作壓力約為〇 · 1 milliTorr〜5 Torr，操作溫度約為500〜700 °C。 2 3·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法，其中，應用於一單晶圓製程（single wafer process)中的該低壓化學氣相沈積製程，其操作壓力約為 10 Torr〜500 Torr，操作溫度約為580〜800 °C。 2 4·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法’其中，形成步驟後之該微晶粒之多晶石夕浮置閘極，具有一粒徑尺寸範圍約為5 〇〜5 〇〇 A之間。 2 5·如申請專利範圍第8項所述之形成多晶矽浮置閘極的方法’其中，形成步驟後之該微晶粒之多晶矽浮置閘極，具有一粒徑尺寸範圍約為5〇〜30 〇A之間。 26· —種形成多晶矽浮置閘極（p〇1ysi丨ic〇n floating ga te)的方法，包括以下步驟：

TW0709(040414)CRF.ptc 第21頁 1220075 __案號 92106847_年月 J—-- 六、申請專利範圍 . t t 〆*第—"氣擇一反應氣體，和選擇性地（optional ly)擇二體，並應用於一沈積程序期間以形成該浮置閘换’該反心氣體為SiX，該第二氣體為γ ; 今X至少包括扎，H2C12，HC13，D4，D2C12，D3C1其中之一，Y至少包括D2，h2，D3其中之一，以實施該遽擇步驟，及利用該反應氣體/該第二氣體，形成一具微晶粒結構之多晶矽浮置閘極。 27·如申請專利範圍第26項所述之形成多晶矽浮置閘極的方法，其中，該形成步驟包括：、… /尤積一無晶形石夕（am〇rph〇us s i 1 i con)以作為“浮置問極；和對該無晶形石夕進行處理，以形成一所需之微aa粒結構〇 2 8·如申請專利範圍第2 7項所述之形成多晶石夕浮置問極的方法’其中，經處理步驟後的該微晶粒之多晶石夕浮置閘極，具有一粒徑尺寸範圍約為2 〇〇〜5 0 0 A之間。

2 9.如申請專利範圍第2 6項所述之形成多曰曰石夕浮置閘極的方法’其中，經形成步驟後的該微晶粒之多晶石夕浮置閘極，具有一粒徑尺寸範圍約為5〇〜3〇〇A之間。 30·如申請專利範圍第26項所述之形成多晶石夕浮置閘極的方法’其中，χ和γ至，卜有一者包含鼠（deuterium ’

1220075 _案號92106847_年月曰修正_ 六、申請專利範圍 31 . —種形成一多晶石夕浮置閘極（ρ 〇 1 y s i 1 i c ο η floating gate)的方法，包括以下步驟·· 擇一反應氣體，和選擇性地（optionally)擇一第二氣體，並應用於一沈積程序期間以形成該浮置閘極，該反應氣體為Si2X，該第二氣體為Y ; 令X 至少包括 H6，H4C12，H2C14，D6，D4C12，D2C14 其中之一，Y至少包括D2，H2，D3其中之一，以實施該選擇步驟；及利用該反應氣體/該第二氣體，形成一具微晶粒結構之多晶石夕浮置閘極。 3 2. 如申請專利範圍第3 1項所述之形成多晶矽浮置閘極的方法，其中，該形成步驟包括：沈積一無晶形石夕（am or phous s i 1 i con )以作為該浮置閘極；和對該無晶形矽進行處理，以形成一所需之微晶粒結構。 33. 如申請專利範圍第32項所述之形成多晶矽浮置閘極的方法，其中，經處理步驟後的該微晶粒之多晶矽浮置閘極，具有一粒徑尺寸範圍約為200〜50 0A之間。 34. 如申請專利範圍第3 1項所述之形成多晶矽浮置閘極的方法，其中，經形成步驟後的該微晶粒之多晶矽浮置閘極，具有一粒徑尺寸範圍約為5 0〜3 0 0 A之間。

TW0709(040414)CRF.ptc 第23頁 1220075 SS—92106847 六、申請專利範圍 3 5·如申請專利範圍第3 1項所述之形成多晶矽浮置閘極的方法’其中’X和γ至少有一者包含氛觀， D) ° 36· 一種形成多晶石夕浮置閘極（polysilicon floating gate)的方法，係用以製造一浮置閘極記憶胞，其中，該浮置閘極記憶胞包括一基板，該基板有一沒極 (drain)和一源極（source)且以一通道（channel)隔絕；一浮置閘極，位於該通道上方並以一第一絕緣層隔離；和一· 控制閘極（control gate)，位於該浮置閘極上方並以一第二絕緣層隔離，該方法包括以下步驟：選定一沈積環境，包括：選擇一反應氣體；選擇一反應氣體流量；選擇一沈積壓力；及選擇一沈積時間；形成一具微晶粒結構之多晶矽浮置問極；及於第一絕緣層上方，形成至少部分為一微晶粒結構之該浮置閘極，且具有一粒徑尺寸範園約在5 0〜5 0 〇A之間。 37. 如申請專利範圍第36項所述之形成多晶石夕浮置閘極的方法，其中，該粒徑尺寸範園約在50〜30〇A之間。 38. 如申請專利範圍第36項所述之形成多晶石夕浮置閘極的方法，其中選擇該反應氣體的步，驟包括·

TW0709(040414)CRF.ptc 第24頁 1220075 _案號 92106847_年月日_魅_ 六、申請專利範圍擇一反應氣體，和選擇性地（optionally)擇一第二氣體Z，並應用於該沈積程序期間，該反應氣體主要為SiX、 S i Y或兩者以一適當比例混合，且X、Y、Z至少有一者包括氣（deuterium，D) 〇 3 9. 如申請專利範圍第3 8項所述之形成多晶矽浮置閘極的方法，其中，X至少包括H4，H2C 12，HC 13，D4，D2C 12， D3 C 1其中之一。 40. 如申請專利範圍第3 8項所述之形成多晶矽浮置閘極的方法，其中選擇氣體的步驟中，Y至少包括H6，H4C 12， H2C14 ，D6，D4C12，D2C14 其中之一。 41 . 如申請專利範圍第41項所述之形成多晶矽浮置閘極的方法，其中選擇氣體的步驟中，Z至少包括D2，H2，D3 其中之一。

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